JPH1153188A - 命令キャッシュ制御方式 - Google Patents
命令キャッシュ制御方式Info
- Publication number
- JPH1153188A JPH1153188A JP9204881A JP20488197A JPH1153188A JP H1153188 A JPH1153188 A JP H1153188A JP 9204881 A JP9204881 A JP 9204881A JP 20488197 A JP20488197 A JP 20488197A JP H1153188 A JPH1153188 A JP H1153188A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- address
- branch destination
- prefetch
- cache
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 11
- 239000000872 buffer Substances 0.000 claims abstract description 48
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Advance Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】 分岐先命令のキャッシュヒット率を向上させ
ることにより、命令フェッチの高速化を図る。 【解決手段】 命令が実行されることによりプリフェッ
チバッファ４に空きができるとプリフェッチが起動され
る。非分岐命令キャッシュ２に対しプリフェッチアドレ
スを出力しプリフェッチを行う。現在実行している命令
の後続命令を実行する場合、このプリフェッチした命令
を実行する。分岐命令実行時、分岐が成立した場合、分
岐先命令キャッシュ１を参照し、ヒットした場合、分岐
先命令キャッシュ１から命令をフェッチする。ミスヒッ
トした場合、外部メモリより分岐先命令をフェッチする
と同時に同命令を分岐先命令キャッシュ１へ登録する。
ることにより、命令フェッチの高速化を図る。 【解決手段】 命令が実行されることによりプリフェッ
チバッファ４に空きができるとプリフェッチが起動され
る。非分岐命令キャッシュ２に対しプリフェッチアドレ
スを出力しプリフェッチを行う。現在実行している命令
の後続命令を実行する場合、このプリフェッチした命令
を実行する。分岐命令実行時、分岐が成立した場合、分
岐先命令キャッシュ１を参照し、ヒットした場合、分岐
先命令キャッシュ１から命令をフェッチする。ミスヒッ
トした場合、外部メモリより分岐先命令をフェッチする
と同時に同命令を分岐先命令キャッシュ１へ登録する。
Description
【０００１】
【発明の属する技術分野】本発明は、命令キャッシュ制
御方式に関し、特に、分岐先命令の高速化を実現する命
令キャッシュ制御方式に関する。
御方式に関し、特に、分岐先命令の高速化を実現する命
令キャッシュ制御方式に関する。
【０００２】
【従来の技術】従来の命令キャッシュでは命令のフェッ
チを効率よく行うために、キャッシュの大容量化を図る
方法が採られている。また、「特開平４−２３９３４２
号公報」、「特開昭６２−２２４８２９号公報」記載の
技術のように、前回の分岐命令を実行した際の分岐方
向、分岐先アドレスを保持し、次回に同一分岐命令をプ
リフェッチした際に、前回保持した分岐方向により分岐
先命令をプリフェッチする命令キャッシュ制御方式があ
る。
チを効率よく行うために、キャッシュの大容量化を図る
方法が採られている。また、「特開平４−２３９３４２
号公報」、「特開昭６２−２２４８２９号公報」記載の
技術のように、前回の分岐命令を実行した際の分岐方
向、分岐先アドレスを保持し、次回に同一分岐命令をプ
リフェッチした際に、前回保持した分岐方向により分岐
先命令をプリフェッチする命令キャッシュ制御方式があ
る。
【０００３】
【発明が解決しようとする課題】上述した従来の技術に
おいては、分岐先命令、非分岐先命令にかかわらず全て
同じキャッシュに保持している。このため、分岐先命令
が非分岐先命令により上書きされてしまい、分岐先命令
のフェッチにおいて、キャッシュミスが発生する可能性
がある。したがって、分岐先の命令フェッチが遅れるた
め性能が大きく低下すると言う問題がある。
おいては、分岐先命令、非分岐先命令にかかわらず全て
同じキャッシュに保持している。このため、分岐先命令
が非分岐先命令により上書きされてしまい、分岐先命令
のフェッチにおいて、キャッシュミスが発生する可能性
がある。したがって、分岐先の命令フェッチが遅れるた
め性能が大きく低下すると言う問題がある。
【０００４】特に外部メモリのアクセスが性能の上限を
決定するような、いわゆる「バス・ネック」となるシス
テムにおいては、分岐先命令のキャッシュミスによる性
能の低下が著しい。その理由は、命令のリプレースの
際、分岐先命令に対する管理を行っていないからであ
る。
決定するような、いわゆる「バス・ネック」となるシス
テムにおいては、分岐先命令のキャッシュミスによる性
能の低下が著しい。その理由は、命令のリプレースの
際、分岐先命令に対する管理を行っていないからであ
る。
【０００５】本発明の目的は、分岐先命令のキャッシュ
ヒット率を向上させることにより、命令フェッチの高速
化を図り、従来の分岐予測による分岐先命令のプリフェ
ッチに対してキャッシュ制御を容易にすることである。
ヒット率を向上させることにより、命令フェッチの高速
化を図り、従来の分岐予測による分岐先命令のプリフェ
ッチに対してキャッシュ制御を容易にすることである。
【０００６】
【課題を解決するための手段】本発明の第１の命令キャ
ッシュ制御方式は、プリフェッチアドレスによりプリフ
ェッチ先の命令を格納する非分岐先命令キャッシュと、
分岐命令の分岐成立時の分岐先命令のみを格納する分岐
先命令キャッシュとを備え、分岐命令実行時に、分岐が
成立した場合、前記分岐先命令キャッシュより分岐先命
令をフェッチする。
ッシュ制御方式は、プリフェッチアドレスによりプリフ
ェッチ先の命令を格納する非分岐先命令キャッシュと、
分岐命令の分岐成立時の分岐先命令のみを格納する分岐
先命令キャッシュとを備え、分岐命令実行時に、分岐が
成立した場合、前記分岐先命令キャッシュより分岐先命
令をフェッチする。
【０００７】本発明の第２の命令キャッシュ制御方式
は、前記第１の命令キャッシュ制御方式であって、前記
非分岐先命令キャッシュおよび分岐先命令キャッシュ
が、命令のアドレスを格納する命令アドレスバッファ
と、前記命令アドレスバッファ内の各アドレスに対応す
る命令コードを格納する命令コードバッファとを備え
る。
は、前記第１の命令キャッシュ制御方式であって、前記
非分岐先命令キャッシュおよび分岐先命令キャッシュ
が、命令のアドレスを格納する命令アドレスバッファ
と、前記命令アドレスバッファ内の各アドレスに対応す
る命令コードを格納する命令コードバッファとを備え
る。
【０００８】本発明の第３の命令キャッシュ制御方式
は、前記第１または第２の命令キャッシュ制御方式であ
って、プリフェッチアドレスを保持し、前記非分岐先命
令キャッシュに対するアドレスを供給するプリフェッチ
アドレスレジスタと、前記非分岐先命令キャッシュおよ
び外部メモリからプリフェッチした命令を命令デコード
を待つ間一時的に保持するプリフェッチバッファと、分
岐先アドレスを保持し前記分岐先命令キャッシュに対す
るアドレスを供給する分岐先アドレスレジスタと、前記
分岐先命令キャッシュおよび前記プリフェッチバッファ
からの命令コードをデコードする命令デコーダと、前記
分岐先アドレスレジスタおよび前記プリフェッチアドレ
スレジスタにフェッチするアドレスを出力するアドレス
生成手段とを有する。
は、前記第１または第２の命令キャッシュ制御方式であ
って、プリフェッチアドレスを保持し、前記非分岐先命
令キャッシュに対するアドレスを供給するプリフェッチ
アドレスレジスタと、前記非分岐先命令キャッシュおよ
び外部メモリからプリフェッチした命令を命令デコード
を待つ間一時的に保持するプリフェッチバッファと、分
岐先アドレスを保持し前記分岐先命令キャッシュに対す
るアドレスを供給する分岐先アドレスレジスタと、前記
分岐先命令キャッシュおよび前記プリフェッチバッファ
からの命令コードをデコードする命令デコーダと、前記
分岐先アドレスレジスタおよび前記プリフェッチアドレ
スレジスタにフェッチするアドレスを出力するアドレス
生成手段とを有する。
【０００９】本発明の第４の命令キャッシュ制御方式
は、前記第１、第２または第３の命令キャッシュ制御方
式であって、前記プリフェッチバッファに空きがある場
合、プリフェッチが起動され、前記非分岐先命令キャッ
シュが検索され、ヒットすると、前記非分岐先命令キャ
ッシュから命令コードを前記プリフェッチバッファにロ
ードし、ミスヒットすると、外部メモリから命令コード
をプリフェッチし、前記プリフェッチバッファおよび前
記非分岐先命令キャッシュにロードする。
は、前記第１、第２または第３の命令キャッシュ制御方
式であって、前記プリフェッチバッファに空きがある場
合、プリフェッチが起動され、前記非分岐先命令キャッ
シュが検索され、ヒットすると、前記非分岐先命令キャ
ッシュから命令コードを前記プリフェッチバッファにロ
ードし、ミスヒットすると、外部メモリから命令コード
をプリフェッチし、前記プリフェッチバッファおよび前
記非分岐先命令キャッシュにロードする。
【００１０】
【発明の実施の形態】次に、本発明の実施の形態につい
て図１、図２を参照して詳細に説明する。図１は本発明
の実施の形態を示すブロック図である。図１を参照する
と、本発明の実施の形態は、分岐先命令のみを保持する
分岐先命令キャッシュ１と、プリフェッチ先の命令を保
持する非分岐先命令キャッシュ２と、プリフェッチアド
レスを保持するプリフェッチアドレスレジスタ３と、複
数段のバッファで構成され、非分岐先命令キャッシュ２
および外部メモリからプリフェッチした命令を命令デコ
ードを待つ間一時的に保持するためのプリフェッチバッ
ファ４と、アドレス計算により求めた分岐先アドレスを
保持する分岐先アドレスレジスタ５と、命令デコーダ６
と、アドレス生成手段７とから構成される。
て図１、図２を参照して詳細に説明する。図１は本発明
の実施の形態を示すブロック図である。図１を参照する
と、本発明の実施の形態は、分岐先命令のみを保持する
分岐先命令キャッシュ１と、プリフェッチ先の命令を保
持する非分岐先命令キャッシュ２と、プリフェッチアド
レスを保持するプリフェッチアドレスレジスタ３と、複
数段のバッファで構成され、非分岐先命令キャッシュ２
および外部メモリからプリフェッチした命令を命令デコ
ードを待つ間一時的に保持するためのプリフェッチバッ
ファ４と、アドレス計算により求めた分岐先アドレスを
保持する分岐先アドレスレジスタ５と、命令デコーダ６
と、アドレス生成手段７とから構成される。
【００１１】図２は、分岐先命令キャッシュ１および非
分岐先命令キャッシュ２の構成を示すブロック図であ
る。図２を参照すると、分岐先命令キャッシュ１は、分
岐先のアドレスを複数保持する命令アドレスバッファ１
１と、命令アドレスバッファ１１で保持されるアドレス
に対応した命令のコードを含むメモリ部分を保持する命
令コードバッファ１２と、命令アドレスバッファ１１お
よび命令コードバッファ１２がそれぞれ有効なデータを
保持していることを示す有効ビット１３とから構成され
る。非分岐先命令キャッシュ２は、プリフェッチ先のア
ドレスを複数保持する命令アドレスバッファ２１と、命
令アドレスバッファ２１で保持されるアドレスに対応し
た命令のコードを含むメモリ部分を保持する命令コード
バッファ２２と、命令アドレスバッファ２１および命令
コードバッファ２２がそれぞれ有効なデータを保持して
いることを示す有効ビット２３とから構成される。
分岐先命令キャッシュ２の構成を示すブロック図であ
る。図２を参照すると、分岐先命令キャッシュ１は、分
岐先のアドレスを複数保持する命令アドレスバッファ１
１と、命令アドレスバッファ１１で保持されるアドレス
に対応した命令のコードを含むメモリ部分を保持する命
令コードバッファ１２と、命令アドレスバッファ１１お
よび命令コードバッファ１２がそれぞれ有効なデータを
保持していることを示す有効ビット１３とから構成され
る。非分岐先命令キャッシュ２は、プリフェッチ先のア
ドレスを複数保持する命令アドレスバッファ２１と、命
令アドレスバッファ２１で保持されるアドレスに対応し
た命令のコードを含むメモリ部分を保持する命令コード
バッファ２２と、命令アドレスバッファ２１および命令
コードバッファ２２がそれぞれ有効なデータを保持して
いることを示す有効ビット２３とから構成される。
【００１２】次に本発明の実施の形態の動作について図
３を参照して説明する。図３は本発明の実施の形態の動
作を示すフローチャートである。命令が処理されるとさ
れると、プリフェッチバッファ４から命令デコーダ６へ
命令がロードされる。このときアドレス生成手段７は、
フェッチしたバイト数をプリフェッチアドレスに加算し
プリフェッチアドレスレジスタ３を更新する（図３の３
０１）。次に命令デコーダ６でロードされた命令がデコ
ードされる（図３の３０２）。そしてプリフェッチバッ
ファ４に空きができると（図３の３０３のＹＥＳ）、プ
リフェッチが起動される。３０１で更新されたプリフェ
ッチアドレスにより非分岐先命令キャッシュ２が検索さ
れる（図３の３０４）。
３を参照して説明する。図３は本発明の実施の形態の動
作を示すフローチャートである。命令が処理されるとさ
れると、プリフェッチバッファ４から命令デコーダ６へ
命令がロードされる。このときアドレス生成手段７は、
フェッチしたバイト数をプリフェッチアドレスに加算し
プリフェッチアドレスレジスタ３を更新する（図３の３
０１）。次に命令デコーダ６でロードされた命令がデコ
ードされる（図３の３０２）。そしてプリフェッチバッ
ファ４に空きができると（図３の３０３のＹＥＳ）、プ
リフェッチが起動される。３０１で更新されたプリフェ
ッチアドレスにより非分岐先命令キャッシュ２が検索さ
れる（図３の３０４）。
【００１３】キャッシュヒットした場合、すなわち、プ
リフェッチアドレスレジスタ３のアドレスと非分岐先命
令キャッシュ２の命令アドレスバッファ２１のアドレス
が一致し、かつ、そのアドレスが一致したエントリの有
効ビット２３が有効であることを示している場合、命令
コードバッファ２２に格納されているデータがプリフェ
ッチバッファ４にロードされる（図３の３０５）。
リフェッチアドレスレジスタ３のアドレスと非分岐先命
令キャッシュ２の命令アドレスバッファ２１のアドレス
が一致し、かつ、そのアドレスが一致したエントリの有
効ビット２３が有効であることを示している場合、命令
コードバッファ２２に格納されているデータがプリフェ
ッチバッファ４にロードされる（図３の３０５）。
【００１４】ミスヒットした場合、すなわち、プリフェ
ッチアドレスレジスタ３のアドレスと非分岐先命令キャ
ッシュ２の命令アドレスバッファ２１のアドレスが一致
しなかった、もしくは、プリフェッチアドレスレジスタ
３と命令アドレスバッファ２１は一致したが、そのエン
トリの有効ビット２３が有効でないことを示している場
合、外部メモリに対してプリフェッチアドレスを出力し
命令フェッチを行う。フェッチされた命令は、直接、経
路１０を通ってプリフェッチバッファ４にロードされる
と同時に、非分岐先命令キャッシュ２にも登録される。
プリフェッチアドレスが命令アドレスバッファ２１に登
録され、外部メモリからフェッチした命令が命令コード
バッファ２２にロードされ、有効ビット２３が有効にさ
れる（図３の３０６）。
ッチアドレスレジスタ３のアドレスと非分岐先命令キャ
ッシュ２の命令アドレスバッファ２１のアドレスが一致
しなかった、もしくは、プリフェッチアドレスレジスタ
３と命令アドレスバッファ２１は一致したが、そのエン
トリの有効ビット２３が有効でないことを示している場
合、外部メモリに対してプリフェッチアドレスを出力し
命令フェッチを行う。フェッチされた命令は、直接、経
路１０を通ってプリフェッチバッファ４にロードされる
と同時に、非分岐先命令キャッシュ２にも登録される。
プリフェッチアドレスが命令アドレスバッファ２１に登
録され、外部メモリからフェッチした命令が命令コード
バッファ２２にロードされ、有効ビット２３が有効にさ
れる（図３の３０６）。
【００１５】また、分岐命令実行時、アドレス生成手段
７において生成された分岐先アドレス（図３の３０７）
を分岐先アドレスレジスタ５にロードする（図３の３０
８、３０９）。分岐成立時（図３の３１０のＹＥＳ）、
分岐先アドレスレジスタ５のアドレスにより分岐先命令
キャッシュ１の検索が行われる（図３の３１１）。キャ
ッシュヒットした場合、すなわち、分岐先アドレスレジ
スタ５のアドレスと分岐先命令キャッシュ１の命令アド
レスバッファ１１のアドレスが一致し、かつそのエント
リの有効ビット１３が有効であることを示している場
合、命令コードバッファ１２に格納されているデータ
が、経路８を通って命令デコーダ６にロードされる（図
３の３１２）。
７において生成された分岐先アドレス（図３の３０７）
を分岐先アドレスレジスタ５にロードする（図３の３０
８、３０９）。分岐成立時（図３の３１０のＹＥＳ）、
分岐先アドレスレジスタ５のアドレスにより分岐先命令
キャッシュ１の検索が行われる（図３の３１１）。キャ
ッシュヒットした場合、すなわち、分岐先アドレスレジ
スタ５のアドレスと分岐先命令キャッシュ１の命令アド
レスバッファ１１のアドレスが一致し、かつそのエント
リの有効ビット１３が有効であることを示している場
合、命令コードバッファ１２に格納されているデータ
が、経路８を通って命令デコーダ６にロードされる（図
３の３１２）。
【００１６】ミスヒットした場合、すなわち、分岐先ア
ドレスレジスタ５と分岐先命令キャッシュ１の命令アド
レスバッファ１１のアドレスが一致しなかった、もしく
は、一致したが、そのエントリの有効ビット１３が有効
でなかった場合、外部メモリに対して分岐先アドレスを
出力し命令フェッチを行う。フェッチされた命令は、直
接、経路９を通って命令デコーダ６へロードされると同
時に、分岐先命令キャッシュ１にも登録される。分岐先
アドレスが命令アドレスバッファ１１に登録され、外部
メモリよりフェッチした命令が命令コードバッファ１２
にロードされ、有効ビット１３が有効にされる（図３の
３１３）。
ドレスレジスタ５と分岐先命令キャッシュ１の命令アド
レスバッファ１１のアドレスが一致しなかった、もしく
は、一致したが、そのエントリの有効ビット１３が有効
でなかった場合、外部メモリに対して分岐先アドレスを
出力し命令フェッチを行う。フェッチされた命令は、直
接、経路９を通って命令デコーダ６へロードされると同
時に、分岐先命令キャッシュ１にも登録される。分岐先
アドレスが命令アドレスバッファ１１に登録され、外部
メモリよりフェッチした命令が命令コードバッファ１２
にロードされ、有効ビット１３が有効にされる（図３の
３１３）。
【００１７】次に、プリフェッチバッファ４のデータを
無効化し、同時にアドレス生成手段７においてプリフェ
ッチアドレスの生成を行う。分岐先アドレスに３１２、
３１３でフェッチした命令の命令長を加算し、プリフェ
ッチアドレスレジスタ３にロードする（図３の３１
４）。これにより、分岐先の後続命令のプリフェッチが
始まる（図３の３０３）。分岐不成立時、後続命令の実
行に伴う前記のプリフェッチ動作を行う（図３の３０
１）。
無効化し、同時にアドレス生成手段７においてプリフェ
ッチアドレスの生成を行う。分岐先アドレスに３１２、
３１３でフェッチした命令の命令長を加算し、プリフェ
ッチアドレスレジスタ３にロードする（図３の３１
４）。これにより、分岐先の後続命令のプリフェッチが
始まる（図３の３０３）。分岐不成立時、後続命令の実
行に伴う前記のプリフェッチ動作を行う（図３の３０
１）。
【００１８】
【発明の効果】本発明の効果は、分岐成立時、分岐先命
令のキャッシュヒット率が高くなり、その結果、命令フ
ェッチを効率よく行うことが可能となることである。特
に外部メモリからのフェッチ速度が情報処理装置の性能
の上限を決定してしまうシステムの場合に有効である。
その理由は、命令キャッシュを分岐先命令のみを保持す
る分岐先命令キャッシュとプリフェッチ先の命令を保持
する非分岐先命令キャッシュに分けることにより、分岐
先命令が非分岐先命令によってリプレースされることが
無くなるからである。
令のキャッシュヒット率が高くなり、その結果、命令フ
ェッチを効率よく行うことが可能となることである。特
に外部メモリからのフェッチ速度が情報処理装置の性能
の上限を決定してしまうシステムの場合に有効である。
その理由は、命令キャッシュを分岐先命令のみを保持す
る分岐先命令キャッシュとプリフェッチ先の命令を保持
する非分岐先命令キャッシュに分けることにより、分岐
先命令が非分岐先命令によってリプレースされることが
無くなるからである。
【図１】本発明の実施の形態を示すブロック図である。
【図２】分岐先命令キャッシュおよび非分岐先命令キャ
ッシュの構成を示すブロック図である。
ッシュの構成を示すブロック図である。
【図３】本発明の実施の形態の動作を示すフローチャー
トである。
トである。
１ 分岐先命令キャッシュ ２ 非分岐先命令キャッシュ ３ プリフェッチアドレスレジスタ ４ プリフェッチバッファ ５ 分岐先アドレスレジスタ ６ 命令デコーダ ７ アドレス生成手段 ８ 経路 ９ 経路 １０ 経路 １１、２１ 命令アドレスバッファ １２、２２ 命令コードバッファ １３、２３ 有効ビット
Claims (4)
- 【請求項１】 プリフェッチアドレスによりプリフェッ
チ先の命令を格納する非分岐先命令キャッシュと、分岐
命令の分岐成立時の分岐先命令のみを格納する分岐先命
令キャッシュとを備え、分岐命令実行時に、分岐が成立
した場合、前記分岐先命令キャッシュより分岐先命令を
フェッチすることを特徴とする命令キャッシュ制御方
式。 - 【請求項２】 前記非分岐先命令キャッシュおよび分岐
先命令キャッシュが、命令のアドレスを格納する命令ア
ドレスバッファと、前記命令アドレスバッファ内の各ア
ドレスに対応する命令コードを格納する命令コードバッ
ファとを備えることを特徴とする請求項１記載の命令キ
ャッシュ制御方式。 - 【請求項３】 プリフェッチアドレスを保持し、前記非
分岐先命令キャッシュに対するアドレスを供給するプリ
フェッチアドレスレジスタと、前記非分岐先命令キャッ
シュおよび外部メモリからプリフェッチした命令を命令
デコードを待つ間一時的に保持するプリフェッチバッフ
ァと、分岐先アドレスを保持し前記分岐先命令キャッシ
ュに対するアドレスを供給する分岐先アドレスレジスタ
と、前記分岐先命令キャッシュおよび前記プリフェッチ
バッファからの命令コードをデコードする命令デコーダ
と、前記分岐先アドレスレジスタおよび前記プリフェッ
チアドレスレジスタにフェッチするアドレスを出力する
アドレス生成手段とを有することを特徴とする請求項１
または２記載の命令キャッシュ制御方式。 - 【請求項４】 前記プリフェッチバッファに空きがある
場合、プリフェッチが起動され、前記非分岐先命令キャ
ッシュが検索され、ヒットすると、前記非分岐先命令キ
ャッシュから命令コードを前記プリフェッチバッファに
ロードし、ミスヒットすると、外部メモリから命令コー
ドをプリフェッチし、前記プリフェッチバッファおよび
前記非分岐先命令キャッシュにロードすることを特徴と
する請求項１または２または３記載の命令キャッシュ制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9204881A JPH1153188A (ja) | 1997-07-30 | 1997-07-30 | 命令キャッシュ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9204881A JPH1153188A (ja) | 1997-07-30 | 1997-07-30 | 命令キャッシュ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1153188A true JPH1153188A (ja) | 1999-02-26 |
Family
ID=16497951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9204881A Pending JPH1153188A (ja) | 1997-07-30 | 1997-07-30 | 命令キャッシュ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1153188A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001147807A (ja) * | 1999-10-01 | 2001-05-29 | Hitachi Ltd | 改良された分岐制御命令を利用するためのマイクロプロセッサ、分岐目標命令メモリ、命令ロード制御回路、パイプラインへの命令供給維持方法、分岐制御メモリ、およびプロセッサ |
| CN117573574A (zh) * | 2024-01-15 | 2024-02-20 | 北京开源芯片研究院 | 一种预取方法、装置、电子设备及可读存储介质 |
-
1997
- 1997-07-30 JP JP9204881A patent/JPH1153188A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001147807A (ja) * | 1999-10-01 | 2001-05-29 | Hitachi Ltd | 改良された分岐制御命令を利用するためのマイクロプロセッサ、分岐目標命令メモリ、命令ロード制御回路、パイプラインへの命令供給維持方法、分岐制御メモリ、およびプロセッサ |
| CN117573574A (zh) * | 2024-01-15 | 2024-02-20 | 北京开源芯片研究院 | 一种预取方法、装置、电子设备及可读存储介质 |
| CN117573574B (zh) * | 2024-01-15 | 2024-04-05 | 北京开源芯片研究院 | 一种预取方法、装置、电子设备及可读存储介质 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5507028A (en) | History based branch prediction accessed via a history based earlier instruction address | |
| JP3095802B2 (ja) | 性能向上命令キャッシュを備えるデータ処理システム | |
| JP3518770B2 (ja) | 命令をその少なくとも１つの実行装置へ迅速にディスパッチする方法および装置 | |
| US20050278505A1 (en) | Microprocessor architecture including zero impact predictive data pre-fetch mechanism for pipeline data memory | |
| US20080294867A1 (en) | Arithmetic processor, information procesing apparatus and memory access method in arithmetic processor | |
| US5941981A (en) | System for using a data history table to select among multiple data prefetch algorithms | |
| KR19980034443A (ko) | 슈퍼 스칼라 마이크로 프로세서의 효율적인 비티비(btb) 방법 | |
| JPS6323586B2 (ja) | ||
| JP2560889B2 (ja) | マイクロプロセッサ | |
| CN101164043A (zh) | 前视分支目标地址高速缓存 | |
| US6684319B1 (en) | System for efficient operation of a very long instruction word digital signal processor | |
| EP0655679B1 (en) | Method and apparatus for controlling instruction in pipeline processor | |
| JP3486690B2 (ja) | パイプライン方式プロセッサ | |
| JP3683248B2 (ja) | 情報処理装置及び情報処理方法 | |
| US9507600B2 (en) | Processor loop buffer | |
| JPH0773104A (ja) | キャッシュ・システム | |
| JP3811140B2 (ja) | 情報処理装置 | |
| US20080065870A1 (en) | Information processing apparatus | |
| JPH07306785A (ja) | 分岐命令実行機能を持つプロセッサおよび分岐命令制御方法 | |
| KR19990003937A (ko) | 프리페치 장치 | |
| JP4413663B2 (ja) | 命令キャッシュシステム | |
| JP4111645B2 (ja) | キャッシュミスした後のメモリバスアクセス制御方式 | |
| US20040083349A1 (en) | System for allowing only a partial value prediction field/cache size | |
| JPH10283185A (ja) | プロセッサ | |
| JP4049490B2 (ja) | 情報処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990525 |