JPH1153206A

JPH1153206A - プロセッサ

Info

Publication number: JPH1153206A
Application number: JP9215230A
Authority: JP
Inventors: Yuki Inoue; 由紀井上
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-08-08
Filing date: 1997-08-08
Publication date: 1999-02-26

Abstract

(57)【要約】【課題】ファイア符号復号化処理における誤りビット列
検出処理の高速化【解決手段】レジスタ１２４に保持された、受信ビット
列に対して検出された剰余データを１ビット上位側にシ
フトし、元の最上位ビットはゲート１３２に供給され
る。回路１３０は、レジスタ１２５に記憶されたマスク
データを使用して、レジスタ１２４内の剰余データの上
位側の所定長のビット部分以外のビットがすべて０であ
るか否かを判別し、そうなるまでその出力は１であり、
ゲート１３２に供給される。ＥＯＲ演算回路１２０は、
上記シフトされた後の剰余データとレジスタ１２２に保
持された生成多項式データとに対してＥＯＲ演算を実行
する。ゲート１３２の出力が１か否かにより、その演算
結果データによりレジスタ１２４を更新するか否かが制
御される。以上の処理を回路１３０の出力が０になるま
で繰り返す。最終的にレジスタ１２４に誤りビット列が
得られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル信号処
理等における誤り訂正処理で使用される頻度が高いバー
スト誤り訂正巡回符号化処理を高速に行うための演算回
路を有するプロセッサに関する。

【０００２】

【従来の技術】近年、データ伝送の信頼性を高めるた
め、伝送途中で生じる伝送データの誤りを訂正する誤り
訂正技術が多方面でよく用いられている。誤り訂正符号
としては、巡回符号がよく使用されている。バースト誤
りは、伝送途中でデータに集中して生じる誤りであり、
これを訂正するバースト誤り訂正訂正符号としては、バ
ースト誤り訂正巡回符号がよく使用され、その中でも代
表的な符号はファイア符号である。

【０００３】２元（ｎ、ｋ）巡回符号の符号化では、ｋ
ビットの情報ビット列からｎビットの符号ビット列が生
成される。まず、情報ビット列を係数とする多項式を生
成する。例えば、情報ビット列の長さｋを４とし、その
ビット列を”１１００”とすると、情報ビット列を係数
とする多項式Ｉ（X）は、

【０００４】

【数１】 I（X）＝１・X３↑＋１・X２↑＋０・X＋０・１＝X３↑＋X２↑ ・・・（１）である。ここで、X３↑は、Xの３乗を表す。X２↑も同
様である。以下でも、変数ＸのＮ乗をＸＮ↑で表す。巡
回符号化処理では、生成多項式Ｇ（Ｘ）が定義され、生
成多項式Ｇ（Ｘ）の次数はｎ−ｋ次である。上記の例
で、生成多項式Ｇ（Ｘ）の次数を３とすると、符号ビッ
ト列の長さｎは、ｎ＝４＋３＝７となり、（７、４）巡
回符号となる。符号ビット列を係数とする符号多項式Ｗ
（Ｘ）は、情報ビット列を係数とする多項式Ｉ（Ｘ）、
生成多項式Ｇ（Ｘ）および剰余多項式Ｒ（Ｘ）を用いて
次式で表される。

【０００５】

【数２】Ｗ（Ｘ）＝Ｑ（Ｘ）・Ｇ（Ｘ）＝Ｉ（Ｘ）・Ｘ（ｎ−ｋ）↑＋Ｒ（Ｘ）・・・（２）すなわち、剰余多項式Ｒ（Ｘ）はＩ（Ｘ）とＸ（ｎ−
ｋ）↑との積を生成多項式Ｇ（Ｘ）で割ったときに得ら
れる剰余である。たとえば、生成多項式Ｇ（Ｘ）＝Ｘ３
↑＋Ｘ＋１の場合、剰余多項式Ｒ（Ｘ）＝Ｘとなり、符
号多項式はＷ（Ｘ）は、次式となる。

【０００６】

【数３】Ｗ（Ｘ）＝（Ｘ３↑＋Ｘ２↑）・Ｘ３↑＋Ｘ＝１・Ｘ６↑＋１・Ｘ５↑＋０・Ｘ４↑ ＋０・Ｘ３↑＋０・Ｘ２↑＋１・Ｘ＋０・１・・・（３）つまり、生成多項式Ｇ（Ｘ）＝Ｘ３↑＋Ｘ＋１を用いた
（７、４）巡回符号化処理においては、情報ビット”１
１００”が与えられると、符号ビットは”１１０００１
０”となる。この例からもわかる通り、符号ビット列の
先頭から４番目までのビット列（例では”１１００”）
は、情報ビット列と一致する。また、符号ビット列の５
から７番目のビットは剰余多項式の係数と一致する。す
なわち、情報ビット列から符号ビット列を生成するため
には剰余ビットを算出すればよい。

【０００７】ファイア符号は、バースト誤り訂正を可能
とする特定の生成多項式によって生成される巡回符号で
ある。具体的な例を挙げると、次の生成多項式Ｇ（Ｘ）
を使用して生成した（３５，２７）巡回符号はファイア
符号である。

【０００８】

【数４】Ｇ（Ｘ）＝Ｘ８↑＋Ｘ６↑＋Ｘ５↑＋Ｘ３↑＋Ｘ＋１・・・（４）このファイア符号にも、上に述べた巡回符号の特徴があ
てはまるのは言うまでもない。ファイア符号の復号化処
理において、受信ビット列に含まれたバースト誤りを訂
正するとき、ファイア符号の生成に使用した生成多項式
によって訂正できるバースト誤りの長さが変わる。この
ため、各ファイア符号に対してバースト誤りの訂正能力
が定義される。例えば、ファイア符号である（ｎ、ｋ）
巡回符号が長さｌ以下のすべてのバースト誤りを訂正で
き、長さｌ＋１のバースト誤りを訂正できない場合、こ
のファイア符号のバースト誤り訂正能力はｌと定義され
る。式４の生成多項式により生成されたファイア符号の
バースト誤り訂正能力ｌは３であることが知られてい
る。なお、ファイア符号の生成多項式およびバースト誤
り訂正能力については、例えば、電子情報学会編集”符
号理論”第２１２頁から第２１４頁参照。

【０００９】ファイア符号の復号化処理は、（１）受信
したビット列に伝送途中で生じた誤りが含まれているか
どうかを調べる誤り発生検出処理、（２）誤りが含まれ
ている場合は誤りのビット列を検出する誤りビット列検
出処理、（３）誤りのビット列に従って受信したビット
を訂正する誤り訂正処理という３つの処理に分割でき
る。

【００１０】

【発明が解決しようとしている課題】本発明者は、たと
えば、本出願人により開発されたＳＨ７６００マイコン
において巡回符号の符号化処理を実行するプログラムを
先に検討した。その結果、従来のプロセッサでは剰余算
出処理時間が大きいことを見いだし、それを改善するの
に適したプロセッサを発明した。特願平０９−１２６７
０２号明細書参照。

【００１１】本発明者は、その後上記ＳＨ７６００マイ
コンにおいて巡回符号の一つであるファイア符号の復号
化処理を実行するプログラムを検討した。その結果、後
に詳しく説明するように、従来の誤り発生検出処理およ
び誤りビット列検出処理では受信したビット列の１ビッ
トあたりの処理時間が大きいことを見いだした。

【００１２】特に、生成多項式の次数が汎用レジスタの
長さを越える場合には、処理量がさらに増大することを
見いだした。具体的には、ファイア符号の復号化処理
は、生成多項式の次数が汎用レジスタの長さより短い場
合に必要な処理時間の約２倍程度かかることが分かっ
た。

【００１３】これらの二つの処理の内、誤り発生検出処
理で必要となる剰余算出処理には、上記特願平０９−１
２６７０２に記載の技術を修正して適用するすることが
有効であることが分かった。

【００１４】したがって、本発明の目的は、誤りビット
列検出処理をより高速に実行するのに適したプロセッサ
を提供することにある。

【００１５】本発明のより具体的な目的は、生成多項式
の次数が汎用レジスタの長さを越える場合にも、誤りビ
ット列検出処理をより高速に実行するのに適したプロセ
ッサを提供することにある。

【００１６】

【課題を解決する為の手段】上記目的を達成するため
に、本発明によるプロセッサには、複数のビットからな
る第１から第３のデータをそれぞれ保持するための第１
から第３のレジスタと、第１のデータの各ビットと、第
２のデータの対応するビットとに対して論理積演算を実
行し、第１のデータの複数のビットに対する論理積演算
の結果データに対して論理和演算を行うアンドオア回路
と、第２のデータを１ビット上位側にシフトしたデータ
と上記第３のデータとに対して排他的論理和演算を実行
可能な演算回路と、上記アンドオア回路の出力と上記第
２のデータの最上位のビットの値に依存して、上記第２
のデータを上記演算回路により与えられる上記排他的論
理和演算の結果データにより更新するかあるいは上記第
２のデータを１ビット上位側にシフトしたデータに更新
するかを制御する制御回路とが設けられる。

【００１７】

【発明の実施の形態】以下、本発明に係わるプロセッサ
を説明する前に、ファイア符号の復号化処理の原理を説
明する。以下では、剰余多項式の係数を表すビット列を
剰余多項式係数ビット列もしくは剰余多項式係数データ
あるいは剰余データと呼ぶことがある。同様に、生成多
項式の係数を表すビット列を生成多項式係数ビット列あ
るいは生成多項式係数データあるいは生成多項式データ
と呼ぶことがある。

【００１８】（１）ファイア符号の復号化処理の原理（１ａ）誤り発生検出処理伝送途中で生じた誤りビット列を係数とする誤り多項式
をＥ（Ｘ）、生成多項式をＧ（Ｘ）符号多項式をＷ
（Ｘ）とすると、受信ビット列を係数とする受信多項式
Ｓ（Ｘ）は、次式で表される。

【００１９】

【数５】Ｓ（Ｘ）＝Ｗ（Ｘ）＋Ｅ（Ｘ）＝Ｑ（Ｘ）・Ｇ（Ｘ）＋Ｅ（Ｘ）（５）伝送途中で誤りが生じなかった場合は、Ｅ（Ｘ）＝０で
ある。従って、誤り発生検査処理では、受信ビット列に
対応する受信多項式Ｓ（Ｘ）を、生成多項式Ｇ（Ｘ）で
割った剰余を算出し、算出された剰余が０であるかどう
かを検出すればよい。この剰余が０となる場合は、伝送
途中で誤りが生じなかった場合であり、その後の誤りビ
ット列検出処理および誤り訂正処理を実行する必要はな
い。

【００２０】図６において、１０は、式４で表された生
成多項式Ｇ（Ｘ）を用いて生成された（３５、２７）巡
回符号であるファイア符号により符号化された情報ビッ
ト列の一例を示す。１１は、対応する受信ビット列を示
し、このビット列は、情報ビット列１１ａと剰余ビット
列１１ｂとからなる。１２は、伝送途中で発生した誤り
ビット列の一例を示す。誤りビット列の発生位置は、そ
のビット列の最下位ビットの位置で示す。図に示したよ
うに、この誤りビット列１２は３ビットであり、受信ビ
ット列の最下位ビット位置から数えて第９ビット目に発
生したと仮定する。

【００２１】この受信ビット列１１で表される受信多項
式Ｓ（Ｘ）を生成多項式Ｇ（Ｘ）で除算すると、剰余多
項式Ｋ（Ｘ）は、次式で与えられる。

【００２２】

【数６】Ｋ（Ｘ）＝Ｘ６↑＋Ｘ５↑＋Ｘ４↑＋Ｘ３↑＋Ｘ（６）従って、Ｋ（Ｘ）は０と一致しないため、誤りが発生し
ていることがわかる。この受信ビット列１１中の情報ビ
ット列１１ａで表される情報多項式を生成多項式Ｇ
（Ｘ）で除算すると、得られる剰余多項式Ｋｉ（Ｘ）
は、次式で表されることとなる。

【００２３】

【数７】Ｋｉ（Ｘ）＝Ｘ６↑＋Ｘ４↑＋Ｘ２↑＋１（７）この受信ビット列１１に含まれた剰余ビット列１１ｂ表
される剰余多項式Ｋｒｒは、次式で表される。

【００２４】

【数８】Ｋｒ（Ｘ）＝Ｘ５↑＋Ｘ３↑＋Ｘ２↑＋Ｘ＋１（８）これらの二つの多項式Ｋｉ（Ｘ）とＫｒ（Ｘ）を加算す
ると、上記式６に示された剰余多項式Ｋ（Ｘ）が得られ
るという特徴がある。受信ビット列に対する剰余多項式
データをマイクロコンピュータで算出するとき、上に述
べたような受信ビット列１１から対応する剰余データを
いきなり算出する方法ではなく、上に述べた特徴を利用
して次のように算出される。

【００２５】まず受信ビット列１１中の情報ビット列１
１ａに対する剰余多項式Ｋｉ（Ｘ）に対応する剰余デー
タが算出される。その後、こうして算出された剰余デー
タと受信ビット列１１中の剰余データとに対して排他的
論理和演算が行われる。この方法が処理時間が少なくて
済むからである。こうして、受信ビット列１１全体に対
する剰余データが得られる。

【００２６】図７は、情報ビット列に対応する情報多項
式を生成多項式で除算して剰余多項式の係数を算出する
処理の実行手順を模式的に示す。なお、今の例では、生
成多項式Ｇ（Ｘ）は８次であるから、剰余多項式Ｒ
（Ｘ）の次数は７である。一般的に、剰余多項式の係数
算出処理は次の３つの演算に分解できる。

【００２７】（演算１）剰余多項式データの最高次のビ
ットと情報ビット列のいずれかのビットとの排他的論理
和演算を行い、フラグビットを生成する。

【００２８】（演算２）剰余多項式データの最高次ビッ
トをシフトアウトするように剰余多項式データを１ビッ
トだけ論理シフトする。

【００２９】（演算３）フラグビットが１である場合
は、剰余多項式データと生成多項式データとの排他的論
理和演算を行う。フラグビットが０である場合は、この
演算を行わない。演算３の結果が新たな剰余多項式デー
タとなる。以上の処理を受信ビット列１１中の情報ビッ
ト列１１ａのビット数、今の例では２７に等しい回数だ
け行う。

【００３０】誤りビット列検出処理では、上記のように
して求められた剰余多項式Ｋ（Ｘ）から誤りビット列１
２の位置および誤りビットのパターンが算出される。

【００３１】（１ｂ）誤りビット列検出処理原理的には誤りビット列は、以下の方法で求めることが
できる。

【００３２】＜ステップ１＞受信ビット列に対して得ら
れた剰余多項式Ｅ（Ｘ）が０でない場合、剰余多項式
が、（生成多項式の次数−生成多項式により定まるバー
スト誤り訂正能力ｌ）に等しい値の次数以上の項のみか
らなるという条件を満たすか否かを判別する。今の例で
は、生成多項式の次数が８であり、ｌ＝３であるから、
得られた剰余多項式が、Ｘ↑５以上の項のみからなるか
否かが判別される。

【００３３】＜ステップ２＞もし、得られた剰余多項式
が、Ｘ４↑以下の項を含むときには、その剰余多項式に
Ｘを掛け、得られた結果を生成多項式Ｇ（Ｘ）で再度除
し、新たな剰余を求める。この新たな剰余に対してステ
ップ２を繰り返す。こうして上記条件を満たす特定の剰
余多項式が得られたときには、その時により得られた剰
余多項式に含まれた項の係数が発生した誤りビット列を
表す。このステップ２の実行回数が誤り発生位置を表
す。

【００３４】次のステップ０を上記ステップ１の前に実
行することにより、以上の処理と同じ結果をより高速に
得ることができることが知られている。

【００３５】＜ステップ０＞生成多項式Ｇ（Ｘ）および
上記誤り発生検出処理により得られた剰余多項式Ｋ
（Ｘ）のそれぞれの係数を逆順に並び替え、得られた係
数により定義される変形生成多項式Ｇ’（Ｘ）、変形剰
余多項式Ｋ’（Ｘ）を、生成多項式Ｇ（Ｘ）、元の剰余
多項式Ｋ（Ｘ）の代わりに使用して、上記ステップ１，
２を実行する。

【００３６】以下では、上記式４で示される生成多項式
の場合を例に採り、以上の処理をより具体的に説明す
る。

【００３７】＜ステップ０＞生成多項式Ｇ（Ｘ）、剰余
多項式Ｋ（Ｘ）を上記変形生成多項式Ｇ’（Ｘ）、変形
剰余多項式Ｋ'（Ｘ）に変換する。今、生成多項式Ｇ
（Ｘ）をＧ（Ｘ）＝Σαｉ・Ｘｉ（ｉ＝８....０）とす
ると、変形生成多項式Ｇ'（Ｘ）は、Ｇ'（Ｘ）＝Σα
（８−ｉ）・Ｘｉ（ｉ＝８....０）である。上記の例で
はＧ'（Ｘ）は次式で与えられる。

【００３８】

【数９】Ｇ'（Ｘ）＝Ｘ８↑＋Ｘ７↑＋Ｘ５↑＋Ｘ３↑＋Ｘ２↑＋１（９）剰余多項式Ｋ（Ｘ）をＫ（Ｘ）＝Σβｉ・Ｘｉ（ｉ＝
７....０）とすると、変形剰余多項式Ｋ'（Ｘ）は、Ｋ'
（Ｘ）＝Σβ（７−ｉ）・Ｘｉ（ｉ＝７....０）であ
る。以下では、この変形剰余多項式を次式で表す。

【００３９】

【数１０】Ｋ’（Ｘ）＝Σβ’ｉ・Ｘｉ（ｉ＝７.....０）（１０）剰余多項式Ｋ（Ｘ）が式６に示されたものであるときに
は、上記変形剰余多項式Ｋ’（Ｘ）は次式で与えられ
る。

【００４０】

【数１１】Ｋ'（Ｘ）＝Ｘ６↑＋Ｘ４↑＋Ｘ３↑＋Ｘ２↑＋Ｘ（１１）＜ステップ１＞剰余多項式Ｋ'（Ｘ）の項Ｘ４↑以下の
すべての項の係数β’０〜β’４がすべて０となってい
るか否かをチェックする。

【００４１】＜ステップ２＞変形剰余多項式Ｋ’（Ｘ）
の係数β’０〜β’４がすべて０である場合は、β’
７、β’６、β’５で表されるビット列が誤りビット列
のパターンである。係数β’０〜β’４の少なくとも一
つが０でない場合には、Ｋ’（Ｘ）にＸを掛け、再び変
形生成多項式Ｇ'（Ｘ）で除算し、再びステップ１を実
行する。但し、Ｘを掛ける前の変形剰余多項式の最大次
数が７より小さいときには、その変形剰余多項式にＸを
掛けて得られる変形剰余多項式の最大次数は、８以上に
はならない。したがって、この新たな変形剰余多項式に
対しては、上記除算を実行する必要はなく、この新たな
変形剰余多項式が、上記除算を実際に行ったときに得ら
れる剰余多項式に等しい。なお、このステップ２で行う
除算は、先に説明した、受信多項式を生成多項式で除算
するときの演算１から３を、受信ビット列１１中の情報
ビット列１１ａのビット数、今の例では２７に等しい回
数だけ繰り返し実行することにより得られる。後に詳し
く説明するように、図６に示した受信ビット列１１に対
して、誤りビット列”１１１”が得られ、誤り発生位置
として値８が得られる。

【００４２】（１ｃ）誤り訂正処理図６に示した受信ビット列１１は、符号ビット列１０と
誤りビット列１２に対して排他的論理和演算を行うこと
により生成される。したがって、受信ビット列１１から
符号ビット列１０を生成するには、受信ビット列１１と
検出されたビット列１２に対して排他的論理和演算を実
行すればよい。

【００４３】（２）プログラム例１（Ｃ言語プログラ
ム）以上に示したファイア符号の復号化処理を、汎用的に使
用されているＣ言語で記述したプログラムによりさらに
具体的に説明する。図８から１０は、式４の生成多項式
により生成される（３５、２７）巡回符号であるファイ
ア符号の復号化処理を実行するために本発明者が記述し
たプログラムである。以下の説明においては図６に示し
た受信ビット列１１その他を適宜参照する。このプログ
ラムは、誤り発生検査処理１００、誤りビット列検出処
理２００、誤り訂正処理３００からなる。誤り発生検査
処理１００は命令７０４から７１２よりなり、誤りビッ
ト列検出処理２００は命令７１３から７２３よりなり、
誤り訂正処理３００は命令７２４から７２９よりなる。

【００４４】図８から９のプログラムで使用される変数
は命令７０１から７０３で定義される。なお、ｓｈｏｒ
ｔは、これらの変数が１６ビットの変数であることを示
す。ｆｌａｇは誤り発生検査処理１００および誤りビッ
ト列検出処理２００の各々において条件判定に使用され
るフラグである。ｇｅｎｅＲｅｇは誤り発生検査処理１
００において生成多項式の係数を格納する変数であり、
ｐａｒｉｔｙＲｅｇは誤り発生検査処理１００において
剰余多項式の係数を格納する変数である。ｇｅｎｅＲｅ
ｇ２は誤りビット列検出処理２００において生成多項式
の係数を格納する変数であり、ｐａｒｉｔｙＲｅｇ２は
誤りビット列検出処理２００において剰余多項式の係数
を格納する変数である。ｃｏｕｎｔｅｒは誤りビットの
位置を示す変数であり、変数ｉは誤り発生検査処理１０
０および誤りビット列検出処理２００で実行されるルー
プ繰り返し変数である。ｍａｓｋ＿ｄａｔａは、誤りビ
ット列検出処理２００において先に述べたステップ１の
判別を行うために使用される、マスクされたデータであ
り、ｅｒｒｏｒ＿ｄａｔａは、誤りビット列検出処理２
００により検出される誤りビット列である。

【００４５】このプログラムは、以下の仮定をしてい
る。通常そうであるように、受信ビット列１１が復号化
される前に、このビット列１１中の情報ビット列１１ａ
に対してビット分離処理が施され、図１１に示すよう
に、メモリ上のＩｎｆｏｒｍａｔｉｏｎ＿ａｒｒａｙと
いう配列の各要素に１ビットずつに区分して、かつ、各
要素の最下位ビット位置に格納される。このように１つ
の情報ビットを含むメモリ上のデータを分割情報データ
と呼ぶことがある。受信ビット列１１中の剰余ビット列
１１ｂは、上記情報ビット列と異なり、メモり上のＰａ
ｒｉｔｙ＿ａｒｒａｙという配列の先頭要素にまとめて
格納される。命令７０３はそれぞれの配列を指すポイン
タＩｎｆｏ＿ｐｔｒおよびｐａｒｉｔｙ＿ｐｔｒを宣言
している。

【００４６】命令７０４は、変数ｇｅｎｅＲｅｇの初期
値として式４で表される生成多項式の係数データを設定
する。命令７０５は、変数ｐａｒｉｔｙＲｅｇの初期値
として値０を設定する。命令７０６，７０７は、前述の
二つのポインタを設定する。図１２の８００は、変数ｇ
ｅｎｅＲｅｇに保持されたデータの一例を示す。８０１
は、命令７０５により変数ｐａｒｉｔｙＲｅｇに設定さ
れた初期値０を示す。図１２に示すように、これらの変
数の最下位ビットには生成多項式および剰余多項式のＸ
７の係数が格納され、以下次数の高い係数から順に続い
て格納される。なお、メモリ上の配列Ｐａｒｉｔｙ＿ａ
ｒｒａｙの先頭要素に保持された上記受信ビット列中の
剰余ビット列も、同様に配列されている。

【００４７】（２ａ）誤り発生検査処理１００この処理では、受信ビット列１１の内の情報ビット列１
１ａに対する情報多項式を生成多項式で除算して、剰余
を算出する。この除算は先に述べた演算１から３により
行われる。命令７０８は、ループ命令であり、ループ内
命令７０９、７１０、７１１を情報ビット列のビット数
２７に等しい回数だけ繰り返し実行する。ループ内の最
初の命令７０９は、先に説明した演算１を実行する命令
である。すなわち、ポインタＩｎｆｏ＿ｐｔｒで指定さ
れる受信ビット列１１の一つのエントリと変数ｐａｒｉ
ｔｙＲｅｇとに対して排他的論理和演算を行い、その結
果データをデータ０００．．１との論理積を採る。上記
排他的論理和演算の結果データの最下位ビットが１であ
るか否かにより変数ｆｌａｇが１または０となる。命令
７０９が最初に実行されたときには、配列Ｉｎｆｏ＿ａ
ｒｒａｙの最初のエントリの最下位ビットは０であり、
ｐａｒｉｔｙ＿Ｒｅｇの対応するビットは０であるの
で、ｆｌａｇは０となる。

【００４８】命令７１０は先に示した演算２を実行する
命令であり、変数ｐａｒｉｔｙＲｅｇを１ビット右シフ
トする。今の例では変数ｐａｒｉｔｙ＿Ｒｅｇは０のま
まである。命令７１１は、先の演算３を実行する命令で
あり、ｆｌａｇが１の場合には、変数ｐａｒｉｔｙＲｅ
ｇとｇｅｎｅＲｅｇとに対して排他的論理和演算を実行
し、その結果を変数ｐａｒｉｔｙＲｅｇの新たな値とす
る。命令７１１はｆｌａｇが０の場合には実行されな
い。この結果、ループ内の命令が１回実行された後のｐ
ａｒｉｔｙＲｅｇは８０２に示すデータを有する。同様
に、ループ内の命令が２回目、３回目、４回目、５回目
に実行されると、変数ｐａｒｉｔｙＲｅｇは、それぞれ
８０３、８０４、８０５、８０６に示すデータを有す
る。

【００４９】ループ命令の実行後に命令７１２が実行さ
れると、メモリ上の配列Ｐａｒｉｔｙ＿ａｒｒａｙの最
初のエントリにある、受信ビット列中の剰余ビット列１
１ｂとｐａｒｉｔｙＲｅｇとに対してと排他的論理和演
算が実行される。今の例では前者は８０７に示す値を有
するので、この演算の結果、ｐａｒｉｔｙＲｅｇは８０
８に示すデータを有する。こうして誤り発生検査処理１
００は終了する。今の例では、誤り発生検査処理１００
を実行した後のｐａｒｉｔｙＲｅｇは０ではないことか
ら、受信ビット列１１には誤りが生じたことがわかる。

【００５０】（２ｂ）誤りビット列検出処理２００命令７１４は、変数ｐａｒｉｔｙＲｅｇ２内の剰余多項
式Ｋ（Ｘ）の係数データを８ビット左シフトする命令で
ある。この命令７１３を実行する前のこの変数は、図１
２の８０８に示すとおりである。従って、この命令７１
４を実行した後のこの変数の値は図１３の９０１に示す
通りである。図１２に示した変数ｐａｒｉｔｙＲｅｇと
異なり、変数ｐａｒｉｔｙＲｅｇ２のＭＳＢ側が次数の
大きな項の係数を表すと考えると、命令７１４を実行し
た後のこの変数の値は、先にステップ０で述べた式１１
の変形剰余多項式Ｋ’（ｘ）の係数データを表すことが
わかる。このように、一般に、剰余多項式Ｋ（Ｘ）の係
数データから変形剰余多項式ｋ’（ｘ）の係数データを
得るには、変数ｇｅｎｅＲｅｇ２を８ビット左シフト
し、変数ｇｅｎｅＲｅｇ２の各ビットとそれに対応する
係数との関係を、変数ｐａｒｉｔｙＲｅｇの各ビットと
それに対応する係数との関係を反転したものに一致させ
るとよい。

【００５１】命令７１３は、先にステップ０で述べた変
形生成多項式Ｇ’（Ｘ）の係数データを変数ｇｅｎｅＲ
ｅｇ２にセットする命令である。この命令７１３を実行
した後のｇｅｎｅＲｅｇ２の値は、図１３の９００によ
り示す通り、式９に示す変形生成多項式Ｇ’（Ｘ）の係
数データに一致している。但し、図１３に示すように、
変数ｇｅｎｅＲｅｇ２は、図１２に示した変数ｇｅｎｅ
Ｒｅｇと異なり、ＭＳＢ側に次数の大きな項の係数を保
持すると考える。これは、変形生成多項式Ｇ’（Ｘ）の
係数データの各ビットと対応する項との関係を、上に述
べた変形剰余多項式Ｋ’（Ｘ）の各ビットと対応する項
との関係に一致させるためである。命令７１３，７１４
が先に述べたステップ０を実行していることになる。命
令７１５は、ループ繰り返し回数を表す変数ｃｏｕｎｔ
ｅｒを初期値０に設定する。

【００５２】命令７１６から７１８は先に述べたステッ
プ１を実行する。命令７１６はループ命令であり、命令
７１７から命令７２３を最大３５回繰り返し実行する。
命令７１７と命令７１８は先に説明したステップ１の処
理を実行する。命令７１７は、変数ｐａｒｉｔｙＲｅｇ
２の上位側第４ビットから第７ビットまでがすべて０で
あるか否かを判別するための命令である。すなわち、変
数ｐａｒｉｔｙＲｅｇ２とデータＨ’１ｆ００との論理
積を採り、その結果データを変数ｍａｓｋ−ｄａｔａに
格納する。このデータＨ’１ｆ００は、変数ｐａｒｉｔ
ｙＲｅｇ２の上位３ビットと下位８ビットのデータを０
でマスクするためのデータである。この結果、変数ｍａ
ｓｋ−ｄａｔａには、変数ｐａｒｉｔｙＲｅｇ２の上位
側の第４ビットから第７ビットまでがそのまま格納さ
れ、変数ｍａｓｋ−ｄａｔａの他のビットはすべて０で
ある。

【００５３】命令７１９から７２３は先に述べたステッ
プ２を実行する。変数ｍａｓｋ−ｄａｔａの値が０でな
い場合は、命令７１９から７２３が実行される。命令７
１９は、変数ｐａｒｉｔｙＲｅｇ２内のＭＳＢをフラグ
ｆｌａｇとして出力するための命令である。具体的に
は、この変数を１５ビット右にシフトし、その変数のＭ
ＳＢをこの変数の最下位ビットの位置に移動する。その
ＭＳＢと値１のデータとの論理積を算出し、ｆｌａｇと
して出力する。命令７２０はこの変数を１ビット左シフ
トする。このことは、変数ｐａｒｉｔｙＲｅｇ２の各ビ
ットを係数とする多項式にＸを掛けることと等価であ
る。次に、命令７２１〜７２２により、変数ｐａｒｉｔ
ｙＲｅｇ２で表される変形剰余多項式を生成多項式Ｇ’
（Ｘ）によって割った後の剰余データを算出する。上記
フラグｆｌａｇが１のときには、すなわち、変数ｐａｒ
ｉｔｙＲｅｇ２のＭＳＢが１のとき、変数ｐａｒｉｔｙ
Ｒｅｇ２とｇｅｎｅＲｅｇとに対して排他的論理和を実
行し、その結果を前者の変数に格納する。フラグｆｌａ
ｇが０のときには、この除算は行われない。その後、命
令７２３はループの実行回数ｃｏｕｎｔをカウントアッ
プする。以上のステップ１、２のための処理が繰り返さ
れる。

【００５４】以上の処理において変数ｐａｒｉｔｙＲｅ
ｇ２の値はたとえば以下のように変化する。この変数ｐ
ａｒｉｔｙＲｅｇ２は、命令７１４の実行の結果、図１
３の９０１に示すデータを有する。この変数の最上位ビ
ット（ＭＳＢ）が０であることから、命令７１９が実行
されると、フラグｆｌａｇは０となる。命令７２０によ
りこの辺数は１ビット左シフトされ、ｐａｒｉｔｙＲｅ
ｇ２は９０２に示すデータを有する。しかし、上記ｆｌ
ａｇが０であるから、命令７２２による、生成多項式
Ｇ’（Ｘ）による除算は実行されず、この変数の値は変
わらない。その後、上記ループが繰り返されると、変数
ｐａｒｉｔｙＲｅｇ２のデータ９０２の最左端ビットが
１であることから、生成多項式Ｇ’（Ｘ）による除算
（命令７２２）は実行され、ｐａｒｉｔｙＲｅｇ２は９
０３に示すデータを有する。

【００５５】さらに、ループが繰り返されると、９０３
により示されるデータの最左端ビットが１であることか
ら、生成多項式Ｇ’（Ｘ）による除算は実行され、ｐａ
ｒｉｔｙＲｅｇ２はデータ９０４を有する。以降、デー
タ９０５から９０８生成されている間は生成多項式Ｇ’
（Ｘ）による除算は実行されず、その結果ｐａｒｉｔｙ
Ｒｅｇ２はデータ９０９を保持することとなる。する
と、Ｘ↑４から定数項に至る５つの項の係数がすべて０
であるので、命令７１８が誤りビット列検出処理２００
を終了する。こうして、データ９０９が変数ｐａｒｉｔ
ｙＲｅｇ２の最終データとなる。なお、変数ｍａｓｋ−
ｄａｔａの値が０である場合は、変形剰余多項式の項Ｘ
↑４およびそれ以下の項の係数がすべて０であるので、
命令７１９〜７２３を実行することなく、誤りビット列
検出処理２００が終了する。以上の処理により、変数ｃ
ｏｕｎｔｅｒの値は８となる。この値は誤りビット列が
発生した位置を示す。

【００５６】（２ｃ）誤り訂正処理３００命令７２４は、この変数ｐａｒｉｔｙＲｅｇ２の最上位
ビット（ＭＳＢ）がその最下位ビット（ＬＳＢ）に位置
するように、この変数を１５ビット右シフトして変数ｅ
ｒｒｏｒ＿ｄａｔａを生成する。命令７２５はこの生成
された変数ｅｒｒｏｒ＿ｄａｔａでもって、メモリ上の
配列Ｉｎｆｏｍａｔｉｏｎ＿ａｒｒａｙ内の誤りが発生
したビットを保持するエントリを書き換える。具体的に
は、３５−変数ｃｏｕｎｔｅｒの値のエントリを書き換
える。書き換えは元の値とこのｅｒｏｏｒ＿ｄａｔａと
に排他的論理和演算を実行し、その結果により元のデー
タを書き換える。命令７２６から７２９も同様に、３４
−変数ｃｏｕｎｔｅｒの値のエントリおよび３３−変数
ｃｏｕｎｔｅｒの値のエントリを順次書き換える。

【００５７】（３）従来の技術とその問題点本発明者は、本出願人が開発した汎用プロセッサである
ＳＨ７６００上で図８から図１０に示された符号化処理
を実行するプログラムを検討した。図１４、１５は、そ
れぞれ誤り発生検査処理１００および誤りビット列検出
処理２００を実行するためのプログラムである。なお、
図１４、１５に記述されている命令の詳細については、
たとえば、”ＳＨ７６００シリーズプログラミングマニ
ュアル”を参照。

【００５８】図１４に記述されているレジスタｒ０、ｒ
１、ｒ２、ｒ３、ｒ４、ｒ５、ｒ６は３２ビットの汎用
レジスタである。

【００５９】レジスタｒ０は受信ビット列中の情報ビッ
ト列を格納するレジスタである。レジスタｒ１は受信ビ
ットに対する剰余多項式Ｋ（Ｘ）の係数を格納するレジ
スタであり、図８から図１０のＣプログラムのｐａｒｉ
ｔｙＲｅｇに対応する。レジスタｒ２は生成多項式の係
数を格納するレジスタであり、図８から図１０のＣプロ
グラムのｇｅｎｅＲｅｇに対応する。レジスタｒ１、ｒ
２に保持されたデータの各ビットに対応するＸの項は、
図１２のデータ８００、８０１と同じである。レジスタ
ｒ３はループカウンタであり、図８から図１０のＣプロ
グラムのｉに対応する。レジスタｒ６は情報ビットが格
納されているメモリのアドレスを格納するレジスタあ
り、レジスタｒ４は剰余ビットが格納されているメモリ
のアドレスを格納するレジスタである。命令１０００は
ループカウンタ用のレジスタｒ３にループ回数２７をセ
ットする命令であり、命令７０８に対応する。命令１０
０１は命令７０４に対応し、命令１００２は命令７０５
に対応し、命令１００３は命令７０６に対応し、命令１
００４は命令７０７に対応する。命令１００５、１００
６と１００７は命令７０９に対応し、命令１００８は命
令７１０に対応し、命令１００９、１０１０および１０
１１は命令７１１に対応する。命令１０１２および１０
１３は命令７０８に対応し、命令１０１４および１０１
５は命令７１２に対応する。

【００６０】同様に、図１５において、レジスタｒ０、
ｒ１、ｒ２、ｒ３、ｒ６は３２ビットの汎用レジスタで
あり、レジスタｒ０は図８から図１０の変数ｍａｓｋ−
ｄａｔａに対応する。レジスタｒ１は剰余多項式の係数
を格納するレジスタであり、図８から図１０のＣプログ
ラムのｐａｒｉｔｙＲｅｇ２に対応する。レジスタｒ２
はループカウンタであり、図８から図１０のＣプログラ
ムのｉに対応する。レジスタｒ３は生成多項式の係数を
格納するレジスタであり、図８から図１０のＣプログラ
ムのｇｅｎｅＲｅｇ２に対応する。レジスタｒ１、ｒ３
は、図１３と同様にそれぞれの多項式の係数を格納す
る。命令１１００は命令７１４に対応し、命令１１０
１，１１１２および１１１３は命令７１６に対応し、命
令１１０２は命令７１３に対応し、命令１１０３は命令
７１７に対応し、命令１１０４は命令７１５に対応す
る。命令１１０５、１１０６および１１０７は命令７１
７に対応し、命令１１０８は命令７１８に対応し、命令
１１０９は命令７２０に対応し、命令１１１０は命令７
２１に対応し、命令１１１１は命令７２２に対応する。
命令１１１４は命令７２３に対応する。

【００６１】”ＳＨ７６００シリーズプログラミング
マニュアル”に記載されているように、命令１０１０お
よび１０１４のような条件分岐命令の実行処理量は、分
岐する場合は３マシーンサイクルかかり、分岐しない場
合は１マシーンサイクルかかる。図１４のプログラムに
記載されている分岐命令以外の命令の実行処理量は１マ
シーンサイクルである。図１４に示すように、誤り発生
検査処理１００のプログラムを初期化処理１０１、剰余
算出処理１０２、繰り返し処理１０３および剰余判定処
理１０４に分割すると、初期化処理１０１に５マシーン
サイクルを要し、剰余算出処理１０２には１情報ビット
データあたり８マシーンサイクル（分岐しない場合は７
マシーンサイクル）を要し、繰り返し処理１０３には１
回あたり４マシーンサイクルを要し、剰余判定処理１０
４に２マシーンサイクルを要する。従って、（ｎ、ｋ）
巡回符号であるファイア符号の復号化における誤り発生
検査処理１００の処理量Ｍは、情報ビット数がｋである
から、Ｍ＝（８＋４）ｋ＋７マシーンサイクルと見積
もることができる。

【００６２】図１５に示すように、誤りビット列検出処
理２００を初期化処理２０１、剰余算出処理２０２、繰
り返し処理２０３に分割すると、初期化処理２０１に５
マシーンサイクルを要し、剰余算出処理２０２に１情報
ビットデータあたり最大８マシーンサイクルを要し、繰
り返し処理２０３に１回あたり４マシーンサイクルを要
する。従って、（ｎ、ｋ）巡回符号であるファイア符号
の復号化における誤りビット列検出処理２００の処理量
Ｌは、情報ビット数がｋであるから、Ｌ＝（８＋４）ｋ
＋５マシーンサイクルと見積もることができる。

【００６３】従って、ファイア符号復号化処理の処理量
Ｎは、簡単のための誤り訂正処理３００の処理時間その
他を概略的に考慮すると、Ｎ＝（２４ｋ＋１２）／０.
９程度と見積もることができる。たとえば、先に述べた
（３５，２７）巡回符号あるいはさらに長い剰余データ
を用いる（４４、４）巡回符号の場合には、それぞれＮ
＝７３３あるいは１２０マシンサイクル必要である。

【００６４】以上から明らかなように、従来のプロセッ
サを使用した場合には、誤り発生検査処理１００および
誤りビット列検出処理２００の処理量がいずれも大き
く、これらの処理が復号化処理全体の約９０％を占め
る。とくに、誤り発生検査処理１００内の剰余算出処理
１０２および誤りビット列検出処理２００内の剰余算出
処理２０２とが要する１情報ビットあたりの処理量が大
きい。

【００６５】さらに、生成多項式の次数がレジスタ長を
越える場合には、処理量がさらに増大する。例えば、Ｓ
Ｈ７６００では汎用レジスタ長は３２ビットであるが、
生成多項式の次数が３２より大きい場合、例えば４０ビ
ットとすると、生成多項式および剰余多項式の次数を格
納するためのレジスタはそれぞれ２つずつ必要になり、
誤り発生検査処理および誤りビット列検出処理の処理量
は図１４、１５に示したプログラムが要求する８サイク
ルの約２倍程度かかる。

【００６６】本発明の目的は、誤りビット列検出処理を
より高速に実行するのに適したプロセッサを提供するこ
とである。

【００６７】本発明の他の目的は、生成多項式の次数が
レジスタ長を越える場合にも、誤りビット列検出処理を
高速に実行するのに適したプロセッサを提供することで
ある。

【００６８】以下、本発明に係わるプロセッサを図面に
示した実施の形態を参照してさらに詳しく説明する。図
１において、プロセッサ１００は、本実施の形態に特徴
的なファイア符号符号演算回路１１２およびその回路１
１２に関連して本実施の形態で新たに使用される複数の
命令の実行を制御可能に構成された制御回路１０５およ
びその他の回路からなり、一つの半導体チップ上に大規
模集積回路（ＬＳＩ）により実現される。

【００６９】すなわち、プロセッサ１００は、処理を行
うための命令や演算を行うために必要なデータが格納し
てあるメモリ１０１と、命令をデコードするための命令
デコーダ回路１０２と、外部のクロック１０３から供給
される周波数を逓倍するためのタイミング生成回路１０
４と、デコードした命令コードとタイミング生成回路か
ら出力されるクロック信号からプロセッサ１００を動作
させるための制御信号を出力する制御回路１０５と、算
術演算や論理演算を行う汎用演算器１０６と、汎用演算
器１０６で実行された処理の状態を格納するステータス
レジスタ１１９と、メモリ１０１から命令をフェッチす
るアドレスを示すプログラムカウンタ１０７と、メモリ
１０１から命令をフェッチする命令フェッチ回路１０８
と、メモリ１０１からデータを読み出すために必要なア
ドレス情報を格納するアドレス・レジスタ１０９と、メ
モリ１０１からデータを読み出すメモリアクセス回路１
１０と、メモリ１０１から読み出したデータを格納した
り汎用演算器の演算結果を格納するための複数の汎用レ
ジスタ１１１と、ファイア符号復号演算回路１１２と、
バッファ１１３、１１４、１１５およびセレクタ１１
６、１１７からなる。

【００７０】また、汎用演算器１０６、汎用レジスタ１
１１および制御回路１０５等は、バス１１８で接続され
ている。なお、図１のプロセッサ１００は、ファイア符
号復号演算回路１１２以外はＳＨ７６００のアーキテク
チャをベースにしており、命令長はすべて１６ビット固
定長であり、汎用レジスタはすべて３２ビットである。

【００７１】ファイア符号復号演算回路１１２は、排他
的論理和演算を行うＥＯＲ演算回路１２０と、３つのシ
フトレジスタ１２２、１２３、１２４と、レジスタ１２
５と、これらのシフトレジスタ１２２から１２５を選択
するためのセレクタ１２１と、シフトレジスタ１２３、
１２４の最右端ビットに接続しているＥＯＲゲート１２
６と、およびシフトレジスタ１２４に接続しているセレ
クタ１２７、およびバッファ１２８、１２９および、シ
フトレジスタ１２４とレジスタ１２５の各ビットを入力
とするＡＮＤゲート１３０と、ＡＮＤゲート１３０の出
力を入力とするＯＲゲート１３１と、シフトレジスタ１
２４の最左端ビットのデータとＯＲゲート１３１の出力
を入力として論理積演算を実行する第２ＡＮＤゲート１
３２と、ＥＯＲゲート１２６と第２ＡＮＤゲート１３２
の出力を格納するコントロールレジスタ１３３からな
る。

【００７２】シフトレジスタ１２３は情報ビットを格納
するレジスタであり、シフトレジスタ１２４は剰余多項
式の係数を格納するレジスタであり、シフトレジスタ１
２２は生成多項式の係数を格納するレジスタであり、レ
ジスタ１２５はマスクデータを格納するレジスタであ
る。シフトレジスタ１２２〜１２４およびレジスタ１２
５のレジスタ長は、汎用レジスタ長よりも生成多項式の
次数が大きい場合の剰余算出処理を高速に実行するため
に、汎用レジスタの長さ２倍である６４ビットとする。
これらのレジスタとメモリ１０１との間のデータ転送は
３２ビット単位で実行する。従って、以下、シフトレジ
スタ１２２の上位３２ビットをシフトレジスタ１２２ｈ
とし、シフトレジスタ１２２の下位３２ビットをシフト
レジスタ１２２ｌと記述する。シフトレジスタ１２３、
１２４、およびレジスタ１２５についても同様である。
この回路１１２は、誤り発生検出処理で必要となる剰余
算出処理の高速化のために特願平０９−１２６７０２に
記載した回路と類似の回路を使用するとともに、誤りビ
ット列検出処理に新たな回路を使用する。

【００７３】以下では、次の生成多項式により生成され
る２元（４４，４）巡回符号であるファイア符号の復号
化処理を具体例として、図１に示すプロセッサの動作を
詳細に説明する。

【００７４】

【数１２】Ｇ(Ｘ) =Ｘ４０↑ +Ｘ２６↑ +Ｘ２３↑ +Ｘ１７↑ +Ｘ３↑+１（１２）なお、このファイア符号の誤り訂正能力ｌ＝１１であ
り、図２に、このファイア符号により得られた符号ビッ
ト列１０、このビット列の転送中に発生した誤りビット
列１２、この符号ビット列を受信したときに得られる受
信ビット列１１の例を示す。以下の説明においては、図
２に示すビット列１０から１２を適宜参照する。なお、
生成多項式の次数４０は、汎用レジスタ１１１の長さよ
り長いため、シフトレジスタ１２２〜１２４およびレジ
スタ１２５の長さは、この次数より長く定められてい
る。

【００７５】図３に、図８から図１０に示したプログラ
ムにより実行されるファイア符号の復号化処理を、図１
のプロセッサを使用して式１２の生成多項式に従って符
号化されたファイア符号の復号化処理を行うように作成
されたプログラムの１例を示す。ファイア符号復号化処
理のうち、命令３０１から命令３１８までが誤り発生検
査処理１００であり、命令３１９から命令３３１までが
誤りビット列検出処理２００である。ｒ２、ｒ３、ｒ
４、ｒ５、ｒ６はそれぞれ汎用レジスタを指す。レジス
タｒ６には、情報ビット列が格納してあるメモリ１０１
のアドレスが格納され、レジスタｒ３、ｒ２はループカ
ウンタに用いる汎用レジスタであり、レジスタｒ４には
誤りビット列の位置の情報が格納され、レジスタｒ５に
は剰余ビット列が格納されているメモリのアドレスが格
納される。ＦｉｒｅｇｅｎｅＲｅｇはシフトレジスタ１
２２を指し、ＦｉｒｅｐａｒｉｔｙＲｅｇはシフトレジ
スタ１２４を指し、ＦｉｒｅｉｎｆｏＲｅｇはシフトレ
ジスタ１２３を指し、ＦｉｒｅｍａｓｋＲｅｇはシフト
レジスタ１２５を指す。受信ビット列１１中の情報ビッ
ト列１１ａは、メモリ１０１に設けられた配列Ｉｎｆｏ
ｒｍａｔｉｏｎ＿ａｒｒａｙに、図１５に例示したのと
同様に、ビット分割されて格納されている。但し、この
配列の各エントリは本実施の形態では３２ビットとす
る。受信ビット列１１中の剰余ビット列１１ｂも、メモ
リ１０１に設けられた配列Ｐａｒｉｔｙ＿ａｒｒａｙの
先頭のエントリに、図１２の８０７に例示したように整
列されて保持されている。但し、この配列の先頭のエン
トリは６４ビットの大きさとする。

【００７６】誤り発生検査処理１００は、初期化処理１
０１、剰余算出処理１０２、繰り返し処理１０３、剰余
判定処理１０４からなる。誤り発生検査処理１００の初
期化処理１０１において、命令３０１は、シフトレジス
タ１２４に格納されている剰余ビット列をクリアする命
令であり、命令３０２はシフトレジスタ１２３に格納さ
れている情報ビット列をクリアする命令である。命令３
０３は３２ビットのシフトレジスタ１２２ｌに、生成多
項式Ｇ（Ｘ）の係数データの下位側の３２ビットを表す
データＨ’００４１２０００を転送する命令であり、命
令３０４は、この生成多項式データの上位側の３２ビッ
トを表すデータＨ’００００００９０をシフトレジスタ
１２２ｈに転送する命令である。ここで、Ｈ’はこれら
のデータが１６進表示のデータであることを示す。これ
らの命令は図８から図１０に示したプログラムの命令７
０４に対応する。

【００７７】命令３０１から３０４は次のように処理さ
れる。図１において、まず、プログラム・カウンタ１０
７がアドレスをバスｃに出力する。命令フェッチ回路１
０８は、バスｃに出力されたアドレスに格納されている
命令３０１をメモリからバスｆを介してフェッチし、命
令デコーダ回路１０２は命令３０１をデコードする。制
御回路１０５は、デコードされた命令３０１に関して、
タイミング生成回路１０４から出力されるクロック信号
に同期しながらシフトレジスタ１２４およびセレクタ１
２１等に対して動作内容を指示する制御信号を生成し、
出力する。制御回路１０５は、シフトレジスタ１２４に
レジスタのデータを０にクリアするようなクリア信号を
出力する。クリア信号を受信したシフトレジスタ１２４
は各ビットのデータを０にクリアし、命令３０１の実行
が終了する。次に、命令３０２が命令デコード回路１０
２にてデコードされると、制御回路１０５は、シフトレ
ジスタ１２３にレジスタのデータを０にクリアするよう
なクリア信号を出力する。クリア信号を受信したシフト
レジスタ１２３は各ビットのデータを０にクリアし、命
令３０２の実行が終了する。

【００７８】命令３０３が命令デコード回路１０２にて
デコードされると、汎用演算器１０６はデータＨ’００
４１２０００を格納してあるメモリのアドレスを計算
し、演算結果のアドレスはアドレスレジスタ１０９に格
納される。次に、アドレス・レジスタ１０９はバスｃに
アドレスを出力し、メモリアクセス回路１１０はアドレ
ス・レジスタ１０９が指すメモリ１０１から上記データ
をバッファ１２９Ｌに出力する。次に、制御回路１０５
から制御信号ｉがセレクタ１２１に出力され、制御信号
ｉを受けたセレクタ１２１はバッファ１２９ｌとシフト
レジスタ１２２ｌを接続し、メモリ１０１から読み出さ
れたデータＨ’００４１２０００はシフトレジスタ１２
２ｌに格納される。同様にして命令３０４によりデータ
Ｈ’００００００９０はシフトレジスタ１２２ｈに格納
される。但し、この際、バッファ１２９Ｈが使用され
る。

【００７９】図３において、命令３０５は汎用レジスタ
ｒ３に剰余算出処理１０２の繰り返し回数４を転送する
命令であり、命令３０６は情報ビットが格納してある配
列Ｉｎｆｏｒｍａｔｉｏｎ＿ａｒｒａｙの先頭アドレス
を汎用レジスタｒ６に転送する命令である。命令３０７
は、受信ビット列１１中の剰余データ１１ｂが格納して
いる、配列Ｐａｒｉｔｙ＿ａｒｒａｙの先頭エントリの
アドレスを汎用レジスタｒ５に転送する命令である。命
令３０５，３０６，３０７はそれぞれ図８から図１０に
示したプログラムの命令７０８，７０６，７０７に対応
し、命令３０８は図８から図１０の命令７０９の処理の
一部を実行する。なお、命令３０５、３０６、３０７は
前述のプロセッサＳＨ７６００の命令であり、この２命
令の詳細な動作は ”ＳＨ７６００ハードウェアマニュ
アル”を参照。

【００８０】剰余算出処理１０２においては、命令３０
８は、汎用レジスタｒ６に格納してあるアドレスが指す
メモリ位置から、配列Ｉｎｆｏｒｍａｔｉｏｎ＿ａｒｒ
ａｙの一つのエントリをシフトレジスタ１２３に転送
し、アドレスデータをインクリメントする命令である。
命令３０９は、ファイア符号復号演算回路１１２を使用
して剰余ビットを算出する命令である。命令３０８、３
０９は、本実施の形態で新設された命令である。これら
の命令は、それぞれ図８から図１０に示したプログラム
の命令７０９、７１０、７１１、７１２により実行され
る処理を実行する。命令３０８、３０９は以下のように
処理される。

【００８１】命令３０８がデコードされると、デコード
された命令からソース・オペランドのレジスタを確定
し、制御回路１０５はセレクタ１１７に制御信号ｇを出
力する。制御信号ｇを受けたセレクタ１１７はレジスタ
ｒ６をバスに接続し、レジスタｒ６に格納されている、
配列Ｉｎｆｏｒｍａｔｉｏｎ＿ａｒｒａｙのエントリの
アドレスがバス１１８に出力される。次に、メモリアク
セス回路１１０は、バス１１８に出力されたアドレスの
エントリに格納されているデータをメモリ１０１から読
み出し、バスｄを介してこのデータをバッファ１２９Ｌ
に送る。このデータは、図１１に例示した１つの情報ビ
ットを含むデータである。さらに制御回路１０５は制御
信号ｉをセレクタ１２１に送る。制御信号ｉを受けたセ
レクタ１２１は、バッファ１２９Ｌとシフトレジスタ１
２３ｌを接続する。メモリ１０１から読み出されたデー
タは、バッファ１２９Ｌからシフトレジスタ１２３ｌに
出力される。

【００８２】次に、命令３０９がデコードされると、シ
フトレジスタ１２３、１２４に保持されていた情報ビッ
トデータおよび剰余データを１ビット右にシフトする。
これにより先に述べた演算２が実行される。ＥＯＲゲー
ト１２６は、シフトレジスタ１２３、１２４からシフト
アウトしたデータに対して排他的論理和演算を行い、フ
ラグｂを生成する。この演算により先に図７を用いて説
明した演算１が実行されたことになる。フラグｂは演算
制御レジスタ１３４に格納される。次に、シフトレジス
タ１２４に格納されていた剰余データと、シフトレジス
タ１２２に格納されている生成多項式データがソース・
オぺランドとしてバッファ１２９Ｂ、１２９Ａにそれぞ
れ出力される。

【００８３】ＥＯＲ演算回路１２０は、演算制御レジス
タ１３４に格納されているフラグｂが１の場合、６４ビ
ットの排他的論理和演算をこれらのソース・オぺランド
に対して行い、６４ビットの演算結果データをバッファ
１２９Ｈ、１２９Ｌに区分して出力する。また、演算制
御レジスタ１３４に格納されているフラグｂが０の場
合、ＥＯＲ演算回路１２０は６４ビットの排他的論理和
演算を行わずに、シフトレジスタ１２４に格納されてい
たシフト後の剰余データをそのまま演算結果データとし
てバッファ１２９Ｈ、１２９Ｌに出力する。次に、制御
回路１０５はセレクタ１２１に制御信号ｉを送る。制御
信号ｉを受けたセレクタ１２１はバッファ１２９Ｈ、１
２９Ｌとシフトレジスタ１２４ｈ、１２４ｌを接続す
る。こうして、バッファ１２９Ｈ、１２９Ｌ内の演算結
果データはシフトレジスタ１２４に格納される。したが
って、フラグｂが１の場合には、剰余データと生成多項
式データに対する排他的論理和演算の結果データでもっ
てシフトレジスタ１２４内の元の剰余データが更新され
る。フラグｂが０の場合には、シフトレジスタ１２４内
の剰余データが１ビット右シフトされただけになる。こ
うして、先に述べた演算３が実行されたことになる。

【００８４】繰り返し処理３１０内の命令３１０は汎用
レジスタｒ３の内容を１デクリメントした結果を０と比
較し、結果が０のときにステータスレジスタ１１９内の
特定のビット（Ｔビット）を１にセットし、結果が０以
外のときにはこのＴビットを０にセットするという命令
である。命令３１０は条件付分岐命令であり、命令デコ
ード回路はステータスレジスタ１１９内のＴビットが０
の時、命令コードに含まれる分岐先アドレスのディスプ
レースメント値を使用して、プログラムカウンタを変更
し、剰余算出処理１０２の先頭に分岐する命令である。
また、Ｔビットが１の時は何も行わない。このように、
剰余算出処理１０２は、情報ビットの転送命令３０８と
剰余算出命令３０９の繰り返しとなる。命令３１０と３
１１は、図８から図１０のプログラムの命令７１１によ
る判定を行う命令である。本実施の形態では、情報ビッ
ト列の長さは４ビットであるので、この繰り返しは４回
行われる。この結果、受信ビット列１１中の情報データ
１１ａと生成多項式の係数データとから、その情報デー
タに対する剰余データがシフトレジスタ１２４に得られ
る。なお、命令３１０、３１１の動作の詳細は、例え
ば、”ＳＨ７６００ハードウェアマニュアル”等を参照
のこと。

【００８５】次に、剰余判定処理１０４において、命令
３１２、３１３は汎用レジスタｒ５に格納されている、
受信ビット列１１中の剰余データ１１ｂのアドレスによ
り、メモリ１０１から剰余データ１１ｂをシフトレジス
タ１２２に転送する命令である。シフトレジスタ１２２
は、これまでは生成多項式データを保持するのに使用さ
れていたが、この命令３１２により、受信された剰余デ
ータ１１ｂを保持するのに使用される。命令３１４はシ
フトレジスタ１２２内の受信された剰余データ１１ｂと
シフトレジスタ１２４に格納されている、受信された情
報ビット列に対して計算された剰余データに対してＥＯ
Ｒ演算回路１２０にて排他的論理和演算を実行し、演算
結果データをシフトレジスタ１２４に格納する命令であ
る。この命令３１４により、受信ビット列１１の全体に
対する剰余データがレジスタ２１４に得られる。このデ
ータは、受信データビット列に対する剰余多項式Ｋ
（Ｘ）に対する剰余ビット列である。命令３１２，３１
３，３１４は、図８から図１０の命令７１２を実行する
ことになる。

【００８６】命令３１２、３１３の動作は命令３０８の
動作と同様であり、以下では命令３１４の動作のみを詳
細に説明する。命令３１４がデコードされると、制御回
路１０５はシフトレジスタ１２２、１２４に制御信号を
出力し、シフトレジスタ１２２、１２４はデータをそれ
ぞれバスｋ、ｊに出力する。ＥＯＲ演算回路１２０はこ
れらのデータに対して６４ビットの排他的論理和演算を
実行し、演算結果データをバッファ１２９Ｈ、１２９Ｌ
に区分して格納する。制御回路１０５はセレクタ１２１
に信号iを出力し、バッファ１２９Ｈ、１２９Ｌとシフ
トレジスタ１２４Ｈ、１２４Ｌが接続され、演算結果デ
ータがこれらのレジスタに格納される。

【００８７】命令３１５は、シフトレジスタ１２４に格
納されている剰余データをメモリ１０１に格納するデー
タストア命令である。。データストアの命令は上記で説
明したデータロード命令と同様に３２ビット単位で行わ
れる。このデータストア命令が命令デコーダ回路１０２
でデコードされると、制御回路１０５は、セレクタ１２
７に制御信号ｍを送り、制御信号ｍを受けたセレクタ１
２７は、この命令が指定するソース・オぺランドのレジ
スタ、今の例ではシフトレジスタ１２４をバスｌに接続
する。その結果、そのレジスタに格納されているデータ
はバスｌに出力され、この命令が指定する、メモリ１０
１内のアドレスの位置に格納される。

【００８８】命令３１６は、ファイア符号復号演算回路
１１２によりシフトレジスタ１２４内の剰余データ、シ
フトレジスタ１２２内の変形生成多項式データ、シフト
レジスタ１２３内の受信ビット列１１、シフトレジスタ
１２４内の変形剰余データおよびレジスタ１２５内のマ
スク用のデータとを使用して誤りビット列１２を検出す
る命令である。もし誤りビット列が検出されたならば、
ステータスレジスタ１１９内のＴビットを０にセットす
るようになっている。この命令は先に述べたステップ１
と２の主要部を実行する命令であり、図８から図１０の
命令７１７，７１９、７２０、７２１，７２２での処理
を実行することになる。

【００８９】命令３１７は条件付分岐命令であり、ステ
ータスレジスタ１１９が０でないときには、次の命令を
実行し、このレジスタが０のときには、ｌｏｏｐ＿ｅｘ
ｉｔに分岐する命令であり、ビット列検出処理２００を
実行しない。命令３１８は汎用レジスタＲ４にループカ
ウントの初期値０を転送する命令である。命令３１７の
動作は命令３１１で説明したので、以下では、命令３１
６の実行時の装置動作を詳細に説明する。

【００９０】命令３１６がデコードされると、シフトレ
ジスタ１２４内の変形剰余データとシフトレジスタ１２
５内のマスク用のデータがアンドオア回路１３０に出力
される。アンドオア回路１３０は、これらのデータの互
いに対応する６４個のビット対のそれぞれに対して論理
積演算を行い、それぞれのビット対に対するこれらの論
理積演算により得られる６４個のデータに対してＯＲ演
算を行う。アンドオア回路１３０は、得られた演算結果
データを制御信号ｎとしてステータスレジスタ１１９お
よびＡＮＤゲート１３２に出力する。このアンドオアゲ
ート１３０の出力ｎは、シフトレジスタ１２４内の剰余
データの第１２ビット目から第３２ビット目のいずれか
のビットが１であるときには１となる。このような剰余
データは誤りビット列１２がまだ検出されていないこと
を示す。従って、アンドオアゲート１３０は、シフトレ
ジスタ１２４内の剰余データが、誤りビット列のみから
なるか否かを判別する回路として動作する。

【００９１】シフトレジスタ１２４は、ＡＮＤゲート１
３０にデータを出力した後に、データを１ビット左シフ
トし、シフト後のデータをバスｊに出力する。このシフ
ト動作は図８のプログラムの命令７２０による処理と同
じである。ＡＮＤゲート１３２はアンドオア回路１３０
から出力される制御信号ｎと、シフトレジスタ１２４よ
りシフトアウトされたデータに対して論理積演算を実行
しフラグｏを生成する。生成されたフラグｏは演算制御
レジスタ１３４に格納される。さらに、シフト後のシフ
トレジスタ１２４に格納されている変形剰余データと、
シフトレジスタ１２２に格納されている変形生成多項式
データがバッファ１２８Ｌ、１２８Ｈに出力され、これ
らの２つのデータがＥＯＲ演算回路１２０のソースオペ
ランドとなる。

【００９２】ＥＯＲ演算回路１２０は、演算制御レジス
タ１３４に格納されているフラグｏが１である場合は、
６４ビットの排他的論理和演算を実行し、演算結果デー
タをバッファ１２９Ｌ、１２９Ｈに出力する。また、フ
ラグｏが０の場合は、ＥＯＲ演算回路１２０は排他的論
理和演算を実行せず、シフトレジスタ１２４に格納され
ていたシフト後の変形多項式データをバッファ１２９
Ｌ、１２９Ｈに出力する。次に、制御回路１０５はセレ
クタ１２７に変形剰余制御信号ｉを送る。制御信号ｉを
受けたセレクタ１２７はバッファ１２９Ｌ、１２９Ｈと
シフトレジスタ１２４ｌ、１２４ｈをそれぞれ接続す
る。こうして、ＥＯＲ演算回路１２０による演算結果デ
ータはシフトレジスタ１２４に格納される。

【００９３】したがって、アンドオア回路１３０の出力
ｎが１のときに、シフトレジスタ１２４からシフトアウ
トされた先頭のビットが１であれば、制御信号ｎは１と
なり、上記ＥＯＲ演算回路１２０による演算が行われ
る。この演算により、先にステップ２で述べた除算が行
われたことになる。この除算後の新たな剰余データはシ
フトレジスタ１２４に格納される。しかし、シフトレジ
スタ１２４からシフトアウトされた先頭のビットが０の
ときには、制御信号ｎは０となり、上記ＥＯＲ演算回路
１２０による演算は行われないで、シフトレジスタ１２
４内の、１ビットシフトされた後の剰余データがそのま
ま同じレジスタに格納される。こうして、元の剰余デー
タが１ビットシフトされるだけである。シフトレジスタ
１２４から左にシフトアウトされたビットは剰余多項式
のＸ７↑の係数であり、これが０のときには、生成多項
式データによる除算は必要がないからである。以上の動
作が繰り返された後にアンドオア回路１３０の出力が０
になれば、シフトレジスタ１２４に保持された剰余デー
タの内、先頭１１ビット以外は０であることになるの
で、この先頭１１ビットのビット列が発生した誤りビッ
ト列として使用される。

【００９４】命令３１５から命令３１８の剰余判定処理
１０４において、命令３１６によってステータスレジス
タのＴビットが０の場合は、誤りが発生しなかった場合
か、もしくは、誤りビット列が検出されていることを示
しているため、以下の誤りビット列検出処理２００を実
行することなく、次の命令３１７によってｌｏｏｐ＿ｅ
ｘｉｔ２に分岐する。また、ステータスレジスタのＴビ
ットが１の場合は、次の誤りビット検出処理２００が実
行される。誤りビット列検出処理２００は、命令３１
６によって生成されたステータスレジスタのＴビットが
０でない時に実行される。この処理は初期化処理２０
１、剰余算出処理２０２、繰り返し処理２０３を含む。
初期化処理２０１では、命令３１９は、シフトレジスタ
１２２ｌに、式１２で表される生成多項式Ｇ（Ｘ）に対
する変形生成多項式Ｇ’（Ｘ）のデータの下位側３２ビ
ットのデータＨ’０１００００００を転送する命令であ
り、命令３２０は、シフトレジスタ１２２ｈに変形生成
多項式Ｇ’（Ｘ）のデータの上位側の３２ビットのデー
タＨ’２０００８２４０を転送する命令である。これら
の命令３１９、３２０により先にステップ０として記載
したビット列の並び替えが生成多項式データに対して行
われることになる。命令３１９、３２０は図８から図１
０の命令７１３の処理を実行する命令である。

【００９５】命令３２１はレジスタ１２５ｌに、後に述
べる変形剰余データをマスクするためのデータの下位側
の３２ビットのデータＨ’００００００００を転送する
命令であり、命令３２２はレジスタ１２５ｈに同じマス
クするためのデータの上位側の３２ビットのデータＨ’
ｆｆｅ０００００を転送する命令である。これらの二つ
の命令によりレジスタ１２５には、上位側１１ビットが
０であり、その下位側の２１ビットが１であり、残りの
下位側３２ビットが０であるマスク用のデータが設定さ
れる。この上位側の値１のビットの数は式１２で使用さ
れる生成多項式に対して定まるバースト誤り訂正能力に
等しい。命令３２１、３２２は図８から図１０の命令７
１８の処理の一部を実行する命令である。

【００９６】命令３２３はシフトレジスタ１２４に保持
された、受信ビット列全体に対する剰余データを２４ビ
ット左へ論理シフトする命令であり、これにより、この
レジスタに保持されていた剰余データが表す剰余多項式
に対応する変形剰余多項式に対する剰余データが得られ
る。ここで、２４は、シフトレジスタ１２４の長さ−生
成多項式Ｇ（Ｘ）の次数に等しい。したがって、この命
令は先に述べたステップ０での並び替えを剰余データに
対して行うことになり、命令３１９は図８から図１０の
命令７１４の処理に対応する処理を実行する。

【００９７】命令３２４は汎用レジスタＲ２に受信ビッ
ト列１１のビット数４３を転送する命令である。この数
値は、ループ繰り返し最大数として使用される。命令３
２５は汎用レジスタＲ４にループカウントを１インクリ
メントする命令である。汎用レジスタＲ４に格納される
データはｆｉｒｅＤｅｃ命令（命令３１８）を実行した
回数に等しい。命令３２４は、図８から図１０の命令７
１６の処理の一部を実行する。命令３２５は、図８から
図１０の命令７１５を実行する。

【００９８】剰余算出処理２０２において、命令３２６
は、ファイア符号復号演算回路１１２によりシフトレジ
スタ１２４内の剰余データ、シフトレジスタ１２２内の
変形生成多項式データ、シフトレジスタ１２３内の受信
ビット列１１、シフトレジスタ１２４内の変形剰余デー
タおよびレジスタ１２５内のマスク用のデータとを使用
して誤りビット列１２を検出する命令である。もし誤り
ビット列が検出されたならば、ステータスレジスタ１１
９内のＴビットを０にセットするようになっている。こ
の命令は先に述べたステップ１と２の主要部を実行する
命令であり、図８から図１０の命令７１７，７１９、７
２０、７２１，７２２での処理を実行することになる。

【００９９】命令３２７は条件付分岐命令であり、ステ
ータスレジスタ１１９が０でないときには、次の命令を
実行し、このレジスタが０のときには、ｌｏｏｐ＿ｅｘ
ｉｔに分岐し、ビット列検出処理２００を終了するとい
う命令である。したがって、誤りビット列が検出される
まで命令３２６と後続の命令３２８から３３０とが繰り
返し実行されることになる。命令３２７は、図８のプロ
グラムの命令７１８による判定を行う。

【０１００】命令３２８は、汎用レジスタｒ０内のルー
プ繰り返し最大数を１デクリメントし、その結果を０と
比較し、結果が０のときに汎用演算器１０６のステータ
スレジスタ１１９を１にセットし、結果が０以外のとき
にはステータスレジスタ１１９を０にセットするという
命令である。命令３２９は、条件付分岐命令であり、汎
用演算器１０６のステータスレジスタ１１９が０のとき
にｌｏｏｐ＿ｓｔａｒｔに分岐するという命令である。
したがって、ループ繰り返し回数の最大値は、レジスタ
ｒ２に設定された最大値４４である。命令３３０は、汎
用レジスタｒ４に格納されているループ繰り返し回数に
１を加算する命令である。このように、誤りビット列検
出処理２００は、誤りビット検出命令３２２と条件分岐
命令３２３の繰り返しとなる。命令３２８，３２９、３
３０は図８から図１０の命令７１６、７２３の繰り返し
処理を実行することになる。

【０１０１】命令３２４、３２５、３２７、３２８、３
２９、３３０はＳＨ７６００の命令であり、その動作の
詳細は、例えば、”ＳＨ７６００ハードウェアマニュア
ル”等を参照のこと。また、命令３１９、３２０、３２
１、３２２は上記で説明した命令３０３，３０４と同様
に実行される。また、命令３２６は命令３１６と同様に
実行される。以下では、命令３２３の実行時の装置動作
を詳細に説明する。すでに述べたごとく、命令３２３
は、シフトレジスタ１２４のデータを２４ビット左へ論
理シフトする命令である。命令３２３が命令デコード回
路１０２にてデコードされると、制御回路１０５は、シ
フトレジスタ１２４に格納されているデータを２４ビッ
ト左に論理シフトするシフト制御信号を出力する。シフ
ト制御信号を受信したシフトレジスタ１２４は、データ
を２４ビット左に論理シフトする。命令３１９に示すよ
うに、シフトレジスタ１２４に対してシフト量はイミデ
ィエート値で指定され、シフト量ｓの範囲は、６４＞ｓ
＞０である。

【０１０２】次に、命令３３１により検出された誤りビ
ット列がメモリに格納される。なお、命令３３１の動作
は命令３１５と同様である。

【０１０３】図４には、図２の受信ビット列１１に対し
て誤り発生検査処理１００を実行した場合のシフトレジ
スタ１２４、１２３およびフラグｂの変化を具体的に示
している。なお、括弧（）内の数字は記載を省略して
いる０の個数である。まず、命令３０１、３０２により
シフトレジスタ１２４のデータはクリアされ、０とな
る。次に、命令３０３、３０４が実行され、シフトレジ
スタ１２２は”０…（２２）…０１００１０…（１１）
…０１０００００１００１０…（１１）…０”となる。
次に命令３０８が実行されると、シフトレジスタ１２３
は”０…（６１）…０１”となる。次に、命令３０９が
実行されると、シフトレジスタ１２４、１２３のデータ
は１ビット右シフトされ、ＥＯＲゲート１２６にはそれ
ぞれ、０、１が出力され、その結果、フラグｂは１とな
る（状態４００）。すると、ＥＯＲ演算回路１２０にお
いて６４ビットの排他的論理和演算が実行され、演算結
果はシフトレジスタ１２４に格納される。次に、繰り返
し処理１０３が実行された後、再び命令３０８が実行さ
れる。

【０１０４】命令３０８が再度実行されると、シフトレ
ジスタ１２３は”０…（６１）…０１”となる。次に、
命令３０９が実行されると、シフトレジスタ１２４、１
２３のデータは１ビット右シフトされ、ＥＯＲゲート１
２６にはそれぞれ、０、１が出力され、その結果、フラ
グｂは１となる（状態４０１）。すると、ＥＯＲ演算回
路１２０において６４ビットの排他的論理和演算が実行
され、演算結果はシフトレジスタ１２４に格納される。
次に、繰り返し処理１０３が実行された後、再び命令３
０７が実行される。

【０１０５】命令３０８がさらに実行されると、シフト
レジスタ１２３は”０…（６１）…００”となる。次
に、命令３０９が実行されると、シフトレジスタ１２
４、１２３のデータは１ビット右シフトされ、ＥＯＲゲ
ート１２６にはそれぞれ、０、０が出力され、その結
果、フラグｂは０となる（状態４０２）。すると、ＥＯ
Ｒ演算回路１２０において６４ビットの排他的論理和演
算は実行されず、演算結果としてシフトレジスタ１２４
のデータがバッファ１２９に出力され、シフトレジスタ
１２４に格納される。このように、命令３０８、３０９
の処理が受信された情報ビットの数、すなわち合計４回
繰り返し実行され、実行結果は状態４０４のシフトレジ
スタ１２４となる。次に命令３１２、３１３を実行して
受信ビット列１１中の剰余データ１１ｂがメモリ１０１
からシフトレジスタ１２２に格納される。命令３１４に
よって、状態４０４のシフトレジスタ１２４内の剰余デ
ータとシフトレジスタ１２２に格納された剰余ビット列
とに対して排他的論理和演算が実行され、シフトレジス
タ１２４は状態４０５となる。さらに、命令３１６によ
りステータスレジスタのＴビットは１となることから、
誤り発生検出処理１００が終了し、次に誤りビット列検
出処理を実行する。

【０１０６】図５は、図２の受信ビット列１１に対して
誤りビット列検出処理２００の実行時における、シフト
レジスタ１２４、制御信号ｎ、ａおよびフラグｏの変化
を示している。なお、状態４０６におけるシフトレジス
タ１２４内のデータは図４の状態４０５に示すデータと
同じである。まず、命令３１９、３２０により、シフト
レジスタ１２２は”００１０…（１１）…０１００００
００１００１０…（１０）…０１０…（２２）…０”と
なる。次に命令３２２、３２３によりレジスタ１２５
は、”０…（９）…０１…＜５１＞…１”となる。な
お、＜＞内の数字は記載を省略している１の個数であ
る。次に命令３２４ではシフトレジスタ１２４を左に２
４ビット論理シフトする（状態４０６）。次に命令３２
５によって、ループカウンタがセットされ、命令３２
６、３２７は最大４４回実行される。

【０１０７】次に、命令３２６が実行されると、シフト
レジスタ１２４とレジスタ１２５の各ビットの論理積演
算および論理和演算が実行され、制御信号ｎが１とな
る。また、シフトレジスタ１２４は１ビット左に論理シ
フトし、シフト後のデータをバスｊに出力する。する
と、制御信号ａは０となり、フラグｏは０となる（状態
４０７）。従って、ＥＯＲ演算回路１２０において６４
ビットの排他的論理和演算は実行されず、演算結果とし
てシフトレジスタ１２４のデータがバッファ１２９Ｈ、
１２９Ｌに出力され、シフトレジスタ１２４に格納され
る。制御信号ｎによりステータスレジスタ１１９が１と
なり、条件分岐命令３２３の分岐が実行されずに、命令
３２８、３２９の繰り返し処理２０３が実行され、命令
３３０によりループカウンタがインクリメントされた
後、再び命令３２６が実行される。

【０１０８】次に、命令３２６が実行されると、シフト
レジスタ１２４と１２５の各ビットの論理積演算および
論理和演算が実行され、制御信号ｎが１となる。また、
シフトレジスタ１２４は１ビット左に論理シフトし、シ
フト後のデータをバスｊに出力する。すると、制御信号
ａは１となり、フラグｏは１となる（状態４０８）。従
って、ＥＯＲ演算回路１２０において６４ビットの排他
的論理和演算は実行され、演算結果は、シフトレジスタ
１２４に格納される。すると、汎用レジスタ１０６のコ
ントロールレジスタが１となり、命令３２７の条件分岐
命令が実行されずに、命令３２８、３２９の繰り返し処
理が実行され、命令３３０によりループカウンタがイン
クリメントされた後、再び命令３２６が実行される。

【０１０９】上記の動作が繰り返し実行され、実行結果
が状態４１０のシフトレジスタ１２４となり、次に、命
令３２２においてシフトレジスタ１２４とレジスタ１２
５の各ビットの論理積演算および論理和演算が実行さ
れ、制御信号ｎが０となる。また、シフトレジスタ１２
４は１ビット左に論理シフトし、シフト後のデータをバ
スｊに出力する。すると、制御信号ａは０となり、フラ
グｏは０となる（状態４１１）。従って、ＥＯＲ演算回
路１２０において６４ビットの排他的論理和演算は実行
されず、演算結果としてシフトレジスタ１２４のデータ
がバッファ１２９Ｈ、１２９Ｌに出力され、シフトレジ
スタ１２４に格納される。すると、ステータスレジスタ
１１９が０となり、命令３２７の条件分岐命令が実行さ
れ、誤りビット列検出処理２００が終了する。そして、
状態４１１のシフトレジスタ１２４内の先頭の１１ビッ
トが誤りビット列１２となる。このとき汎用レジスタｒ
４内のループカウンタの値は、今の例では３１となる。
このループカウントの値が誤りビット列１２の位置情報
となる。

【０１１０】次に命令３３１により、誤りビット列がメ
モリに格納され、誤りビット列検出処理２００が終了
し、誤り訂正処理が実行される。誤り訂正処理は、命令
３３１によってメモリに格納された誤りビット列情報を
再び汎用レジスタにロードし、従来方法である図１５の
ような方法で誤り訂正が行われる。

【０１１１】以上に示したように、本実施の形態では、
誤り発生検査処理１００の剰余算出処理１０２は情報ビ
ット列のデータ転送命令３０８と剰余算出命令３０９の
２命令で実行可能となり、また、誤りビット列検出処理
２００の剰余算出処理２０２は剰余算出命令３２６と条
件分岐命令３２７の２命令で実行可能となる。どの命令
も１命令あたり１マシーンサイクルで実行可能であるの
で、従来よりも高速にファイア符号の復号化処理を実行
できる。この処理は、生成多項式の次数が汎用レジスタ
長（３２ビット）を越える場合でも同様に高速に実行で
きる。このように大きな次数の生成多項式を使用した場
合には、従来のプロセッサを使用する図１４、１５のプ
ログラムでは誤り発生検査処理および誤りビット列検出
処理の剰余算出処理を実行するには１情報ビットデータ
あたり約１６マシーンサイクルかかっていた。しかし、
本実施の形態における１情報ビットあたりの剰余算出処
理１０２、２０２はいずれも２マシーンサイクルで実行
されるので、このような従来のプロセッサを使用する場
合に比べて処理量が約１／８になる。

【０１１２】このファイア符号復号化処理は音声、デー
タ等の伝送による劣化を防ぐために施される処理であ
り、送信するデータによって異なる生成多項式を用いて
ファイア符号復号化が行われる場合が多い。従って、フ
ァイア符号復号化処理を高速に実行する回路を設計する
場合には、任意の生成多項式に対して高速に処理を実行
できる回路構成とする必要がある。本実施の形態では、
ファイア符号復号演算回路１１２が生成多項式の係数を
格納するシフトレジスタ１２２を保持しており、任意の
生成多項式に対してファイア符号復号化処理が高速に実
行される。また、本実施の形態に記載されているファイ
ア符号復号演算回路１１２は主に３つのシフトレジスタ
１２２，１２３，１２４、一つのレジスタ１２５および
ＥＯＲ演算回路１２０等の論理回路から構成されており
回路規模も小さい。

【０１１３】＜変形例＞本実施の形態に対していろいろ
の変形例が実現可能である。たとえば、特願平０９−１
３６７０２に記載のいろいろの実施の形態あるいはそれ
らの変形例を本実施の形態に適用することができる。た
とえば、シフトレジスタ１２２、１２３、１２４をシフ
トレジスタにより構成したが、これらをシフト機能を有
しないレジスタにて構成することも可能である。たとえ
ばシフトレジスタ１２４内の剰余データを命令３１９に
よるシフトするときには、このレジスタの最上位ビット
を除いた残りのビットの下位側に値０の１ビットを付加
し、ＥＯＲ演算回路１２０を介してこのデータを同じシ
フトレジスタ１２４に書き込むことを繰り返せばよい。
また、命令３２２により、シフトレジスタ１２４内の剰
余データを１ビット左にシフトしたデータを演算器１２
０に与えるときにも、同様にこのレジスタの最上位ビッ
トを除いた残りのビットの下位側に値０の１ビットを付
加したデータを演算回路１２０に与えればよい。

【０１１４】

【発明の効果】本発明によれば、ファイア符号の復号化
処理を高速に実行できる。

【図面の簡単な説明】

【図１】本発明によるプロセッサの概略回路図。

【図２】２元（４４、４）巡回符号であるファイア符
号、発生した誤りビット列、受信ビット列の例を示す
図。

【図３】図１のプロセッサで実行するための、ファイア
符号の復号化処理用のプログラムの例を示す図。

【図４】図３のプログラムの誤り発生検出処理を実行し
た場合に生成される剰余データおよびフラグｂの値の変
化を示す図。

【図５】図３のプログラムの誤りビット列検出処理を実
行した場合に生成される剰余データ、制御信号およびフ
ラグｏの値の変化を示す図。

【図６】２元（３５、２７）巡回符号であるファイア符
号、発生した誤りビット列、受信ビット列の例を示す
図。

【図７】ファイア符号の復号化処理の中の誤り発生検出
処理で行う剰余算出処理の原理を説明する図。

【図８】ファイア符号復号化処理の原理を説明するため
の、Ｃ言語で記述したプログラムの一部を示す図。

【図９】上記Ｃ言語で記述したプログラムの第２の部分
を示す図。

【図１０】上記Ｃ言語で記述したプログラムの第３の部
分を示す図。

【図１１】図８から１０のプログラムで使用する情報デ
ータの構造を示す図。

【図１２】図７のプログラムにおける誤り発生検査処理
を実行した場合のシフトレジスタ等のデータの変化を示
す図。

【図１３】図７のプログラムにおける誤りビット列検出
処理を実行した場合のシフトレジスタ等のデータの変化
を示す図。

【図１４】図７のプログラムの処理の内の誤り発生検査
処理を従来のプロセッサで実行させるプログラムの例を
示す図。

【図１５】図７のプログラムの処理の内の誤りビット列
検出処理を従来のプロセッサで実行させるプログラムの
例を示す図。

Claims

【特許請求の範囲】

【請求項１】複数のビットからなる第１から第３のデー
タをそれぞれ保持するための第１から第３のレジスタ
と、第１のデータの各ビットと、第２のデータの対応するビ
ットとに対して論理積演算を実行し、第１のデータの複
数のビットに対する論理積演算の結果データに対して論
理和演算を行うアンドオア回路と、第２のデータを１ビット上位側にシフトしたデータと上
記第３のデータとに対して排他的論理和演算を実行可能
な演算回路と、上記アンドオア回路の出力と上記第２のデータの最上位
のビットの値に依存して、上記第２のデータを上記演算
回路により与えられる上記排他的論理和演算の結果デー
タにより更新するかあるいは上記第２のデータを１ビッ
ト上位側にシフトしたデータに更新するかを制御する制
御回路とを有するプロセッサ。
【請求項２】上記制御回路は、上記アンドオア回路の出
力が第１の値であり、上記第２のデータの最上位ビット
の値が所定値であるときに、上記演算回路により与えら
れる演算結果データにより上記第２のレジスタ内のデー
タを更新し、上記アンドオア回路の出力が上記第１の値
であり、上記第２のデータの最上位側のビットが上記所
定の値と異なるとき、上記第２のレジスタ内のデータ
を、そのデータを１ビット上位側にシフトしたデータに
更新する回路を有する請求項１記載のプロセッサ。
【請求項３】命令で指定可能な複数の汎用レジスタをさ
らに有し、上記第１から第３のレジスタは、上記複数の汎用レジス
タの長さより長いレジスタからなる請求項１記載のプロ
セッサ。
【請求項４】上記第２のレジスタはシフトレジスタから
なり、上記制御回路は、上記第２のレジスタにシフト信号を供給する回路と、上記アンドオア回路の出力が上記第１の値であり、上記
第２のデータの最上位ビットの値が上記所定値であると
きに、上記シフト信号により上記第２のレジスタ内のデ
ータがシフトされた後の、上記第２のレジスタに保持さ
れたデータを上記演算回路に供給し、上記演算回路によ
り与えられる演算結果データにより上記第２のレジスタ
内のシフトされた第２のデータを更新する回路とを有す
る請求項１記載のプロセッサ。
【請求項５】上記制御回路は、上記アンドオア回路の出
力が上記第１の値であり、上記第２のデータの最上位ビ
ットの値が上記所定値であるときに、上記第２のレジス
タ内のデータの内の最上位ビットを除いた他の複数のビ
ットの最下位側にデータ０を付加したデータを上記演算
回路に供給し、上記演算回路により与えられる演算結果
データにより上記第２のレジスタ内のシフトされた第２
のデータを更新し、上記アンドオア回路の出力が上記第
１の値であり、上記第２のデータの最上位ビットの値が
上記所定値と異なるときに、上記第２のレジスタ内のデ
ータの内の最上位ビットを除いた他の複数のビットの最
下位側にデータ０を付加したデータを上記第２のレジス
タに書き込む回路を有する請求項１記載のプロセッサ。
【請求項６】マスク用の第１のデータを保持する第１の
レジスタと、誤りビット列を含むファイア符号に対する剰余多項式の
係数に対応する第２のデータを保持する第２のレジスタ
と、上記ファイア符号を生成するのに使用した生成多項式の
係数に対応する第３のデータを保持するための第３のレ
ジスタと、上記第２のデータを１ビット上位側にシフトしたデータ
と上記第３のデータとに対して排他的論理和演算を実行
可能な演算回路と、第２のレジスタに保持された上記第２のデータが上記生
成多項式により定まる所定長のビット列以外のビットの
値が０であるか否かを上記第１のデータに基づいて判別
するためのビット列判別回路と、上記ビット列判別回路の出力と第２のデータの最上位ビ
ットの値に依存して、上記第２のデータを上記演算回路
により与えられる上記排他的論理和演算の結果データに
より更新するかあるいは上記第２のデータを１ビット上
位側にシフトしたデータにより更新するかを制御する制
御回路とを有するプロセッサ。