JPH1153256A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】２つ以上のメモリブロックを備えた半導体記憶
装置に関し、半導体記憶装置の動作速度を向上させるこ
と。 【解決手段】ブロック選択回路、ブロックデコーダ回路
を追加する。各メモリブロックにメモリブロックイネー
ブル信号が直接入力されているので、信号がイネーブル
になると同時に各メモリブロックが動作を開始する。各
メモリブロック内のアドレスのデコードと並行してメモ
リブロックのデコードが行われ、選択すべきメモリブロ
ックが確定すると出力選択回路では選択されたメモリブ
ロックのデータを外部に出力する。書込みに対してはブ
ロックデコーダ回路を別に備え、各メモリブロック内の
アドレスのデコードを同時に選択すべきメモリブロック
をデコードする。メモリブロックが確定するとそのブロ
ックだけに書込み信号を送るため、実際の書込みが行わ
れるのは選択されたメモリブロックだけである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は２つ以上のメモリブ
ロックを備えた半導体記憶装置に関する。

【０００２】

【従来の技術】従来の半導体記憶装置において、２つ以
上のメモリブロックを用いた記憶装置の構成としては、
特開昭６０−１７００９３号公報に記載されている。以
下、図１０、図１１を用いて従来の半導体記憶装置の構
成について説明する。

【０００３】図１０に示した従来の記憶装置の構成は、
４つのメモリブロック２２、２３、２４、２５と記憶装
置の上位アドレス信号と記憶装置の動作を制御するため
のチップイネーブル信号ＸＣＥをもとにメモリブロック
を選択するメモリブロック選択信号ＸＢＳ０、ＸＢＳ
１、ＸＢＳ２、ＸＢＳ３を生成するブロックデコーダ回
路４２を備えている。メモリブロックは、記憶装置に外
部から供給される下位アドレス信号と書込み制御を行う
書込み制御信号ＸＷＥとデータ入力信号を共通に与え、
またブロックデコーダ回路４２の出力となるメモリブロ
ック選択信号を各々のメモリブロックに与えている。各
メモリブロックの出力は３ステート出力とし、他のメモ
リブロックの出力と接続され、記憶装置のデータ出力と
なっている。この構成のため、記憶装置のデータ出力が
確定するためには、チップイネーブル信号ＸＣＥが確定
した後、ブロックデコーダ回路４２により、記憶装置に
供給される上位アドレスがデコードされ、その後、メモ
リブロック選択信号が生成され、メモリブロックの選択
が行われる。その後記憶装置の下位アドレスにより選択
されたメモリブロックのメモリセルワード線が選択され
る。その後選択されたメモリブロックにデータの書込み
またはデータの読出しが行われる。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
半導体記憶装置の場合、前述の従来技術の構成となるた
め、記憶装置のチップイネーブル信号の確定後からメモ
リブロックの選択、メモリブロック内のメモリの選択と
なるため記憶装置の書込み動作および読出し動作を行う
時間が長くなるという問題点を有していた。

【０００５】そこで本発明は、２つ以上のメモリブロッ
クで構成された記憶装置の場合においても記憶装置のチ
ップイネーブル信号の確定後からの記憶装置の書込み動
作、読出し動作の動作時間が長くなるという問題点を解
決した半導体記憶装置を提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明の請求項１記載の
２つ以上のメモリブロックを備えた記憶装置において、
メモリブロックの出力データを選択し外部に出力する出
力選択回路を具備し、前記記憶装置の動作を制御するチ
ップイネーブル信号と前記メモリブロックの内部におけ
るアドレスを指定するための前記記憶装置の下位アドレ
ス信号を前記メモリブロックに共通に与え、前記メモリ
ブロックを選択するための前記記憶装置の上位アドレス
信号を前記出力選択回路に与えてメモリブロック選択制
御動作を行うことを特徴とする。

【０００７】本発明の請求項２記載の前記上位アドレス
と前記記憶装置の書込み制御を行う書込み制御信号をも
とに書込み対象となるメモリブロックを選択するための
メモリブロック選択信号を生成するブロックデコーダ回
路を具備し、前記記憶装置のデータ入力信号を前記メモ
リブロックに共通に与え、前記メモリブロック選択信号
を各メモリブロックに与えて書込み制御動作を行うこと
を特徴とする。

【０００８】本発明の請求項３記載の２つ以上のメモリ
ブロックを備えた記憶装置において、メモリブロックの
出力データを選択し外部に出力する出力選択回路と、前
記上位アドレスと前記記憶装置の動作を制御するチップ
イネーブル信号をもとに動作対象となるメモリブロック
を選択するためのメモリブロック選択信号を生成するブ
ロックデコーダ回路と、前記チップイネーブル信号と前
記メモリブロック選択信号をもとに前記メモリブロック
の動作を制御するメモリブロックイネーブル信号を生成
するためのブロック選択回路を具備し、前記メモリブロ
ックに前記メモリブロックの内部におけるアドレスを指
定するための前記記憶装置の下位アドレス信号と前記記
憶装置の書込み制御を行う書込み制御信号と前記記憶装
置のデータ入力信号を共通にして与え、かつ、前記メモ
リブロックの動作を制御する前記メモリブロックイネー
ブル信号を与え前記メモリブロックの選択制御動作を行
うことを特徴とする。

【０００９】本発明の請求項４記載の前記ブロック選択
回路は前記チップイネーブル信号がイネーブルとなり、
前記メモリブロック選択信号がデコードされるまでの
間、前記メモリブロックイネーブル信号をイネーブル状
態にし、デコード後は、選択メモリブロック以外はディ
スイネーブルにすることを特徴とする。

【００１０】

【作用】本発明の半導体記憶装置は、各メモリブロック
にメモリブロックイネーブル信号が直接入力されている
ので、信号がイネーブルになると同時に各メモリブロッ
クが動作を開始する。各メモリブロック内のアドレスの
デコードと並行してメモリブロックのデコードが行わ
れ、選択すべきメモリブロックが確定すると出力選択回
路では選択されたメモリブロックのデータを外部に出力
するように切り替わる。書込みに対してはブロックデコ
ーダ回路を別に備え、各メモリブロック内のアドレスの
デコードを同時に選択すべきメモリブロックをデコード
する。メモリブロックが確定するとそのブロックだけに
書込み信号を送るため、実際の書込みが行われるのは選
択されたメモリブロックだけである。

【００１１】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。

【００１２】（実施の形態１） （実施例１）図１は、請求項１記載の発明に関わる半導
体記憶装置の構成の第１の実施形態を示す図である。そ
の構成を説明すると、１０はメモリブロック、１１はメ
モリブロック、１２はメモリブロック、１３はメモリブ
ロック、３０は出力セレクタ回路である。４つのメモリ
ブロック１０、１１、１２、１３と出力セレクタ回路３
０で構成される読出し専用記憶装置において、メモリブ
ロック１０、１１、１２、１３の入力信号には、各々の
メモリブロックのメモリのワード線を選択するための読
出し専用記憶装置の下位アドレス信号が共通に入力さ
れ、また読出し専用記憶装置の動作を制御するチップイ
ネーブル信号ＸＣＥも共通に入力されている。また出力
信号には、各々のメモリブロックの出力信号ＢＤ０、Ｂ
Ｄ１、ＢＤ２、ＢＤ３が出力される。次に出力セレクタ
回路３０の入力信号には、メモリブロック１０、１１、
１２、１３の出力信号ＢＤ０、ＢＤ１、ＢＤ２、ＢＤ３
とメモリブロック１０、１１、１２、１３の出力信号を
選択するための読出し専用記憶装置の上位アドレス信号
が入力され、また出力信号には、読出し専用記憶装置の
出力信号となるデータ出力信号が出力されている。

【００１３】前記形態の読出し専用記憶装置の動作は図
８の通りである。図８において、読出し専用記憶装置の
動作を制御するチップイネーブル信号ＸＣＥは、低電位
で動作状態、高電位で非動作状態とし、またメモリブロ
ックのメモリを選択するメモリセルワード線は、低電位
で非選択状態、高電位で選択状態とし、メモリブロック
内においてメモリブロック１０、１１、１２、１３の出
力信号を選択する出力選択信号ＸＢＳｎは、低電位で選
択状態、高電位で非選択状態とし、また読出し専用記憶
装置のメモリを選択するアドレス信号はチップイネーブ
ル信号ＸＣＥと同じタイミングで入力されているとす
る。

【００１４】その場合の読出し専用記憶装置のデータ読
出し動作を説明すると、チップイネーブル信号ＸＣＥが
立下ることにより、メモリブロック１０、１１、１２、
１３が動作状態となる。動作状態になることにより、メ
モリブロック１０、１１、１２、１３に共通に与えられ
ていた読出し専用記憶装置の下位アドレス信号がメモリ
ブロック１０、１１、１２、１３に入力される。これに
より４つのメモリブロック１０、１１、１２、１３のメ
モリセルのワード線が、チップイネーブル信号ＸＣＥの
立下がりより下位アドレス信号のデコード時間ｔｗ遅れ
てワード線を選択状態とする。また出力セレクタ回路３
０内のメモリブロック１０、１１、１２、１３の出力信
号を選択する出力選択信号ＸＢＳｎは、読出し専用記憶
装置の上位アドレス信号により上位アドレス信号のデコ
ード時間ｔ１遅れてメモリブロック１０、１１、１２、
１３の１つのメモリブロックの出力が選択される。その
後、読出し専用記憶装置のデータ出力が有効データとし
て出力される。

【００１５】このように、読出し専用記憶装置の下位ア
ドレス信号を各々のメモリブロックに与え、上位アドレ
ス信号を出力セレクタ回路に接続し、メモリブロックを
選択する事により、従来の上位アドレス信号のデコード
時間と下位アドレス信号のデコード時間の和で制約され
ていた読出し専用記憶装置のワード線の立上がりが、下
位アドレス信号のデコード時間だけで決定されることに
なる。データが出力されるまでには上位アドレス信号の
デコードは終了しており、上位アドレス信号のデコード
時間が読出し専用記憶装置のアクセスタイムに影響をお
よぼすことはありえない。

【００１６】なお、以上は図１の読出し専用記憶装置の
場合について説明したが、読出し専用記憶装置以外の場
合においても同様である。

【００１７】（実施の形態２） （実施例２）図２は、請求項２記載の発明に関わる半導
体記憶装置の構成の第２の実施形態を示す図である。そ
の構成を説明すると、１４はメモリブロック、１５はメ
モリブロック、１６はメモリブロック、１７はメモリブ
ロック、３１は出力セレクタ回路、４０はブロックデコ
ーダ回路である。４つのメモリブロック１４、１５、１
６、１７と出力セレクタ回路３１とブロックデコーダ回
路４０で構成される記憶装置において、ブロックデコー
ダ回路４０の入力信号には、記憶装置への書込みを制御
するためのライトイネーブル信号ＸＷＥと記憶装置の上
位アドレス信号が入力され、出力信号には、書込み対象
となるメモリブロックを選択するメモリブロック選択信
号ＸＢＳ０、ＸＢＳ１、ＸＢＳ２、ＸＢＳ３が出力され
る。メモリブロック１４、１５、１６、１７の入力信号
には、記憶装置のデータ入力信号と各々のメモリブロッ
クのメモリセルワード線を選択するための記憶装置の下
位アドレス信号と記憶装置の動作を制御するチップイネ
ーブル信号ＸＣＥが共通に入力され、メモリブロック１
４、１５、１６、１７の出力となるメモリブロック選択
信号ＸＢＳ０、ＸＢＳ１、ＸＢＳ２、ＸＢＳ３が各々の
メモリブロックに入力され、出力信号には、メモリブロ
ック１４、１５、１６、１７の出力信号ＢＤ０、ＢＤ
１、ＢＤ２、ＢＤ３が出力される。次に出力セレクタ回
路３１の入力信号には、メモリブロック１４、１５、１
６、１７の出力信号ＢＤ０、ＢＤ１、ＢＤ２、ＢＤ３と
メモリブロックの出力信号１４、１５、１６、１７を選
択するための記憶装置の上位アドレス信号が入力され、
また出力信号には、記憶装置の出力信号となるデータ出
力信号が出力されている。

【００１８】前記形態の記憶装置の動作は図８の通りで
ある。図８において、記憶装置の動作を制御するチップ
イネーブル信号ＸＣＥは、低電位で動作状態、高電位で
非動作状態とし、またメモリブロックのメモリを選択す
るメモリセルワード線は、低電位で非選択状態、高電位
で選択状態とし、メモリブロック選択信号ＸＢＳｎは、
低電位で選択状態、高電位で非選択状態とし、また記憶
装置のメモリを選択するアドレス信号と記憶装置への書
込みを制御するためのライトイネーブル信号ＸＷＥと記
憶装置のデータ入力信号はチップイネーブル信号ＸＣＥ
と同じタイミングで入力されているとする。

【００１９】その場合の記憶装置のデータ書込み時の動
作を説明すると、チップイネーブル信号ＸＣＥが立下り
により、メモリブロック１４、１５、１６、１７が動作
状態となる。これら４つのメモリブロックでは、チップ
イネーブル信号ＸＣＥの立下がりより下位アドレスのデ
コード時間ｔｗ遅れてメモリセルワード線を選択状態と
する。またブロックデコーダ回路４０より、書込み対象
となるメモリブロックを選択するメモリブロック選択信
号ＸＢＳｎが上位アドレス信号のデコード時間ｔ１後に
与えられることにより、メモリブロック１４、１５、１
６、１７のうち１つが書込み対象メモリブロックとして
選択される。従って全てのメモリブロックの内部でメモ
リセルワード線が選択されるものの実際に書込みが行わ
れるのは選択されたメモリブロックだけである。

【００２０】次に記憶装置のデータ読出し時の動作を説
明すると、チップイネーブル信号ＸＣＥが立下りによ
り、メモリブロック１４、１５、１６、１７が動作状態
となる。動作状態になることにより、４つのメモリブロ
ック１４、１５、１６、１７に共通に与えられていた記
憶装置の下位アドレス信号がメモリブロックに入力され
る。これによりメモリブロック１４、１５、１６、１７
のメモリセルのワード線が、チップイネーブル信号ＸＣ
Ｅの立下がりより、下位アドレス信号のデコード時間ｔ
ｗ後にメモリセルワード線を選択状態とする。また出力
セレクタ回路３１において、記憶装置の上位アドレス信
号のデコード時間ｔ１遅れてメモリブロックの出力が選
択される。その後、記憶装置のデータ出力が有効データ
として出力される。

【００２１】このように、記憶装置の下位アドレス信号
を各々のメモリブロックに与え、上位アドレス信号を出
力セレクタ回路に接続し、ブロックデコーダ回路を追加
し、メモリブロックを選択する事により、従来の上位ア
ドレス信号のデコード時間と下位アドレス信号のデコー
ド時間の和で制約されていた記憶装置のメモリセルワー
ド線の立上がりが、下位アドレス信号のデコード時間だ
けで決定されることになる。データが出力されるまでに
は上位アドレス信号のデコードは終了しており、上位ア
ドレス信号のデコード時間が記憶装置のアクセスタイム
に影響をおよぼすことはありえない。またデータ書込み
の場合においても上位アドレス信号のデコード時間が記
憶装置の書込みに影響をおよぼすことなく所要時間を短
縮することができる。

【００２２】（実施の形態３）図３は、請求項３記載の
発明に関わる半導体記憶装置の構成の第３の実施形態を
示す図である。その構成を説明すると、１８はメモリブ
ロック、１９はメモリブロック、２０はメモリブロッ
ク、２１はメモリブロック、３２は出力セレクタ回路、
４１はブロックデコーダ回路、５１はブロック選択回
路、５２はブロック選択回路、５３はブロック選択回
路、５４はブロック選択回路である。４つのメモリブロ
ック１８、１９、２０、２１と出力セレクタ回路３２と
ブロックデコーダ回路４１とブロック選択回路５１、５
２、５３、５４で構成される記憶装置において、ブロッ
クデコーダ回路４１の入力信号には、記憶装置の動作を
制御するためのチップイネーブル信号ＸＣＥと記憶装置
の上位アドレス信号が入力され、出力信号には、動作対
象となるメモリブロックを選択するメモリブロック選択
信号ＸＢＳ０、ＸＢＳ１、ＸＢＳ２、ＸＢＳ３が出力さ
れる。ブロック選択回路５１、５２、５３、５４の入力
信号には、メモリブロック１８、１９、２０、２１選択
信号ＸＢＳ０、ＸＢＳ１、ＸＢＳ２、ＸＢＳ３がブロッ
ク選択回路５１、５２、５３、５４の各々に入力され、
またチップイネーブル信号ＸＣＥが共通に入力されてい
る。出力信号には、メモリブロック１８、１９、２０、
２１を制御するためのメモリブロックイネーブル信号Ｘ
ＣＥ０、ＸＣＥ１、ＸＣＥ２、ＸＣＥ３が出力されてい
る。メモリブロック１８、１９、２０、２１の入力信号
には、メモリブロックイネーブル信号ＸＣＥ０、ＸＣＥ
１、ＸＣＥ２、ＸＣＥ３がメモリブロック１８、１９、
２０、２１の各々に入力され、メモリブロック１８、１
９、２０、２１の書込みを制御するライトイネーブル信
号ＸＷＥと記憶装置のデータ入力信号と記憶装置の下位
アドレス信号がメモリブロックに共通に入力され、出力
信号には、メモリブロック１８、１９、２０、２１の各
々の出力信号ＢＤ０、ＢＤ１、ＢＤ２、ＢＤ３が出力さ
れる。出力セレクタ回路３２の入力信号には、メモリブ
ロック１８、１９、２０、２１の出力信号と記憶装置の
上位アドレス信号が入力され、また出力には記憶装置の
出力信号となるデータ出力信号が出力されている。

【００２３】（実施例３）本発明の第３の実施例を説明
する。

【００２４】図４は、ブロックデコーダ回路４１の具体
的な論理回路図である。６０、６１、６２はインバータ
素子、７０、７１、７２、７３はＡＮＤ素子、８０、８
１、８２、８３はＮＡＮＤ素子である。記憶装置の動作
を制御するためのチップイネーブル信号ＸＣＥは、イン
バータ素子６０を通り、ＡＮＤ素子７０、７１、７２、
７３と接続されている。記憶装置の上位アドレス信号の
上位ビット信号Ａｎは、ＡＮＤ素子７２とインバータ素
子６２を通りＡＮＤ素子７３に接続されている。記憶装
置の上位アドレス信号の下位ビット信号Ａｎ−１は、Ａ
ＮＤ素子７０とインバータ素子６１を通りＡＮＤ素子７
１に接続されている。ＡＮＤ素子７０は、ＮＡＮＤ素子
８１、８３に接続され、ＡＮＤ素子７１は、ＮＡＮＤ素
子８０、８２に接続され、ＡＮＤ素子７２は、ＮＡＮＤ
素子８２、８３に接続され、ＡＮＤ素子７３は、ＮＡＮ
Ｄ素子８０、８１に接続されている。ＮＡＮＤ素子８
０、８１、８２、８３の出力がメモリブロック選択信号
ＸＢＳ０、ＸＢＳ１、ＸＢＳ２、ＸＢＳ３となる。

【００２５】図５はブロック選択回路５１、５２、５
３、５４の具体的な論理回路図である。６３はインバー
タ素子、９０、９１はＮＯＲ素子、１００は遅延素子で
ある。記憶装置の動作を制御するためのチップイネーブ
ル信号ＸＣＥは、ＮＯＲ素子９０と遅延素子１００を通
りＮＯＲ素子９０に接続されている。この回路により、
チップイネーブル信号ＸＣＥが立下がり変化がある場合
のみ遅延素子１００の遅延時間分の幅を持ったチップイ
ネーブルのパルスＣＥＰを生成する事ができる。ＮＯＲ
素子９１の入力には、チップイネーブルパルスＣＥＰと
インバータ素子６３を通ったメモリブロック選択信号Ｘ
ＢＳｎが入力され、その出力信号はメモリブロックイネ
ーブル信号ＸＣＥｎとなる。

【００２６】第３の実施例の記憶装置の動作は図９の通
りである。図９において、記憶装置の動作を制御するチ
ップイネーブル信号ＸＣＥは、低電位で動作状態、高電
位で非動作状態とし、またチップイネーブルパルスＣＥ
Ｐは、低電位で非選択状態、高電位で選択状態とし、ま
たメモリブロックのメモリを選択するメモリセルワード
線は、低電位で非選択状態、高電位で選択状態とし、メ
モリブロック選択信号ＸＢＳｎは、低電位で選択状態、
高電位で非選択状態とし、またメモリブロックイネーブ
ル信号ＸＣＥ０、ＸＣＥ１、ＸＣＥ２、ＸＣＥ３は、低
電位で選択状態、高電位で非選択状態とし、また記憶装
置のメモリを選択するアドレス信号と記憶装置への書込
みを制御するためのライトイネーブル信号ＸＷＥと記憶
装置のデータ入力信号はチップイネーブル信号ＸＣＥと
同じタイミングで入力されているとする。

【００２７】その場合の記憶装置のメモリブロック選択
時の動作について説明すると、チップイネーブル信号Ｘ
ＣＥが立下がることにより、ブロックデコーダ回路に入
力されている記憶装置の上位アドレス信号によって、メ
モリブロック選択信号のＸＢＳｎが上位アドレス信号の
デコード時間ｔ１遅れて選択される。またブロック選択
回路において、ＸＣＥ端子が立下がることとブロックデ
コーダ回路の出力信号により、ブロック選択回路５１の
出力ＸＣＥ０は立下がり、メモリブロック１８を動作状
態とする。またメモリブロック１９、メモリブロック２
０、メモリブロック２１は、チップイネーブル信号ＸＣ
Ｅの立下がりによって、ブロック選択回路５２、ブロッ
ク選択回路５３、ブロック選択回路５４の出力は、遅延
素子１００の遅延分の幅で立下がり一度メモリブロック
１９、２０、２１を動作状態とするが、ブロックデコー
ダ回路の出力ＸＢＳ１、ＸＢＳ２、ＸＢＳ３が非選択状
態となるため、再び立上がりメモリブロック１９、２
０、２１を非動作状態とする。

【００２８】このように、記憶装置の下位アドレス信号
を各々のメモリブロックに与え、上位アドレス信号を出
力セレクタ回路に接続し、ブロックデコーダ回路及びブ
ロック選択回路を追加し、メモリブロックを選択する事
により、前述の実施例２のように従来の上位アドレス信
号のデコード時間と下位アドレス信号のデコード時間の
和で制約されていた記憶装置のワード線の立上がりが、
下位アドレス信号のデコード時間だけで決定されること
になる。データが出力されるまでには上位アドレス信号
のデコードは終了しており、上位アドレス信号のデコー
ド時間が記憶装置のアクセスタイムに影響をおよぼすこ
とはありえない。またデータ書込みの場合においても上
位アドレス信号のデコード時間が記憶装置の書込みに影
響をおよぼすことなく所要時間を短縮することができ
る。

【００２９】さらに、動作必要とするメモリブロックだ
けを選択するため、それにより動作時の消費電力を抑え
ることができる。

【００３０】（実施例４）本発明の第４の実施例を説明
する。

【００３１】図６は、ブロックデコーダ回路４１の具体
的な論理回路図である。６４、６５、６６はインバータ
素子、７４、７５、７６、７７、７８、７９、８８、８
９はＡＮＤ素子、８４、８５、８６、８７はＮＡＮＤ素
子、１０１は遅延素子である。記憶装置の動作を制御す
るためのチップイネーブル信号ＸＣＥは、インバータ素
子６４を通り、ＡＮＤ素子７４、７５、７６、７７と遅
延素子１０１と接続されている。記憶装置の上位アドレ
ス信号の上位ビット信号Ａｎは、ＡＮＤ素子７４とイン
バータ素子６５を通りＡＮＤ素子７５に接続されてい
る。記憶装置の上位アドレス信号の下位ビット信号Ａｎ
−１は、ＡＮＤ素子７７とインバータ素子６６を通りＡ
ＮＤ素子７７に接続されている。ＡＮＤ素子７４は、Ｎ
ＡＮＤ素子８５、８７に接続され、ＡＮＤ素子７５は、
ＮＡＮＤ素子８４、８６に接続され、ＡＮＤ素子７６
は、ＮＡＮＤ素子８６、８７に接続され、ＡＮＤ素子７
７は、ＮＡＮＤ素子８４、８５に接続されている。ＡＮ
Ｄ素子７８は遅延素子１０１とＮＡＮＤ素子８４に接続
され、ＡＮＤ素子７９は遅延素子１０１とＮＡＮＤ素子
８５に接続され、ＡＮＤ素子８８は遅延素子１０１とＮ
ＡＮＤ素子８６に接続され、ＡＮＤ素子８９は遅延素子
１０１とＮＡＮＤ素子８７に接続されている。ＮＡＮＤ
素子７８、７９、８８、８９の出力がメモリブロック選
択信号ＸＢＳ０、ＸＢＳ１、ＸＢＳ２、ＸＢＳ３とな
る。

【００３２】図７はブロック選択回路５１、５２、５
３、５４の具体的な論理回路図である。９２はＯＲ素子
である。９２のＯＲ素子記憶装置の動作を制御するため
のチップイネーブル信号ＸＣＥとメモリブロック選択信
号ＸＢＳｎが入力されている。ＯＲ素子９２の出力がメ
モリブロックイネーブル信号ＸＣＥｎとなる。

【００３３】第４の実施例の記憶装置の動作は図９の通
りである。図９において、記憶装置の動作を制御するチ
ップイネーブル信号ＸＣＥは、低電位で動作状態、高電
位で非動作状態とし、またチップイネーブルパルスＣＥ
Ｐは、低電位で非選択状態、高電位で選択状態とし、ま
たメモリブロックのメモリを選択するメモリセルワード
線は、低電位で非選択状態、高電位で選択状態とし、メ
モリブロック選択信号ＸＢＳｎは、低電位で選択状態、
高電位で非選択状態とし、またメモリブロックイネーブ
ル信号ＸＣＥ０、ＸＣＥ１、ＸＣＥ２、ＸＣＥ３は、低
電位で選択状態、高電位で非選択状態とし、また記憶装
置のメモリを選択するアドレス信号と記憶装置への書込
みを制御するためのライトイネーブル信号ＸＷＥと記憶
装置のデータ入力信号はチップイネーブル信号ＸＣＥと
同じタイミングで入力されているとする。

【００３４】その場合の記憶装置のメモリブロック選択
時の動作について説明すると、チップイネーブル信号Ｘ
ＣＥが立下がることにより、ブロックデコーダ回路に入
力されている記憶装置の上位アドレス信号によって、メ
モリブロック選択信号ＸＢＳ０は上位アドレス信号のデ
コード時間ｔ１遅れて選択状態になる。メモリブロック
選択信号のＸＢＳ０以外の信号は一度立下がり、遅延素
子１０１の時間分の間、選択されるがその後立上がり非
選択状態となる。ブロックデコーダ回路４１の出力信号
とチップネーブル信号ＸＣＥにより、ブロック選択回路
５１の出力信号ＸＣＥ０は立下がり、メモリブロック１
８を動作状態とする。またメモリブロック１９、メモリ
ブロック２０、メモリブロック２１は、チップイネーブ
ル信号ＸＣＥの立下がりによって、ブロック選択回路５
２、ブロック選択回路５３、ブロック選択回路５４の出
力は、遅延素子１０１の遅延分の幅で立下がり一度メモ
リブロック１９、２０、２１は動作状態となるが、ブロ
ックデコーダ回路の出力ＸＢＳ１、ＸＢＳ２、ＸＢＳ３
が非選択状態となるため、再び立上がりメモリブロック
１９、２０、２１を非動作状態とする。

【００３５】このように、記憶装置の下位アドレス信号
を各々のメモリブロックに与え、上位アドレス信号を出
力セレクタ回路に接続し、ブロックデコーダ回路及びブ
ロック選択回路を追加し、メモリブロックを選択する事
により、前述の実施例２のように従来の上位アドレス信
号のデコード時間と下位アドレス信号のデコード時間の
和で制約されていた記憶装置のワード線の立上がりが、
下位アドレス信号のデコード時間だけで決定されること
になる。データが出力されるまでには上位アドレス信号
のデコードは終了しており、上位アドレス信号のデコー
ド時間が記憶装置のアクセスタイムに影響をおよぼすこ
とはありえない。またデータ書込みの場合においても上
位アドレス信号のデコード時間が記憶装置の書込みに影
響をおよぼすことなく所要時間を短縮することができ
る。

【００３６】さらに、動作必要とするメモリブロックだ
けを選択するため、それにより動作時の消費電力を抑え
ることができる。

【００３７】

【発明の効果】以上述べたように、本発明の半導体記憶
装置は、下位アドレスをメモリブロックにまた上位アド
レスを出力選択回路に分けてメモリブロックを選択する
ことにより、メモリセルの、デコード及びメモリブロッ
クのデコードを同時に行うことができ、メモリ読出し時
間を短くでき、記憶装置の高速化が可能という効果があ
る。

【００３８】また、本発明の半導体記憶装置は、ブロッ
クデコーダ回路を具備するため、記憶装置の書込み動作
時においてもメモリセルのデコード、及びメモリブロッ
クのデコードを同時に行うことができ、メモリ書込み時
間を短くでき、記憶装置の高速化が可能という効果があ
る。

【００３９】また、本発明の半導体記憶装置は、出力選
択回路、ブロックデコーダ回路、ブロック選択回路を具
備するため、最終的に選択されないメモリブロックの動
作を途中で停止させ、動作必要とするメモリブロックだ
けを選択できるため、動作時の消費電力を抑えることが
でき、かつ、下位アドレスをメモリブロックにまた上位
アドレスを出力選択回路に分けてメモリブロックを選択
することにより、メモリセルのデコード、及びメモリブ
ロックのデコードを同時に行うことができ、メモリの読
出し、及び書込み時間を短くでき、記憶装置の高速化が
可能という効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す半導体記憶装置の
構成図。

【図２】本発明の第２の実施例を示す半導体記憶装置の
構成図。

【図３】本発明の第３、第４の実施例を示す半導体記憶
装置の構成図。

【図４】本発明のブロックデコーダ回路の第１の実施例
を示す回路図。

【図５】本発明のブロック選択回路の第１の実施例を示
す回路図。

【図６】本発明のブロックデコーダ回路の第２の実施例
を示す回路図。

【図７】本発明のブロック選択回路の第２の実施例を示
す回路図。

【図８】本発明の第１、第２の実施例の入出力タイミン
グを示すタイミング図。

【図９】本発明の第３、第４の実施例の入出力タイミン
グを示すタイミング図。

【図１０】従来例を示す半導体記憶装置の構成図。

【図１１】従来例の入出力タイミングを示すタイミング
図。

【符号の説明】

１０、１１、１２、１３、１４、１５、１６、１７、１
８、１９、２０、２１、２２、２３、２４、２５．メモ
リブロック ３０、３１、３２．出力セレクタ回路 ４０、４１、４２．ブロックデコーダ回路 ５１、５２、５３、５４．ブロック選択回路 ６０、６１、６２、６３、６４、６５、６６．インバー
タ素子 ７０、７１、７２、７３、７４、７５、７６、７７、７
８、７９、８８、８９．ＡＮＤ素子 ８０、８１、８２、８３、８４、８５、８６、８７．Ｎ
ＡＮＤ素子 ９０、９１．ＮＯＲ素子 ９２．ＯＲ素子 １００、１０１遅延素子

Claims (4)

【特許請求の範囲】
1. 【請求項１】２つ以上のメモリブロックを備えた記憶装
   置において、メモリブロックの出力データを選択し外部
   に出力する出力選択回路を具備し、前記記憶装置の動作
   を制御するチップイネーブル信号と前記メモリブロック
   の内部におけるアドレスを指定するための前記記憶装置
   の下位アドレス信号を前記メモリブロックに共通に与
   え、前記メモリブロックを選択するための前記記憶装置
   の上位アドレス信号を前記出力選択回路に与えてメモリ
   ブロック選択制御動作を行うことを特徴とする半導体記
   憶装置。
2. 【請求項２】前記上位アドレスと前記記憶装置の書込み
   制御を行う書込み制御信号をもとに書込み対象となるメ
   モリブロックを選択するためのメモリブロック選択信号
   を生成するブロックデコーダ回路を具備し、前記記憶装
   置のデータ入力信号を前記メモリブロックに共通に与
   え、前記メモリブロック選択信号を各メモリブロックに
   与えて書込み制御動作を行うことを特徴とする請求項１
   記載の半導体記憶装置。
3. 【請求項３】２つ以上のメモリブロックを備えた記憶装
   置において、メモリブロックの出力データを選択し外部
   に出力する出力選択回路と、前記上位アドレスと前記記
   憶装置の動作を制御するチップイネーブル信号をもとに
   動作対象となるメモリブロックを選択するためのメモリ
   ブロック選択信号を生成するブロックデコーダ回路と、
   前記チップイネーブル信号と前記メモリブロック選択信
   号をもとに前記メモリブロックの動作を制御するメモリ
   ブロックイネーブル信号を生成するためのブロック選択
   回路を具備し、前記メモリブロックに前記メモリブロッ
   クの内部におけるアドレスを指定するための前記記憶装
   置の下位アドレス信号と前記記憶装置の書込み制御を行
   う書込み制御信号と前記記憶装置のデータ入力信号を共
   通にして与え、かつ、前記メモリブロックの動作を制御
   する前記メモリブロックイネーブル信号を与え前記メモ
   リブロックの選択制御動作を行うことを特徴とする半導
   体記憶装置。
4. 【請求項４】前記ブロック選択回路は前記チップイネー
   ブル信号がイネーブルとなり、前記メモリブロック選択
   信号がデコードされるまでの間、前記メモリブロックイ
   ネーブル信号をイネーブル状態にし、デコード後は、選
   択メモリブロック以外はディスイネーブルにすることを
   特徴とする請求項３記載の半導体記憶装置。