JPH1153296A - データ出力同期クロック発生装置 - Google Patents
データ出力同期クロック発生装置Info
- Publication number
- JPH1153296A JPH1153296A JP9205934A JP20593497A JPH1153296A JP H1153296 A JPH1153296 A JP H1153296A JP 9205934 A JP9205934 A JP 9205934A JP 20593497 A JP20593497 A JP 20593497A JP H1153296 A JPH1153296 A JP H1153296A
- Authority
- JP
- Japan
- Prior art keywords
- data
- clock
- random access
- input
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000001360 synchronised effect Effects 0.000 title claims abstract description 91
- 230000015654 memory Effects 0.000 claims abstract description 90
- 238000010586 diagram Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 同期型バスシステムでは、クロック信号が１
本でマスタデバイス及びスレイブデバイスの間を往復す
るため、クロック信号への負荷が増大するにつれてクロ
ック信号復路での減衰が極端に大きくなる。 【解決手段】 クロックジェネレータ１１からコマンド
クロック信号線２１ａに送られたコマンドクロックに同
期して、メモリコントローラ１２に対して最遠端に配置
されている同期型ＤＲＡＭデバイス１４ｄにより発生さ
れたデータクロックは、出力ピン２２ｄよりデータクロ
ック出力用信号線２３ａを介して同期型ＤＲＡＭデバイ
ス１４ａ〜１４ｄに供給される。このデータクロックに
同期して、同期型ＤＲＡＭデバイス１４ａ〜１４ｄの各
々から出力されたデータは、データ入出力線２４ａ〜２
４ｄからデータバス２５をデータクロックと同一方向に
伝送されて、メモリコントローラ１２へ送られる。
本でマスタデバイス及びスレイブデバイスの間を往復す
るため、クロック信号への負荷が増大するにつれてクロ
ック信号復路での減衰が極端に大きくなる。 【解決手段】 クロックジェネレータ１１からコマンド
クロック信号線２１ａに送られたコマンドクロックに同
期して、メモリコントローラ１２に対して最遠端に配置
されている同期型ＤＲＡＭデバイス１４ｄにより発生さ
れたデータクロックは、出力ピン２２ｄよりデータクロ
ック出力用信号線２３ａを介して同期型ＤＲＡＭデバイ
ス１４ａ〜１４ｄに供給される。このデータクロックに
同期して、同期型ＤＲＡＭデバイス１４ａ〜１４ｄの各
々から出力されたデータは、データ入出力線２４ａ〜２
４ｄからデータバス２５をデータクロックと同一方向に
伝送されて、メモリコントローラ１２へ送られる。
Description
【０００１】
【発明の属する技術分野】本発明はデータ出力同期クロ
ック発生装置に係り、特に同期クロックとモジュールを
有して書き込みと読み取りを行う半導体メモリに用いる
データ出力同期クロック発生装置に関する。
ック発生装置に係り、特に同期クロックとモジュールを
有して書き込みと読み取りを行う半導体メモリに用いる
データ出力同期クロック発生装置に関する。
【０００２】
【従来の技術】従来より、ダイナミック・ランダム・ア
クセス・メモリ（ＤＲＡＭ）を使用する同期型半導体記
憶装置においては、高速動作のための様々な工夫がなさ
れている。しかし、システムクロックが１００ＭＨｚ
（１０ｎｓ）以上を越える高速のシステムに対応するた
めには、従来のＤＲＡＭ自身に対するアクセスタイムが
ネックとなってシステムの性能向上に支障をきたしてい
る。その対応として、外部クロックに同期させる同期型
半導体記憶装置があり、その中の一つとしてＤＲＡＭを
モジュール化させる手段がある。
クセス・メモリ（ＤＲＡＭ）を使用する同期型半導体記
憶装置においては、高速動作のための様々な工夫がなさ
れている。しかし、システムクロックが１００ＭＨｚ
（１０ｎｓ）以上を越える高速のシステムに対応するた
めには、従来のＤＲＡＭ自身に対するアクセスタイムが
ネックとなってシステムの性能向上に支障をきたしてい
る。その対応として、外部クロックに同期させる同期型
半導体記憶装置があり、その中の一つとしてＤＲＡＭを
モジュール化させる手段がある。
【０００３】これは、複数のＤＲＡＭをモジュール化
し、それらのＤＲＡＭをコントロールする回路を設け、
そこから発生されるクロックにて複数のＤＲＡＭにアク
セスし、任意のＤＲＡＭよりデータを得ることを繰り返
すことにより、高速化を実現しようとするものである。
し、それらのＤＲＡＭをコントロールする回路を設け、
そこから発生されるクロックにて複数のＤＲＡＭにアク
セスし、任意のＤＲＡＭよりデータを得ることを繰り返
すことにより、高速化を実現しようとするものである。
【０００４】上記のモジュール化された同期型半導体記
憶装置を有するシステムとして、従来図４に示す如き構
成の同期型バスシステムが知られている。この同期型バ
スシステム１００は、米国特許第５４３２８２３号明細
書に開示されているもので、マスタデバイス１０２、ス
レイブデバイス１０４及びクロック信号源１３２を有す
る。
憶装置を有するシステムとして、従来図４に示す如き構
成の同期型バスシステムが知られている。この同期型バ
スシステム１００は、米国特許第５４３２８２３号明細
書に開示されているもので、マスタデバイス１０２、ス
レイブデバイス１０４及びクロック信号源１３２を有す
る。
【０００５】同期型バスシステム１００は、クロックデ
ータの遅延を無くすバスシステムになっており、各々の
デバイス内部に同期したクロックが分配される。マスタ
デバイス１０２は、スレイブデバイス１０４とデータバ
ス１２０を通じて接続されている。マスタデバイス１０
２は、クロックラインの折り返し近くに置かれる。スレ
イブデバイス１０４は、高速ＤＲＡＭであり、入出力
（Ｉ／Ｏ）ポートを有している。
ータの遅延を無くすバスシステムになっており、各々の
デバイス内部に同期したクロックが分配される。マスタ
デバイス１０２は、スレイブデバイス１０４とデータバ
ス１２０を通じて接続されている。マスタデバイス１０
２は、クロックラインの折り返し近くに置かれる。スレ
イブデバイス１０４は、高速ＤＲＡＭであり、入出力
（Ｉ／Ｏ）ポートを有している。
【０００６】マスタデバイス１０２がアクセス情報を出
力してデータ交換を始めると、スレイブデバイス１０４
は上記のアクセス情報を受け、スレイブデバイス１０４
の選択とアクセスの形式が決定される。一方、クロック
供給システム１３０は、クロックとデータ信号間との間
に起こるスキューを除去する仕組みを備えている。
力してデータ交換を始めると、スレイブデバイス１０４
は上記のアクセス情報を受け、スレイブデバイス１０４
の選択とアクセスの形式が決定される。一方、クロック
供給システム１３０は、クロックとデータ信号間との間
に起こるスキューを除去する仕組みを備えている。
【０００７】クロック供給システム１３０は、クロック
信号源１３２とクロック信号線１３４を含む。クロック
信号源１３２はマスタデバイス１０２及びスレイブデバ
イス１０４の外部に設けられ、それらと独立している。
クロック信号源１３２はクロック信号線１３４の末端に
接続されている。クロック信号線１３４は、同期型バス
システム１００上のすべてのデバイスにクロック信号源
１３２で発生したクロックを送る。クロック信号線１３
４は、データバス１２０の終端から始まり、ポイント１
３７までの第１の構成要素１３６と、ポイント１３７か
ら始まりデータバス１２０の終端に向かう第２の構成要
素１３８の、２つの構成要素からなる。
信号源１３２とクロック信号線１３４を含む。クロック
信号源１３２はマスタデバイス１０２及びスレイブデバ
イス１０４の外部に設けられ、それらと独立している。
クロック信号源１３２はクロック信号線１３４の末端に
接続されている。クロック信号線１３４は、同期型バス
システム１００上のすべてのデバイスにクロック信号源
１３２で発生したクロックを送る。クロック信号線１３
４は、データバス１２０の終端から始まり、ポイント１
３７までの第１の構成要素１３６と、ポイント１３７か
ら始まりデータバス１２０の終端に向かう第２の構成要
素１３８の、２つの構成要素からなる。
【０００８】クロック信号がクロック信号源１３２より
第１の構成要素１３６を経由してマスタデバイス１０２
に向かう。このときのクロック信号は、データ信号がス
レイブデバイス１０４からマスタデバイス１０２へ送ら
れる方向と同じ方向に伝送される。マスタデバイス１０
２は第１の構成要素１３６を経由してきたクロック信号
を使い、このクロック信号に同期されてデータバス１２
０に送られたデータを受ける。
第１の構成要素１３６を経由してマスタデバイス１０２
に向かう。このときのクロック信号は、データ信号がス
レイブデバイス１０４からマスタデバイス１０２へ送ら
れる方向と同じ方向に伝送される。マスタデバイス１０
２は第１の構成要素１３６を経由してきたクロック信号
を使い、このクロック信号に同期されてデータバス１２
０に送られたデータを受ける。
【０００９】次に、クロック信号がポイント１３７より
第２の構成要素１３８を経由してデータバス１２０の向
きと逆方向へ向かう。データ信号はマスタデバイス１０
２からスレイブデバイス１０４への方向に伝送される。
スレイブデバイス１０４は、第２の構成要素１３８を経
由したクロック信号を受け取る。その構成要素１３８か
らのクロック信号が活性中に、スレイブデバイス１０４
はマスタデバイス１０２からスレイブデバイス１０４方
向へのデータ信号を受ける。
第２の構成要素１３８を経由してデータバス１２０の向
きと逆方向へ向かう。データ信号はマスタデバイス１０
２からスレイブデバイス１０４への方向に伝送される。
スレイブデバイス１０４は、第２の構成要素１３８を経
由したクロック信号を受け取る。その構成要素１３８か
らのクロック信号が活性中に、スレイブデバイス１０４
はマスタデバイス１０２からスレイブデバイス１０４方
向へのデータ信号を受ける。
【００１０】
【発明が解決しようとする課題】上記の同期型バスシス
テム１００では、クロック信号が１本でマスタデバイス
１０２及びスレイブデバイス１０４の間を往復するた
め、クロック信号への負荷が増大するにつれてクロック
信号復路での減衰が極端に大きくなり、そのために多モ
ジュールを有するデバイスシステムの構成には向いてい
ない。
テム１００では、クロック信号が１本でマスタデバイス
１０２及びスレイブデバイス１０４の間を往復するた
め、クロック信号への負荷が増大するにつれてクロック
信号復路での減衰が極端に大きくなり、そのために多モ
ジュールを有するデバイスシステムの構成には向いてい
ない。
【００１１】本発明は上記の点に鑑みなされたもので、
信号の減衰少なく多くのデバイスにデータに同期したク
ロックを供給し得るデータ出力同期クロック発生装置を
提供することを目的とする。
信号の減衰少なく多くのデバイスにデータに同期したク
ロックを供給し得るデータ出力同期クロック発生装置を
提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明は上記の目的を達
成するため、データバスに共通に接続されており、少な
くともコマンドクロックに基づきデータバス及びデータ
入出力線を介して入力されたデータを書き込み、データ
クロックに基づきデータ入出力線を介してデータバスに
データを読み出す複数個の同期式のランダム・アクセス
・メモリと、コマンドクロックを発生して複数個のラン
ダム・アクセス・メモリに供給すると共に、コマンドク
ロックに同期したデータを発生してデータバス及びデー
タ入出力線を介して複数個のランダム・アクセス・メモ
リに並列に供給するメモリコントローラと、複数個のラ
ンダム・アクセス・メモリのうち、メモリコントローラ
に対して最遠端の位置に配置されたランダム・アクセス
・メモリにより、コマンドクロックに同期して発生出力
されたデータクロックを、メモリコントローラへ入力す
ると共に分岐して複数個のランダム・アクセス・メモリ
にそれぞれ入力し、データクロックに同期して複数個の
ランダム・アクセス・メモリから読み出されたデータを
データ入出力線及びデータバスを介して出力させる制御
手段とを有する構成としたものである。
成するため、データバスに共通に接続されており、少な
くともコマンドクロックに基づきデータバス及びデータ
入出力線を介して入力されたデータを書き込み、データ
クロックに基づきデータ入出力線を介してデータバスに
データを読み出す複数個の同期式のランダム・アクセス
・メモリと、コマンドクロックを発生して複数個のラン
ダム・アクセス・メモリに供給すると共に、コマンドク
ロックに同期したデータを発生してデータバス及びデー
タ入出力線を介して複数個のランダム・アクセス・メモ
リに並列に供給するメモリコントローラと、複数個のラ
ンダム・アクセス・メモリのうち、メモリコントローラ
に対して最遠端の位置に配置されたランダム・アクセス
・メモリにより、コマンドクロックに同期して発生出力
されたデータクロックを、メモリコントローラへ入力す
ると共に分岐して複数個のランダム・アクセス・メモリ
にそれぞれ入力し、データクロックに同期して複数個の
ランダム・アクセス・メモリから読み出されたデータを
データ入出力線及びデータバスを介して出力させる制御
手段とを有する構成としたものである。
【００１３】この発明では、複数個のランダム・アクセ
ス・メモリのうち、メモリコントローラに対して最遠端
の位置に配置されたランダム・アクセス・メモリによ
り、コマンドクロックに同期して発生出力されたデータ
クロックを、複数個のランダム・アクセス・メモリにそ
れぞれ入力し、データクロックに同期して複数個のラン
ダム・アクセス・メモリからデータを読み出してメモリ
コントローラへ送るようにしたため、従来装置のような
クロックラインの折り返しがなく、データクロックの配
線長を従来の約１／２にすることができる。
ス・メモリのうち、メモリコントローラに対して最遠端
の位置に配置されたランダム・アクセス・メモリによ
り、コマンドクロックに同期して発生出力されたデータ
クロックを、複数個のランダム・アクセス・メモリにそ
れぞれ入力し、データクロックに同期して複数個のラン
ダム・アクセス・メモリからデータを読み出してメモリ
コントローラへ送るようにしたため、従来装置のような
クロックラインの折り返しがなく、データクロックの配
線長を従来の約１／２にすることができる。
【００１４】また、本発明は、上記の複数個の同期式の
ランダム・アクセス・メモリよりも、メモリコントロー
ラに対して最遠端の位置にデータクロックジェネレータ
を配置し、データクロックジェネレータによりコマンド
クロックに同期して発生出力されたデータクロックを、
メモリコントローラへ入力すると共に分岐して複数個の
ランダム・アクセス・メモリにそれぞれ入力し、データ
クロックに同期して複数個のランダム・アクセス・メモ
リから読み出されたデータをデータ入出力線及びデータ
バスを介して出力させるようにしたものである。
ランダム・アクセス・メモリよりも、メモリコントロー
ラに対して最遠端の位置にデータクロックジェネレータ
を配置し、データクロックジェネレータによりコマンド
クロックに同期して発生出力されたデータクロックを、
メモリコントローラへ入力すると共に分岐して複数個の
ランダム・アクセス・メモリにそれぞれ入力し、データ
クロックに同期して複数個のランダム・アクセス・メモ
リから読み出されたデータをデータ入出力線及びデータ
バスを介して出力させるようにしたものである。
【００１５】この発明も、データクロックジェネレータ
により、コマンドクロックに同期して発生出力されたデ
ータクロックを、複数個のランダム・アクセス・メモリ
にそれぞれ入力し、データクロックに同期して複数個の
ランダム・アクセス・メモリからデータを読み出してメ
モリコントローラへ送るようにしたため、従来装置のよ
うなクロックラインの折り返しがなく、データクロック
の配線長を従来の約１／２にすることができる。
により、コマンドクロックに同期して発生出力されたデ
ータクロックを、複数個のランダム・アクセス・メモリ
にそれぞれ入力し、データクロックに同期して複数個の
ランダム・アクセス・メモリからデータを読み出してメ
モリコントローラへ送るようにしたため、従来装置のよ
うなクロックラインの折り返しがなく、データクロック
の配線長を従来の約１／２にすることができる。
【００１６】
【発明の実施の形態】次に、本発明の各実施の形態につ
いて図面と共に説明する。図１は本発明になるデータ出
力同期クロック発生装置の第１の実施の形態のブロック
図を示す。この実施の形態のデータ出力同期クロック発
生装置１０は、クロックを発生するクロックジェネレー
タ１１を有するメモリコントローラ１２と、メモリモジ
ュール１３とからなる。
いて図面と共に説明する。図１は本発明になるデータ出
力同期クロック発生装置の第１の実施の形態のブロック
図を示す。この実施の形態のデータ出力同期クロック発
生装置１０は、クロックを発生するクロックジェネレー
タ１１を有するメモリコントローラ１２と、メモリモジ
ュール１３とからなる。
【００１７】メモリモジュール１３は、チップＩＤを有
する同期型ＤＲＡＭデバイス１４ａ、１４ｂ、１４ｃ及
び１４ｄと、クロックジェネレータ１１からのクロック
を出力するためのコマンドクロック信号線２１ａと、コ
マンドクロック信号線２１ａ上のクロックを同期型ＤＲ
ＡＭデバイス１４ａ、１４ｂ、１４ｃ及び１４ｄに入力
するためのコマンドクロック入力線２１ｂと、メモリコ
ントローラ１２に対して最遠端に配置された、チップＩ
Ｄが０である同期型ＤＲＡＭデバイス１４ｄのデータク
ロック出力ピン２２ｄから出力されるデータクロック
を、メモリコントローラ１２へ伝送する出力用信号線２
３ａと、出力用信号線２３ａ上のデータクロックを同期
型ＤＲＡＭデバイス１４ａ、１４ｂ、１４ｃ及び１４ｄ
に入力するためのデータクロック入力線２３ｂと、同期
型ＤＲＡＭデバイス１４ａ、１４ｂ及び１４ｃのデータ
クロック入力ピン２２ａ、２２ｂ及び２２ｃと、メモリ
コントローラ１２と同期型ＤＲＡＭデバイス１４ａ、１
４ｂ、１４ｃ及び１４ｄ間でデータのやり取りを行うた
めのデータ入出力線２４ａ、２４ｂ、２４ｃ及び２４ｄ
並びにデータバス２５からなる。
する同期型ＤＲＡＭデバイス１４ａ、１４ｂ、１４ｃ及
び１４ｄと、クロックジェネレータ１１からのクロック
を出力するためのコマンドクロック信号線２１ａと、コ
マンドクロック信号線２１ａ上のクロックを同期型ＤＲ
ＡＭデバイス１４ａ、１４ｂ、１４ｃ及び１４ｄに入力
するためのコマンドクロック入力線２１ｂと、メモリコ
ントローラ１２に対して最遠端に配置された、チップＩ
Ｄが０である同期型ＤＲＡＭデバイス１４ｄのデータク
ロック出力ピン２２ｄから出力されるデータクロック
を、メモリコントローラ１２へ伝送する出力用信号線２
３ａと、出力用信号線２３ａ上のデータクロックを同期
型ＤＲＡＭデバイス１４ａ、１４ｂ、１４ｃ及び１４ｄ
に入力するためのデータクロック入力線２３ｂと、同期
型ＤＲＡＭデバイス１４ａ、１４ｂ及び１４ｃのデータ
クロック入力ピン２２ａ、２２ｂ及び２２ｃと、メモリ
コントローラ１２と同期型ＤＲＡＭデバイス１４ａ、１
４ｂ、１４ｃ及び１４ｄ間でデータのやり取りを行うた
めのデータ入出力線２４ａ、２４ｂ、２４ｃ及び２４ｄ
並びにデータバス２５からなる。
【００１８】次に、このデータクロックの出力ピン２２
ｄとデータクロックの入力ピン２２ａ、２２ｂ及び２２
ｃが異なるデータ出力同期クロック発生装置１０の動作
について説明する。クロックジェネレータ１１からコマ
ンドクロック信号線２１ａに送られたコマンドクロック
に同期して、メモリコントローラ１２から出力されたデ
ータがデータバス２５を通じてコマンドクロックと同一
方向に伝送されて同期型ＤＲＡＭデバイス１４ａ、１４
ｂ、１４ｃ及び１４ｄに、データ入出力線２４ａ、２４
ｂ、２４ｃ及び２４ｄを介して入力される。なお、上記
のコマンドクロックは、コマンドクロック入力線２１ｂ
を介して同期型ＤＲＡＭデバイス１４ａ、１４ｂ、１４
ｃ及び１４ｄに入力される。
ｄとデータクロックの入力ピン２２ａ、２２ｂ及び２２
ｃが異なるデータ出力同期クロック発生装置１０の動作
について説明する。クロックジェネレータ１１からコマ
ンドクロック信号線２１ａに送られたコマンドクロック
に同期して、メモリコントローラ１２から出力されたデ
ータがデータバス２５を通じてコマンドクロックと同一
方向に伝送されて同期型ＤＲＡＭデバイス１４ａ、１４
ｂ、１４ｃ及び１４ｄに、データ入出力線２４ａ、２４
ｂ、２４ｃ及び２４ｄを介して入力される。なお、上記
のコマンドクロックは、コマンドクロック入力線２１ｂ
を介して同期型ＤＲＡＭデバイス１４ａ、１４ｂ、１４
ｃ及び１４ｄに入力される。
【００１９】また、クロックジェネレータ１１からコマ
ンドクロック信号線２１ａに送られたコマンドクロック
に同期して、メモリコントローラ１２に対して最遠端に
配置されている同期型ＤＲＡＭデバイス１４ｄにより発
生されたデータクロックは、出力ピン２２ｄよりデータ
クロック出力用信号線２３ａ上に出力される。このデー
タクロック出力用信号線２３ａ上のデータクロックは、
データクロック入力線２３ｂよりメモリモジュール１３
上のすべての同期型ＤＲＡＭデバイス１４ａ、１４ｂ、
１４ｃ及び１４ｄに供給される。
ンドクロック信号線２１ａに送られたコマンドクロック
に同期して、メモリコントローラ１２に対して最遠端に
配置されている同期型ＤＲＡＭデバイス１４ｄにより発
生されたデータクロックは、出力ピン２２ｄよりデータ
クロック出力用信号線２３ａ上に出力される。このデー
タクロック出力用信号線２３ａ上のデータクロックは、
データクロック入力線２３ｂよりメモリモジュール１３
上のすべての同期型ＤＲＡＭデバイス１４ａ、１４ｂ、
１４ｃ及び１４ｄに供給される。
【００２０】このデータクロックに同期して、同期型Ｄ
ＲＡＭデバイス１４ａ、１４ｂ、１４ｃ及び１４ｄの各
々から出力されたデータは、データ入出力線２４ａ、２
４ｂ、２４ｃ及び２４ｄからデータバス２５をデータク
ロックと同一方向に伝送されて、メモリコントローラ１
２へ送られる。
ＲＡＭデバイス１４ａ、１４ｂ、１４ｃ及び１４ｄの各
々から出力されたデータは、データ入出力線２４ａ、２
４ｂ、２４ｃ及び２４ｄからデータバス２５をデータク
ロックと同一方向に伝送されて、メモリコントローラ１
２へ送られる。
【００２１】なお、このとき供給されるデータクロック
は、最遠端デバイスである同期型ＤＲＡＭ１４ｄのみか
らであり、そのほかの同期型ＤＲＡＭ１４ａ〜１４ｃの
データクロック出力ピン２２ａ、２２ｂ及び２２ｃにつ
いては、入出力を抑えるためにハイインピーダンスに設
定されている。
は、最遠端デバイスである同期型ＤＲＡＭ１４ｄのみか
らであり、そのほかの同期型ＤＲＡＭ１４ａ〜１４ｃの
データクロック出力ピン２２ａ、２２ｂ及び２２ｃにつ
いては、入出力を抑えるためにハイインピーダンスに設
定されている。
【００２２】かかる実施の形態によれば、メモリコント
ローラ１２に対して最遠端に配置されている同期型ＤＲ
ＡＭデバイス１４ｄにより発生されたデータクロック
を、メモリモジュール１３上のすべての同期型ＤＲＡＭ
デバイス１４ａ、１４ｂ、１４ｃ及び１４ｄに供給し、
このデータクロックに同期して同期型ＤＲＡＭデバイス
１４ａ、１４ｂ、１４ｃ及び１４ｄから読み出したデー
タをメモリコントローラ１２に送るようにしているた
め、データクロック出力用信号線２３ａの配線長をクロ
ックラインの折り返しのある従来装置に比べて約１／２
に抑えることができ、よって、信号の減衰を小さく抑え
ることができる。
ローラ１２に対して最遠端に配置されている同期型ＤＲ
ＡＭデバイス１４ｄにより発生されたデータクロック
を、メモリモジュール１３上のすべての同期型ＤＲＡＭ
デバイス１４ａ、１４ｂ、１４ｃ及び１４ｄに供給し、
このデータクロックに同期して同期型ＤＲＡＭデバイス
１４ａ、１４ｂ、１４ｃ及び１４ｄから読み出したデー
タをメモリコントローラ１２に送るようにしているた
め、データクロック出力用信号線２３ａの配線長をクロ
ックラインの折り返しのある従来装置に比べて約１／２
に抑えることができ、よって、信号の減衰を小さく抑え
ることができる。
【００２３】次に、本発明の第２の実施の形態について
説明する。図２は本発明になるデータ出力同期クロック
発生装置の第２の実施の形態のブロック図を示す。この
実施の形態のデータ出力同期クロック発生装置４０は、
クロックを発生するクロックジェネレータ４１を有する
メモリコントローラ４２と、メモリモジュール４３とか
らなる。
説明する。図２は本発明になるデータ出力同期クロック
発生装置の第２の実施の形態のブロック図を示す。この
実施の形態のデータ出力同期クロック発生装置４０は、
クロックを発生するクロックジェネレータ４１を有する
メモリコントローラ４２と、メモリモジュール４３とか
らなる。
【００２４】メモリモジュール４３は、チップＩＤを有
する同期型ＤＲＡＭデバイス４４ａ、４４ｂ、４４ｃ及
び４４ｄと、クロックジェネレータ４１からのクロック
を出力するためのコマンドクロック信号線５１ａと、コ
マンドクロック信号線５１ａ上のクロックを同期型ＤＲ
ＡＭデバイス４４ａ、４４ｂ、４４ｃ及び４４ｄに入力
するためのコマンドクロック入力線５１ｂと、メモリコ
ントローラ４２に対して最遠端に配置された同期型ＤＲ
ＡＭデバイス１４ｄのデータクロック入出力ピン５２ｄ
から出力されるデータクロックをメモリコントローラ４
２へ伝送する出力用信号線５３ａと、出力用信号線５３
ａ上のデータクロックを同期型ＤＲＡＭデバイス４４
ａ、４４ｂ、４４ｃ及び４４ｄに入力するためのデータ
クロック入力線５３ｂと、同期型ＤＲＡＭデバイス４４
ａ、４４ｂ及び４４ｃのデータクロック入出力ピン５２
ａ、５２ｂ及び５２ｃと、メモリコントローラ４２と同
期型ＤＲＡＭデバイス４４ａ、４４ｂ、４４ｃ及び４４
ｄ間でデータのやり取りを行うためのデータ入出力線５
４ａ、５４ｂ、５４ｃ及び５４ｄ並びにデータバス５５
からなる。
する同期型ＤＲＡＭデバイス４４ａ、４４ｂ、４４ｃ及
び４４ｄと、クロックジェネレータ４１からのクロック
を出力するためのコマンドクロック信号線５１ａと、コ
マンドクロック信号線５１ａ上のクロックを同期型ＤＲ
ＡＭデバイス４４ａ、４４ｂ、４４ｃ及び４４ｄに入力
するためのコマンドクロック入力線５１ｂと、メモリコ
ントローラ４２に対して最遠端に配置された同期型ＤＲ
ＡＭデバイス１４ｄのデータクロック入出力ピン５２ｄ
から出力されるデータクロックをメモリコントローラ４
２へ伝送する出力用信号線５３ａと、出力用信号線５３
ａ上のデータクロックを同期型ＤＲＡＭデバイス４４
ａ、４４ｂ、４４ｃ及び４４ｄに入力するためのデータ
クロック入力線５３ｂと、同期型ＤＲＡＭデバイス４４
ａ、４４ｂ及び４４ｃのデータクロック入出力ピン５２
ａ、５２ｂ及び５２ｃと、メモリコントローラ４２と同
期型ＤＲＡＭデバイス４４ａ、４４ｂ、４４ｃ及び４４
ｄ間でデータのやり取りを行うためのデータ入出力線５
４ａ、５４ｂ、５４ｃ及び５４ｄ並びにデータバス５５
からなる。
【００２５】次に、このデータクロックの出力ピン５２
ｄとデータクロックの入力ピン５２ａ、５２ｂ及び５２
ｃが共通なデータ出力同期クロック発生装置４０の動作
について説明する。クロックジェネレータ４１からコマ
ンドクロック信号線５１ａに送られたコマンドクロック
に同期して、メモリコントローラ４２から出力されたデ
ータがデータバス５５を通じてコマンドクロックと同一
方向に伝送されて同期型ＤＲＡＭデバイス４４ａ、４４
ｂ、４４ｃ及び４４ｄに、データ入出力線５４ａ、５４
ｂ、５４ｃ及び５４ｄを介して入力される。なお、上記
のコマンドクロックは、コマンドクロック入力線５１ｂ
を介して同期型ＤＲＡＭデバイス４４ａ、４４ｂ、４４
ｃ及び４４ｄに入力される。
ｄとデータクロックの入力ピン５２ａ、５２ｂ及び５２
ｃが共通なデータ出力同期クロック発生装置４０の動作
について説明する。クロックジェネレータ４１からコマ
ンドクロック信号線５１ａに送られたコマンドクロック
に同期して、メモリコントローラ４２から出力されたデ
ータがデータバス５５を通じてコマンドクロックと同一
方向に伝送されて同期型ＤＲＡＭデバイス４４ａ、４４
ｂ、４４ｃ及び４４ｄに、データ入出力線５４ａ、５４
ｂ、５４ｃ及び５４ｄを介して入力される。なお、上記
のコマンドクロックは、コマンドクロック入力線５１ｂ
を介して同期型ＤＲＡＭデバイス４４ａ、４４ｂ、４４
ｃ及び４４ｄに入力される。
【００２６】また、クロックジェネレータ４１からコマ
ンドクロック信号線５１ａに送られたコマンドクロック
に同期して、メモリコントローラ４２に対して最遠端に
配置されている同期型ＤＲＡＭデバイス４４ｄにより発
生されたデータクロックは、入出力ピン５２ｄよりデー
タクロック出力用信号線５３ａ上に出力される。このデ
ータクロック出力用信号線５３ａ上のデータクロック
は、データクロック入力線５３ｂよりメモリモジュール
４３上の入出力ピン５２ａ、５２ｂ、５２ｃを介して同
期型ＤＲＡＭデバイス４４ａ、４４ｂ、４４ｃに供給さ
れる。
ンドクロック信号線５１ａに送られたコマンドクロック
に同期して、メモリコントローラ４２に対して最遠端に
配置されている同期型ＤＲＡＭデバイス４４ｄにより発
生されたデータクロックは、入出力ピン５２ｄよりデー
タクロック出力用信号線５３ａ上に出力される。このデ
ータクロック出力用信号線５３ａ上のデータクロック
は、データクロック入力線５３ｂよりメモリモジュール
４３上の入出力ピン５２ａ、５２ｂ、５２ｃを介して同
期型ＤＲＡＭデバイス４４ａ、４４ｂ、４４ｃに供給さ
れる。
【００２７】このデータクロックに同期して、同期型Ｄ
ＲＡＭデバイス４４ａ、４４ｂ、４４ｃ及び４４ｄの各
々から出力されたデータは、データ入出力線５４ａ、５
４ｂ、５４ｃ及び５４ｄからデータバス５５をデータク
ロックと同一方向に伝送されて、メモリコントローラ４
２へ送られる。
ＲＡＭデバイス４４ａ、４４ｂ、４４ｃ及び４４ｄの各
々から出力されたデータは、データ入出力線５４ａ、５
４ｂ、５４ｃ及び５４ｄからデータバス５５をデータク
ロックと同一方向に伝送されて、メモリコントローラ４
２へ送られる。
【００２８】なお、このとき最遠端デバイスである同期
型ＤＲＡＭデバイス１４ｄの入出力ピン５２ｄはデータ
クロック用出力ピンとして機能し、同期型ＤＲＡＭデバ
イス１４ｄではデータクロックは内部にて受け渡しを行
う。そのために、最遠端の同期型ＤＲＡＭデバイス４４
ｄにおいては、デバイス４４ｄ自身で調整された内部ク
ロックを用いることになる。この第２の実施の形態も第
１の実施の形態と同様の効果を奏する。
型ＤＲＡＭデバイス１４ｄの入出力ピン５２ｄはデータ
クロック用出力ピンとして機能し、同期型ＤＲＡＭデバ
イス１４ｄではデータクロックは内部にて受け渡しを行
う。そのために、最遠端の同期型ＤＲＡＭデバイス４４
ｄにおいては、デバイス４４ｄ自身で調整された内部ク
ロックを用いることになる。この第２の実施の形態も第
１の実施の形態と同様の効果を奏する。
【００２９】前記の第１の実施の形態とこの第２の実施
の形態との違いは、第１の実施の形態では、同期型ＤＲ
ＡＭデバイスのデータクロックの入力ピンと出力ピンを
別々に設け、データクロック出力ピンは最遠端の同期型
ＤＲＡＭデバイス（図１の１４ｄ）のみ使用し、他の同
期型ＤＲＡＭデバイス（図１の１４ａ〜１４ｃ）のデー
タクロック出力ピンはそれぞれハイインピーダンスに設
定しているのに対し、第２の実施の形態では、すべての
同期型ＤＲＡＭデバイスの入出力ピンを共通にして、最
遠端の同期型ＤＲＡＭデバイス（図２の４４ｄ）のみデ
ータクロックを外部から入出力ピンを介して入力するの
ではなく、内部にて調整させている点である。
の形態との違いは、第１の実施の形態では、同期型ＤＲ
ＡＭデバイスのデータクロックの入力ピンと出力ピンを
別々に設け、データクロック出力ピンは最遠端の同期型
ＤＲＡＭデバイス（図１の１４ｄ）のみ使用し、他の同
期型ＤＲＡＭデバイス（図１の１４ａ〜１４ｃ）のデー
タクロック出力ピンはそれぞれハイインピーダンスに設
定しているのに対し、第２の実施の形態では、すべての
同期型ＤＲＡＭデバイスの入出力ピンを共通にして、最
遠端の同期型ＤＲＡＭデバイス（図２の４４ｄ）のみデ
ータクロックを外部から入出力ピンを介して入力するの
ではなく、内部にて調整させている点である。
【００３０】このため、第２の実施の形態では、内部で
調整回路を設ける必要があり、その分回路面積が増え
る。一方、第１の実施の形態ではデバイスとしては第２
の実施の形態のような調整回路は必要ないが、ピン数が
多くなるのと最遠端デバイス以外でデータクロック出力
ピンをハイインピーダンスに固定するためのモジュール
への工夫が必要である。
調整回路を設ける必要があり、その分回路面積が増え
る。一方、第１の実施の形態ではデバイスとしては第２
の実施の形態のような調整回路は必要ないが、ピン数が
多くなるのと最遠端デバイス以外でデータクロック出力
ピンをハイインピーダンスに固定するためのモジュール
への工夫が必要である。
【００３１】次に、本発明の第３の実施の形態について
説明する。図３は本発明になるデータ出力同期クロック
発生装置の第３の実施の形態のブロック図を示す。この
実施の形態のデータ出力同期クロック発生装置７０は、
クロックを発生するクロックジェネレータ７１を有する
メモリコントローラ７２と、メモリモジュール７３とか
らなる。
説明する。図３は本発明になるデータ出力同期クロック
発生装置の第３の実施の形態のブロック図を示す。この
実施の形態のデータ出力同期クロック発生装置７０は、
クロックを発生するクロックジェネレータ７１を有する
メモリコントローラ７２と、メモリモジュール７３とか
らなる。
【００３２】メモリモジュール７３は、同期型ＤＲＡＭ
デバイス７４ａ、７４ｂ、７４ｃ及び７４ｄと、メモリ
コントローラ７２に対して最遠端位置に配置されたデー
タクロックジェネレータ７５と、クロックジェネレータ
７１からのクロックを出力するためのコマンドクロック
信号線８１ａと、コマンドクロック信号線８１ａ上のク
ロックを同期型ＤＲＡＭデバイス７４ａ、７４ｂ、７４
ｃ及び７４ｄに入力するためのコマンドクロック入力線
８１ｂと、データクロックジェネレータ７５のデータク
ロック出力ピン８２と、データクロック出力ピン８２か
ら出力されるデータクロックをメモリコントローラ７２
へ伝送する出力用信号線８３ａと、出力用信号線８３ａ
上のデータクロックを同期型ＤＲＡＭデバイス７４ａ、
７４ｂ、７４ｃ及び７４ｄに入力するためのデータクロ
ック入力線８３ｂと、同期型ＤＲＡＭデバイス７４ａ、
７４ｂ、７４ｃ及び７４ｄのデータクロック入力ピン８
４ａ、８４ｂ、８４ｃ及び８４ｄと、メモリコントロー
ラ７２と同期型ＤＲＡＭデバイス７４ａ、７４ｂ、７４
ｃ及び７４ｄ間でデータのやり取りを行うためのデータ
入出力線８５ａ、８５ｂ、８５ｃ及び８５ｄ並びにデー
タバス８６からなる。
デバイス７４ａ、７４ｂ、７４ｃ及び７４ｄと、メモリ
コントローラ７２に対して最遠端位置に配置されたデー
タクロックジェネレータ７５と、クロックジェネレータ
７１からのクロックを出力するためのコマンドクロック
信号線８１ａと、コマンドクロック信号線８１ａ上のク
ロックを同期型ＤＲＡＭデバイス７４ａ、７４ｂ、７４
ｃ及び７４ｄに入力するためのコマンドクロック入力線
８１ｂと、データクロックジェネレータ７５のデータク
ロック出力ピン８２と、データクロック出力ピン８２か
ら出力されるデータクロックをメモリコントローラ７２
へ伝送する出力用信号線８３ａと、出力用信号線８３ａ
上のデータクロックを同期型ＤＲＡＭデバイス７４ａ、
７４ｂ、７４ｃ及び７４ｄに入力するためのデータクロ
ック入力線８３ｂと、同期型ＤＲＡＭデバイス７４ａ、
７４ｂ、７４ｃ及び７４ｄのデータクロック入力ピン８
４ａ、８４ｂ、８４ｃ及び８４ｄと、メモリコントロー
ラ７２と同期型ＤＲＡＭデバイス７４ａ、７４ｂ、７４
ｃ及び７４ｄ間でデータのやり取りを行うためのデータ
入出力線８５ａ、８５ｂ、８５ｃ及び８５ｄ並びにデー
タバス８６からなる。
【００３３】次に、このデータ出力同期クロック発生装
置７０の動作について説明する。クロックジェネレータ
７１からコマンドクロック信号線８１ａに送られたコマ
ンドクロックに同期して、メモリコントローラ７２から
出力されたデータがデータバス８６を通じてコマンドク
ロックと同一方向に伝送されて同期型ＤＲＡＭデバイス
７４ａ、７４ｂ、７４ｃ及び７４ｄに、データ入出力線
８５ａ、８５ｂ、８５ｃ及び８５ｄを介して入力され
る。なお、上記のコマンドクロックは、コマンドクロッ
ク入力線８１ｂを介して同期型ＤＲＡＭデバイス７４
ａ、７４ｂ、７４ｃ及び７４ｄに入力され、また、デー
タクロックジェネレータ７５に入力される。
置７０の動作について説明する。クロックジェネレータ
７１からコマンドクロック信号線８１ａに送られたコマ
ンドクロックに同期して、メモリコントローラ７２から
出力されたデータがデータバス８６を通じてコマンドク
ロックと同一方向に伝送されて同期型ＤＲＡＭデバイス
７４ａ、７４ｂ、７４ｃ及び７４ｄに、データ入出力線
８５ａ、８５ｂ、８５ｃ及び８５ｄを介して入力され
る。なお、上記のコマンドクロックは、コマンドクロッ
ク入力線８１ｂを介して同期型ＤＲＡＭデバイス７４
ａ、７４ｂ、７４ｃ及び７４ｄに入力され、また、デー
タクロックジェネレータ７５に入力される。
【００３４】データクロックジェネレータ７５は、位相
同期ループ（ＰＬＬ）回路あるいはバッファ回路から構
成されており、上記のコマンドクロックが入力される
と、コマンドクロックに同期したデータクロックを生成
し、そのデータクロックをデータクロック出力ピン８２
を介してデータクロック出力用信号線８３ａへ出力す
る。この出力用信号線８３ａ上のデータクロックは、他
のデバイスのデータクロック入力用信号線８３ｂを介し
てデータクロック入力ピン８２ａ、８２ｂ、８２ｃ及び
８２ｄよりメモリモジュール７３上のすべての同期型Ｄ
ＲＡＭデバイス７４ａ、７４ｂ、７４ｃ及び７４ｄに並
列に供給される。
同期ループ（ＰＬＬ）回路あるいはバッファ回路から構
成されており、上記のコマンドクロックが入力される
と、コマンドクロックに同期したデータクロックを生成
し、そのデータクロックをデータクロック出力ピン８２
を介してデータクロック出力用信号線８３ａへ出力す
る。この出力用信号線８３ａ上のデータクロックは、他
のデバイスのデータクロック入力用信号線８３ｂを介し
てデータクロック入力ピン８２ａ、８２ｂ、８２ｃ及び
８２ｄよりメモリモジュール７３上のすべての同期型Ｄ
ＲＡＭデバイス７４ａ、７４ｂ、７４ｃ及び７４ｄに並
列に供給される。
【００３５】同期型ＤＲＡＭデバイス７４ａ、７４ｂ、
７４ｃ及び７４ｄは、入力されたデータクロックに同期
してデータを出力する。このデータは、データ入出力線
８５ａ、８５ｂ、８５ｃ及び８５ｄからデータバス８６
をデータクロックと同一方向に伝送されて、メモリコン
トローラ７２へ送られる。
７４ｃ及び７４ｄは、入力されたデータクロックに同期
してデータを出力する。このデータは、データ入出力線
８５ａ、８５ｂ、８５ｃ及び８５ｄからデータバス８６
をデータクロックと同一方向に伝送されて、メモリコン
トローラ７２へ送られる。
【００３６】かかる実施の形態によれば、メモリコント
ローラ７２に対して最遠端に配置されているデータクロ
ックジェネレータ７５により発生されたデータクロック
を、メモリモジュール７３上のすべての同期型ＤＲＡＭ
デバイス７４ａ、７４ｂ、７４ｃ及び７４ｄに供給し、
このデータクロックに同期して同期型ＤＲＡＭデバイス
７４ａ、７４ｂ、７４ｃ及び７４ｄから読み出したデー
タをメモリコントローラ７２に送るようにしているた
め、データクロック出力用信号線８３ａの配線長をクロ
ックラインの折り返しのある従来装置に比べて約１／２
に抑えることができ、よって、信号の減衰を小さく抑え
ることができる。
ローラ７２に対して最遠端に配置されているデータクロ
ックジェネレータ７５により発生されたデータクロック
を、メモリモジュール７３上のすべての同期型ＤＲＡＭ
デバイス７４ａ、７４ｂ、７４ｃ及び７４ｄに供給し、
このデータクロックに同期して同期型ＤＲＡＭデバイス
７４ａ、７４ｂ、７４ｃ及び７４ｄから読み出したデー
タをメモリコントローラ７２に送るようにしているた
め、データクロック出力用信号線８３ａの配線長をクロ
ックラインの折り返しのある従来装置に比べて約１／２
に抑えることができ、よって、信号の減衰を小さく抑え
ることができる。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
複数個のランダム・アクセス・メモリのうち、メモリコ
ントローラに対して最遠端の位置に配置されたランダム
・アクセス・メモリ又はデータクロックジェネレータに
より、コマンドクロックに同期して発生出力されたデー
タクロックを、複数個のランダム・アクセス・メモリに
それぞれ入力し、データクロックに同期して複数個のラ
ンダム・アクセス・メモリからデータを読み出してメモ
リコントローラへ送ることにより、従来装置のようなク
ロックラインの折り返しをなくしたため、データクロッ
クの配線長を従来の約１／２にすることができ、よっ
て、クロック信号の減衰が従来に比べて少なく、従来に
比し多くのデバイスを有するメモリモジュールに適用で
きる。
複数個のランダム・アクセス・メモリのうち、メモリコ
ントローラに対して最遠端の位置に配置されたランダム
・アクセス・メモリ又はデータクロックジェネレータに
より、コマンドクロックに同期して発生出力されたデー
タクロックを、複数個のランダム・アクセス・メモリに
それぞれ入力し、データクロックに同期して複数個のラ
ンダム・アクセス・メモリからデータを読み出してメモ
リコントローラへ送ることにより、従来装置のようなク
ロックラインの折り返しをなくしたため、データクロッ
クの配線長を従来の約１／２にすることができ、よっ
て、クロック信号の減衰が従来に比べて少なく、従来に
比し多くのデバイスを有するメモリモジュールに適用で
きる。
【図１】本発明の第１の実施の形態のブロック図であ
る。
る。
【図２】本発明の第２の実施の形態のブロック図であ
る。
る。
【図３】本発明の第３の実施の形態のブロック図であ
る。
る。
【図４】従来の一例ののブロック図である。
１０、４０、７０データ出力同期クロック発生装置 １１、４１、７１ クロックジェネレータ １２、４２、７２ メモリコントローラ １３、４３、７３ メモリモジュール １４ａ〜１４ｄ、４４ａ〜４４ｄ、７４ａ〜７４ｄ 同
期型ダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ） ２１ａ、５１ａ、８１ａ コマンドクロック信号線 ２１ｂ、５１ｂ、８１ｂ コマンドクロック入力線 ２２ａ、２２ｂ、２２ｃ データクロック入力ピン ２２ｄ データクロック出力ピン ２３ａ、５３ａ、８３ａ データクロック出力信号線 ２３ｂ、５３ｂ、８３ｂ データクロック入力信号線 ２４ａ〜２４ｄ、５４ａ〜５４ｄ、８５ａ〜８５ｄ デ
ータ入出力線 ２５、５５、８６ データバス ５２ａ〜５２ｄ データクロック入出力ピン ７５ データクロックジェネレータ ８２ データクロック出力ピン ８４ａ〜８４ｄ データクロック入力ピン
期型ダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ） ２１ａ、５１ａ、８１ａ コマンドクロック信号線 ２１ｂ、５１ｂ、８１ｂ コマンドクロック入力線 ２２ａ、２２ｂ、２２ｃ データクロック入力ピン ２２ｄ データクロック出力ピン ２３ａ、５３ａ、８３ａ データクロック出力信号線 ２３ｂ、５３ｂ、８３ｂ データクロック入力信号線 ２４ａ〜２４ｄ、５４ａ〜５４ｄ、８５ａ〜８５ｄ デ
ータ入出力線 ２５、５５、８６ データバス ５２ａ〜５２ｄ データクロック入出力ピン ７５ データクロックジェネレータ ８２ データクロック出力ピン ８４ａ〜８４ｄ データクロック入力ピン
Claims (4)
- 【請求項１】 データバスに共通に接続されており、少
なくともコマンドクロックに基づき前記データバス及び
データ入出力線を介して入力されたデータを書き込み、
データクロックに基づき前記データ入出力線を介して前
記データバスにデータを読み出す複数個の同期式のラン
ダム・アクセス・メモリと、 前記コマンドクロックを発生して前記複数個のランダム
・アクセス・メモリに供給すると共に、該コマンドクロ
ックに同期したデータを発生して前記データバス及びデ
ータ入出力線を介して前記複数個のランダム・アクセス
・メモリに並列に供給するメモリコントローラと、 前記複数個のランダム・アクセス・メモリのうち、前記
メモリコントローラに対して最遠端の位置に配置された
ランダム・アクセス・メモリにより、前記コマンドクロ
ックに同期して発生出力されたデータクロックを、前記
メモリコントローラへ入力すると共に分岐して前記複数
個のランダム・アクセス・メモリにそれぞれ入力し、該
データクロックに同期して該複数個のランダム・アクセ
ス・メモリから読み出されたデータを前記データ入出力
線及びデータバスを介して出力させる制御手段とを有す
ることを特徴とするデータ出力同期クロック発生装置。 - 【請求項２】 前記複数個のランダム・アクセス・メモ
リのうち、前記メモリコントローラに対して最遠端の位
置に配置されたランダム・アクセス・メモリは前記デー
タクロックを出力するデータクロック出力ピンを有して
おり、前記複数個のランダム・アクセス・メモリのう
ち、残りのランダム・アクセス・メモリは、データクロ
ック入力ピンを有しており、前記制御手段は、前記デー
タクロック出力ピンから出力されたデータクロックをデ
ータクロック入力用信号線を介して前記複数個のランダ
ム・アクセス・メモリにそれぞれ供給し、前記データク
ロック入力ピンはそれぞれハイインピーダンスに設定す
ることを特徴とする請求項１記載のデータ出力同期クロ
ック発生装置。 - 【請求項３】 前記複数個のランダム・アクセス・メモ
リはそれぞれデータクロックの入出力ピンを有してお
り、前記制御手段は、前記複数個のランダム・アクセス
・メモリのうち、前記メモリコントローラに対して最遠
端の位置に配置されたランダム・アクセス・メモリの前
記データクロックの入出力ピンから出力したデータクロ
ックを、残りのランダム・アクセス・メモリのデータク
ロックの入出力ピンに入力し、前記最遠端の位置に配置
されたランダム・アクセス・メモリは自己がデータクロ
ック入出力ピンへ出力する内部クロックを該データクロ
ックとして用いることを特徴とする請求項１記載のデー
タ出力同期クロック発生装置。 - 【請求項４】 データバスに共通に接続されており、少
なくともコマンドクロックに基づき前記データバス及び
データ入出力線を介して入力されたデータを書き込み、
データクロックに基づき前記データ入出力線を介して前
記データバスにデータを読み出す複数個の同期式のラン
ダム・アクセス・メモリと、 前記複数個のランダム・アクセス・メモリよりも、前記
メモリコントローラに対して最遠端の位置に配置された
データクロックジェネレータと、前記コマンドクロック
を発生して前記複数個のランダム・アクセス・メモリと データクロックジェネレータにそれぞれ供給すると共
に、該コマンドクロックに同期したデータを発生して前
記データバス及びデータ入出力線を介して前記複数個の
ランダム・アクセス・メモリに並列に供給するメモリコ
ントローラと、 前記データクロックジェネレータにより、前記コマンド
クロックに同期して発生出力されたデータクロックを、
前記メモリコントローラへ入力すると共に分岐して前記
複数個のランダム・アクセス・メモリにそれぞれ入力
し、該データクロックに同期して該複数個のランダム・
アクセス・メモリから読み出されたデータを前記データ
入出力線及びデータバスを介して出力させる制御手段と
を有することを特徴とするデータ出力同期クロック発生
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20593497A JP3196692B2 (ja) | 1997-07-31 | 1997-07-31 | データ出力同期クロック発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20593497A JP3196692B2 (ja) | 1997-07-31 | 1997-07-31 | データ出力同期クロック発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1153296A true JPH1153296A (ja) | 1999-02-26 |
| JP3196692B2 JP3196692B2 (ja) | 2001-08-06 |
Family
ID=16515158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20593497A Expired - Fee Related JP3196692B2 (ja) | 1997-07-31 | 1997-07-31 | データ出力同期クロック発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3196692B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6813196B2 (en) * | 2000-06-30 | 2004-11-02 | Hynix Semiconductor, Inc. | High speed interface type semiconductor memory device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5666079A (en) | 1994-05-06 | 1997-09-09 | Plx Technology, Inc. | Binary relative delay line |
-
1997
- 1997-07-31 JP JP20593497A patent/JP3196692B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6813196B2 (en) * | 2000-06-30 | 2004-11-02 | Hynix Semiconductor, Inc. | High speed interface type semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3196692B2 (ja) | 2001-08-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5646904A (en) | Semicoductor memory with a timing controlled for receiving data at a semiconductor memory module to be accessed | |
| EP0649100B1 (en) | Data processing system | |
| US7120743B2 (en) | Arbitration system and method for memory responses in a hub-based memory system | |
| US6795906B2 (en) | Memory controller, interface device and method using a mode selection signal to support different types of memories | |
| US6446158B1 (en) | Memory system using FET switches to select memory banks | |
| US5886948A (en) | Memory having a plurality of external clock signal inputs | |
| CN1343987B (zh) | 半导体存储器件及采用其的存储模块和系统 | |
| KR100630726B1 (ko) | 동작 모드가 별도로 설정되는 메모리 장치들을 구비하는메모리 시스템 및 동작 모드 설정 방법 | |
| KR20060063698A (ko) | 반도체 메모리 모듈 및 반도체 회로 | |
| KR20080018135A (ko) | 메모리 클록 신호를 전송하는 방법 및 회로 | |
| US7429898B2 (en) | Clock signal generating circuit, semiconductor integrated circuit and method for controlling a frequency division ratio | |
| JP2002109882A (ja) | 半導体メモリ装置、メモリシステム、及びメモリデータアクセス方法 | |
| KR100532432B1 (ko) | 커맨드 신호와 어드레스 신호의 고속 전송이 가능한메모리 시스템 | |
| US6336190B1 (en) | Storage apparatus | |
| JP2991023B2 (ja) | データ送信装置、データ送受信装置及びシステム | |
| JP3196692B2 (ja) | データ出力同期クロック発生装置 | |
| US7107476B2 (en) | Memory system using non-distributed command/address clock signals | |
| KR100396885B1 (ko) | 고주파 클럭 신호의 주파수를 낮추어 어드레스 및커맨드의 동작 주파수로 사용하고 서로 다른 주파수의클럭 신호들을 수신하는 반도체 메모리 장치, 이를포함하는 메모리 모듈 및 시스템 메모리 모듈 | |
| TW201342375A (zh) | 使用堆疊記憶體裝置晶粒之記憶體系統及方法 | |
| KR100408397B1 (ko) | 데이터 지연시간을 외부에서 조절할 수 있는 반도체메모리장치 및 이를 구비하는 메모리모듈 | |
| US5640362A (en) | Lead frame clock distribution for integrated circuit memory devices | |
| US20030067835A1 (en) | Memory device | |
| JP4952177B2 (ja) | 記憶装置 | |
| JP3853209B2 (ja) | セットアップタイムエラーを回避したメモリコントローラ | |
| KR100546097B1 (ko) | 제어 및 어드레스 클럭 비분배형 메모리 시스템 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080608 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090608 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090608 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100608 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110608 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120608 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120608 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130608 Year of fee payment: 12 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |