JPH1153307A - シリアルインタフェースバス送受信回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＳＤＡ上のデータとＳＣＬ上のクロック信号
とが同時的に変化する場合に誤動作するという課題があ
った。 【解決手段】 データ信号線を介して入力されたデータ
およびクロック信号線を介して入力されたクロック信号
をもとに、マスタデバイスとの間のデータ送受の停止お
よび前記データ送受の開始を検出して当該検出結果を出
力するとともに、前記クロック信号の信号レベルにより
リセットされるデータ送受停止・開始検出手段と、該デ
ータ送受停止・開始検出手段による前記検出結果をもと
に時限動作を行い、設定された時間経過後にストップ条
件認識信号およびスタート条件認識信号を出力する条件
認識信号時限出力手段とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、データ信号線お
よびクロック信号線の２本の信号線により情報の転送を
行うシリアルインタフェースバス送受信回路に関するも
のである。

【０００２】

【従来の技術】従来のシリアルインタフェースバス送受
信回路としてはＩ² Ｃバスがあり、ＴＶ製品やＶＴＲ製
品などの電気回路に用いられるＩＣ間の情報転送に用い
られている。図６は、従来のシリアルインタフェースバ
ス送受信回路の構成を示す回路図であり、図において、
１はシリアルインタフェースバスのデータが出力される
データ信号線、２はシリアルインタフェースバスのクロ
ック信号が出力されるクロック信号線であり、このシリ
アルインタフェースバスは図示していない例えばマイク
ロコントローラなどのマスタデバイスと接続されてい
る。３はデータ信号線１へ出力されたデータをこのシリ
アルインタフェースバス送受信回路へ取り込むためのデ
ータ用入力バッファ回路、４は当該シリアルインタフェ
ースバス送受信回路からデータをデータ信号線１へ出力
するためのデータ用出力バッファ回路、５はクロック信
号線２へ出力されたクロック信号を当該シリアルインタ
フェースバス送受信回路へ取り込むためのクロック用入
力バッファ回路である。

【０００３】６はストップ条件およびスタート条件を生
成するストップ・スタート条件生成回路であり、ストッ
プ条件検出用Ｄフリップフロップ６ａ、スタート条件検
出用Ｄフリップフロップ６ｂ、ノア回路６ｃ、ラッチ回
路６ｄ、Ｄフリップフロップ６ｅ、Ｄフリップフロップ
６ｆを備えている。スタート条件検出用Ｄフリップフロ
ップ６ｂのリセット端子は、前記マスタデバイスからク
ロック信号線２へ供給されたクロック信号がクロック用
入力バッファ回路５を介して出力されるクロック信号供
給ライン（以下、ＳＣＬという）と接続される。また、
スタート条件検出用Ｄフリップフロップ６ｂのクロック
信号入力端子は、前記マスタデバイスからデータ信号線
１へ供給されたデータがデータ用入力バッファ回路３を
介して出力されるデータ供給ライン（以下、ＳＤＡとい
う）と接続されている。また、スタート条件検出用Ｄフ
リップフロップ６ｂのデータ端子はＶｃｃラインと接続
されている。ストップ条件検出用Ｄフリップフロップ６
ａのリセット端子は、スタート条件検出用Ｄフリップフ
ロップ６ｂの反転Ｑ￣出力端子と接続されている。ま
た、ストップ条件検出用Ｄフリップフロップ６ａのクロ
ック信号入力端子は、前記ＳＤＡと接続されている。ま
た、スタート条件検出用Ｄフリップフロップ６ａのデー
タ端子はＶｃｃラインと接続されている。

【０００４】ノア回路６ｃのそれぞれの入力端子は、一
方の入力端子がストップ条件検出用Ｄフリップフロップ
６ａの非反転Ｑ出力端子と接続され、他方の入力端子が
スタート条件検出用Ｄフリップフロップ６ｂの非反転Ｑ
出力端子と接続されている。また、ノア回路６ｃの出力
端子はラッチ回路６ｄのセット端子およびＤフリップフ
ロップ６ｆのリセット端子と接続されている。

【０００５】ラッチ回路６ｄの非反転Ｑ出力端子はＤフ
リップフロップ６ｅのデータ端子と接続され、リセット
端子はＤフリップフロップ６ｆの反転Ｑ￣出力端子と接
続されており、ラッチ回路６ｄの反転Ｑ￣出力端子から
はシリアルインタフェース動作の初期化を行うためのバ
スフリー信号（ＢＵＳ ＦＲＥＥ）が出力される。

【０００６】Ｄフリップフロップ６ｅおよびＤフリップ
フロップ６ｆのクロック信号入力端子は前記ＳＣＬと接
続され、Ｄフリップフロップ６ｅの非反転Ｑ出力端子は
Ｄフリップフロップ６ｆのデータ端子と接続されてい
る。

【０００７】７は制御論理部、８は８ビットのデータを
直並列変換または並直列変換する８ビットシフトレジス
タ、９はサブアドレスを内部状態として保持し出力する
Ｎビットカウンタ、１０は８ビットシフトレジスタ８か
ら出力された内部情報またはアクノレッジを出力する出
力選択回路、１１は出力選択回路１０の出力に対しバス
規格で規定する遅延量を付加するための遅延回路、１２
および１４はデータ情報が書き込まれるサブアドレスを
デコードするアドレスデコーダ、１３はアドレスデコー
ダ１２のデコード出力によりデータ情報が書き込まれる
内部レジスタ、１５はアドレスデコーダ１４のデコード
出力によりデータ情報が書き込まれる内部レジスタであ
る。１６および１８は内部情報を読み出すためのサブア
ドレスをデコードするアドレスデコーダ、１７はアドレ
スデコーダ１６のデコード出力により内部情報を読み出
すための情報選択素子、１９はアドレスデコーダ１８の
デコード出力により内部情報を読み出すための情報選択
素子である。

【０００８】制御論理部７は、データ用入力バッファ回
路３を介して前記ＳＤＡへ出力されたデータ、クロック
用入力バッファ回路５を介して前記ＳＣＬへ出力された
クロック信号、ラッチ回路６ｄの反転Ｑ￣出力端子から
出力されたバスフリー信号、および８ビットシフトレジ
スタ８により変換されたデータが供給され、これら各信
号をもとに操作信号ＰＩＤＳＣ、ＳＲ８Ｔ、ＤＡＴＡＯ
ＵＴＥＮ、ＡＣＫＯＵＴ、ＳＡＥＰ、ＳＡＬＤＣ、ＳＴ
ＲＢＣ、ＬＱＢＯＥＣを生成し、各制御信号線へ出力す
る。ＰＩＤＳＣは読み出された内部情報を８ビットシフ
トレジスタ８へロードするための操作信号、ＳＲ８Ｔは
８ビットシフトレジスタ８のシフトタイミングを規定す
る操作信号、ＤＡＴＡＯＵＴＥＮは出力選択回路１０か
らの内部情報の出力を制御する操作信号、ＡＣＫＯＵＴ
は出力選択回路１０からのアクノレッジの出力を制御す
る操作信号、ＳＡＥＰはＮビットカウンタ９の内部状態
を‘＋１’更新するための操作信号である。ＳＡＬＤＣ
はＮビットカウンタ９へサブアドレス情報をロードする
ための操作信号である。ＳＴＲＢＣは内部レジスタ１
３，１５へデータ情報を書き込むための操作信号であ
る。ＬＱＢＯＥＣは読み出された内部情報を８ビットシ
フトレジスタ８へ与えるための操作信号である。

【０００９】次に動作について説明する。図７は、この
シリアルインタフェースバス送受信回路の動作を示すタ
イミングチャートである。先ず、ＳＣＬ上のクロック信
号レベルが‘Ｈ’レベルのときのＳＤＡ上のデータの立
ち上がりエッジを検出することでＤフリップフロップ６
ａがストップ条件を検出する。Ｄフリップフロップ６ａ
の非反転Ｑ出力端子からのストップ条件検出出力はノア
回路６ｃを経てラッチ回路６ｄのセット端子およびＤフ
リップフロップ６ｆのリセット端子へ与えられる。この
結果、ラッチ回路６ｄはセットされて、ラッチ回路６ｄ
の反転Ｑ￣出力であるバスフリー信号が有意となり制御
論理部７の動作を初期化する。引き続いてＳＣＬ上のク
ロック信号レベルが‘Ｈ’レベルのときのＳＤＡ上のデ
ータの立ち下がりエッジを検出することでＤフリップフ
ロップ６ｂがスタート条件を検出する。Ｄフリップフロ
ップ６ｂの反転Ｑ￣出力端子からの出力はＤフリップフ
ロップ６ａをリセットして、Ｄフリップフロップ６ａか
ら出力されていたストップ条件検出出力を消す。Ｄフリ
ップフロップ６ｂの非反転Ｑ出力端子からのスタート条
件検出出力は、ノア回路６ｃを経てラッチ回路６ｄのセ
ット端子およびＤフリップフロップ６ｆのリセット端子
へ与えられ、ラッチ回路６ｄはセット状態を維持し、制
御論理部７は前記初期化を継続する。

【００１０】次いで、シリアル転送操作が開始されて、
ＳＣＬ上に負極性のクロック信号がマスタデバイスから
供給される。この結果、最初の前記クロック信号の
‘Ｌ’レベルによりＤフリップフロップ６ｂはリセット
され、Ｄフリップフロップ６ｂの非反転Ｑ出力端子から
出力されていたスタート条件検出出力は消える。この状
態ではラッチ回路６ｄはセット状態を維持しており前記
バスフリー信号は有意である。

【００１１】前記最初のクロック信号の立ち下がりエッ
ジにより、ラッチ回路６ｃの非反転Ｑ出力はＤフリップ
フロップ６ｅへ伝わり、さらに前記最初のクロック信号
の立ち上がりエッジにより、Ｄフリップフロップ６ｅへ
伝わったラッチ回路６ｃの非反転Ｑ出力はＤフリップフ
ロップ６ｆへ伝わり、この結果、Ｄフリップフロップ６
ｆの反転Ｑ￣出力によりラッチ回路６ｃはセット状態か
らリセット状態へ移行する。前記バスフリー信号はこの
時点で非有意となって、制御論理部７は動作を開始す
る。

【００１２】制御論理部７が動作を開始した状態で、始
めにＳＤＡ上にデバイスアドレス情報がマスタデバイス
から送られてくる。このデバイスアドレス情報は、８ビ
ットシフトレジスタ８へ入力される。８ビットシフトレ
ジスタ８は、制御論理部７から出力される操作信号ＳＲ
８Ｔにより駆動されて、前記デバイスアドレス情報の８
ビット転送終了時には当該デバイスアドレス情報をライ
ンＬＤＢ〈７：０〉へ出力する。このラインＬＤＢ
〈７：０〉へ出力されたデバイスアドレス情報が当該シ
リアルインタフェースバス送受信回路のデバイスアドレ
スと一致している場合には、制御論理部７は操作信号Ａ
ＣＫＯＵＴを有意にすると同時に出力選択回路１０を操
作信号ＤＡＴＡＯＵＴＥＮにより制御して、出力選択回
路１０からアクノレッジ信号を出力する。この結果、デ
ータ信号線１には‘Ｌ’レベルのアクノレッジ信号が出
力される。一方、一致していない場合には、制御論理部
７は操作信号ＡＣＫＯＵＴを有意にしないで内部動作を
停止する。なお、アクノレッジ期間にはマスタデバイス
は、データ信号線１を開放することによりスレーブのア
クノレッジを監視している。

【００１３】デバイスアドレス情報が当該シリアルイン
タフェースバス送受信回路のデバイスアドレスと一致し
ており、‘Ｌ’レベルのアクノレッジ信号が出力される
とともにデバイスアドレスのＬＳＢが‘Ｌ’レベルであ
る場合には、データ情報の書き込みシーケンスが開始さ
れる。このシーケンスでは、サブアドレス情報がマスタ
デバイスからデータ信号線１を介して送られてくる。こ
のサブアドレス情報の８ビット転送終了時には８ビット
シフトレジスタ８は当該サブアドレス情報をラインＬＤ
Ｂ〈７：０〉へ出力する。

【００１４】制御論理部７は、操作信号ＡＣＫＯＵＴを
有意にすると同時に操作信号ＤＡＴＡＯＵＴＥＮで制御
して出力選択回路１０の出力にアクノレッジ信号を出力
する。このとき同時に制御論理部７の出力する操作信号
ＳＡＬＤＣによりラインＬＤＢ＜７：０＞へ出力された
サブアドレス情報の値をＮビットカウンタ９にロード
し、ラインＬＡＢ＜Ｎ−１：０＞へ出力されているサブ
アトレス情報を更新する。次に、マスタデバイスから送
られてくる書き込みデータ情報が入力され、８ビット転
送終了時には８ビットシフトレジスタ８は前記書き込み
データ情報をラインＬＤＢ〈７：０〉へ出力する。制御
論理部７は操作信号ＡＣＫＯＵＴを有意にしてデータ信
号線１に‘Ｌ’レベルのアクノレッジ信号を出力すると
同時に内部レジスタへデータ情報の書き込みを行うため
の操作信号ＳＴＲＢＣを有意にする。この結果、アドレ
スデコーダ１２，１４の中で、ラインＬＡＢ〈Ｎ−１：
０〉へ出力されたサブアドレスに対応するアドレスデコ
ーダだけが前記操作信号ＳＴＲＢＣの有意期間中にライ
ンＬＤＢ〈７：０〉上の書き込みデータを内部レジスタ
１３または内部レジスタ１５に格納する。

【００１５】以降、引き続いて書き込みデータ情報が８
ビット入力される毎に、制御論理部７の出力する操作信
号ＳＡＥＰによりＮビットカウンタ９の内容が‘＋１’
更新される。そして、ラインＬＡＢ〈Ｎ−１：０〉上の
サブアドレスが更新され前記内部レジスタへの書き込み
データの更新動作が繰り返される。ＳＴＯＰ条件の検出
もしくは再ＳＴＡＲＴ条件の検出により書き込みデータ
更新動作は終了する。

【００１６】デバイスアドレス情報に対し‘Ｌ’レベル
のアクノレッジ信号が出力され、かつデバイスアドレス
のＬＳＢが‘Ｈ’レベルである場合にはデータ情報の読
み出しシーケンスが開始される。‘Ｌ’レベルのアクノ
レッジ信号を出力した直後に、アドレスデコーダ１６，
１８の中でラインＬＡＢ〈Ｎ−１：０〉上に出力されて
いるサブドレスに対応するアドレスデコーダだけが、操
作信号ＬＱＢＯＥＣの有意期間中に読み出しデータをラ
インＬＱＢ〈７：０〉上に出力する。操作信号ＬＱＢＯ
ＥＣの有意期間が十分に覆うタイミングで制御論理部７
により生成され出力された操作信号ＰＩＤＳＣによりラ
インＬＱＢ〈７：０〉上の前記読み出しデータが８ビッ
トシフトレジスタ８にロードされる。入力されるＳＣＬ
上のクロック信号の立ち上がりエッジとタイミングを同
じにして、制御論理部７から出力される操作信号ＳＲ８
Ｔにより８ビットシフトレジスタ８は読み出しデータを
シリアルデータに変換し出力選択回路１０へ出力する。
制御論理部７の出力する操作信号ＤＡＴＡＯＵＴＥＮに
より、出力選択回路１０は前記シリアルデータに変換さ
れた前記読み出しデータを出力する。なお、出力選択回
路１０から出力された前記読み出しデータは遅延回路１
１によりバス規格が規定する遅延が施されてデータ信号
線１へ出力される。

【００１７】８ビット出力後にマスタデバイスがＳＤＡ
上のデータを‘Ｌ’操作している場合には、制御論理部
７の出力する操作信号ＳＡＥＰによりＮビットカウンタ
９の内部状態は‘＋１’更新され、ラインＬＡＢ〈Ｎ−
１：０〉上のサブアドレスを更新し読み出しデータ出力
動作を繰り返す。８ビット出力後にマスタデバイスがＳ
ＤＡ上のデータを‘Ｈ’操作している場合には、データ
信号線１を解放する状態で内部動作を停止する。

【００１８】このようにシリアルインタフェースバス送
受信回路をスレーブとしてマスタデバイスとの間で情報
転送を行うためには、ＳＣＬ上の信号レベルが‘Ｈ’レ
ベルのときのＳＤＡ上のデータが‘Ｈ’レベルから
‘Ｌ’レベルへ変化することで開始条件をマスタデバイ
スが生成し、またＳＣＬ上の信号レベルが‘Ｈ’レベル
のときのＳＤＡ上のデータが‘Ｌ’レベルから‘Ｈ’レ
ベルへ変化することでマスタデバイスが停止条件を生成
する。また、ＳＣＬ上の信号レベルが‘Ｈ’レベルのと
きのＳＤＡ上のデータの状態は一定でなければならず、
‘Ｌ’レベルのときのみ状態変更が許される。また、こ
れらの定義を成立させるためにＳＣＬ上の信号レベルが
‘Ｈ’レベルから‘Ｌ’レベルへの変化を起点として最
低３００ｎｓｅｃのＳＤＡ上のデータが変化してはいけ
ないＳＤＡ信号ホールド時間を設けるなどのタイミング
制約条件が決められている。

【００１９】

【発明が解決しようとする課題】従来のシリアルインタ
フェースバス送受信回路は以上のように構成されている
ので、マスタデバイスに接続された複数のスレーブの中
で前記ＳＤＡ信号ホールド時間を設けるというタイミン
グ制約条件を満足していないシリアルインタフェースバ
ス送受信回路が存在すると、他のスレーブにとってＳＤ
Ａ上のデータとＳＣＬ上のクロック信号とが同時的に変
化する場合が生じることになって誤動作する可能性が大
きくなる課題があった。

【００２０】このような誤動作を引き起こす原因は、バ
スに複数のスレーブを接続した状態においては、バスラ
インの保有する抵抗値や寄生容量およびバスに接続する
スレーブの入力容量が各スレーブ入力端でのＳＤＡ上の
信号とＳＣＬ上の信号の伝搬遅延量をばらつかせるた
め、他のスレーブへのＳＤＡ上のデータとＳＣＬ上のク
ロック信号とが同時的に変化する場合が生じるからであ
る。この誤動作についてさらに説明すると、誤動作を引
き起こすスレーブがアクノレッジまたはデータ読み出し
出力動作時に、他のスレーブで前記通信の開始条件や停
止条件の検出が成立してしまい、引き続くＳＤＡ上の情
報が、マスタデバイスではデータとして管理している転
送サイクルにおいて前記他のスレーブでアドレスとして
受信され、この受信されたアドレスが前記他のスレーブ
のデバイスアドレスと一致した場合に当該スレーブでは
送受信動作が起動されてしまう。このような誤動作を起
す場合には誤反応を起したスレーブのＳＤＡ入力端にお
いて遅延要素を付加することにより対処している。しか
しながらこのような誤反応は、対象となるスレーブの持
つ機能の多様性および前述のバスの電気的な環境の変化
が関係することから早期の発見が困難である。また、こ
のようなシリアルインタフェースバス送受信回路を内蔵
した製品のシリアルインタフェース機能をテストする際
には、テスト時間を短縮するためにバス規格で規定して
いる以上の高速安定動作が望まれるが、このように高速
動作させる場合には、前記ＳＤＡ入力端とＳＣＬ入力端
の入力位相管理がテスタの動作精度に左右されず、また
タイミング制約条件の設定が容易であることが望まれる
課題があった。

【００２１】この発明は、上記のような課題を解決する
ためになされたもので、マスタデバイスに接続された複
数のスレーブの中で他のスレーブの誤動作の原因となる
前記タイミング制約条件を満足しないものがあっても、
誤動作の影響を受けにくい、誤動作に対する耐性を向上
させたシリアルインタフェースバス送受信回路を得るこ
とを目的とする。

【００２２】また、この発明はシリアルインタフェース
機能をテストする際のテスト時間を短縮できるシリアル
インタフェースバス送受信回路を得ることを目的とす
る。

【００２３】

【課題を解決するための手段】請求項１記載の発明に係
るシリアルインタフェースバス送受信回路は、データ信
号線を介して前記マスタデバイスから入力された前記デ
ータおよび前記クロック信号線を介して前記マスタデバ
イスから入力されたクロック信号をもとに、マスタデバ
イスとの間のデータ送受の停止および前記データ送受の
開始を検出して当該検出結果を出力するとともに、前記
クロック信号の信号レベルによりリセットされるデータ
送受停止・開始検出手段と、該データ送受停止・開始検
出手段による検出結果をもとに時限動作を行い、設定さ
れた時間経過後にストップ条件認識信号およびスタート
条件認識信号を出力する条件認識信号時限出力手段と、
前記データ送受のための初期化を指示する初期化指示信
号を前記条件認識信号時限出力手段の出力をもとに生成
し出力する初期化指示信号生成手段と、前記クロック信
号をもとに前記初期化指示信号生成手段が出力した前記
初期化指示信号をリセットする初期化指示信号リセット
手段と、前記初期化指示信号生成手段の出力する初期化
指示信号をもとにデータ送受のための初期化を実行し、
前記初期化指示信号リセット手段により前記初期化指示
信号がリセットされた後、前記クロック信号と同期して
データを前記マスタデバイスとの間で送受する制御手段
とを備えるようにしたものである。

【００２４】請求項２記載の発明に係るシリアルインタ
フェースバス送受信回路は、条件認識信号時限出力手段
の出力またはデータ送受停止・開始検出手段が検出した
マスタデバイスとの間のデータ送受の停止、前記データ
送受の開始の検出結果をもとに、データ送受のための初
期化を指示する初期化指示信号を生成し出力する初期化
指示信号生成手段を備えるようにしたものである。

【００２５】請求項３記載の発明に係るシリアルインタ
フェースバス送受信回路は、データ信号線を介して入力
されたデータとクロック信号線を介して入力されたクロ
ック信号との相互入力条件を判定するために使用する判
定データを格納する判定データ格納手段と、該判定デー
タ格納手段に格納した判定データをもとに、前記相互入
力条件を判定する相互入力条件判定手段と、該相互入力
条件判定手段による判定結果を格納する判定結果格納手
段と、該判定結果格納手段に格納した前記判定結果をマ
スタデバイスから読み出す判定結果読出手段とを備える
ようにしたものである。

【００２６】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この実施の形態１のシリアルイ
ンタフェースバス送受信回路の構成を示す回路図であ
る。図１において、１はシリアルインタフェースバスの
データが出力されるデータ信号線、２はシリアルインタ
フェースバスのクロック信号が出力されるクロック信号
線であり、このシリアルインタフェースバスは図示して
いない例えばマイクロコントローラなどのマスタデバイ
スと接続されている。３はデータ信号線１へ出力された
データをこのシリアルインタフェースバス送受信回路へ
取り込むためのデータ用入力バッファ回路、４は当該シ
リアルインタフェースバス送受信回路からデータをデー
タ信号線１へ出力するためのデータ用出力バッファ回
路、５はクロック信号線２へ出力されたクロック信号を
当該シリアルインタフェースバス送受信回路へ取り込む
ためのクロック用入力バッファ回路である。

【００２７】１００はストップ条件およびスタート条件
を生成するストップ・スタート条件生成回路であり、ス
トップ条件検出用Ｄフリップフロップ（データ送受停止
・開始検出手段）６ａ、スタート条件検出用Ｄフリップ
フロップ（データ送受停止・開始検出手段）６ｂ、第１
時限計測回路（条件認識信号時限出力手段）５４、第２
時限計測回路（条件認識信号時限出力手段）５６、ＮＯ
Ｒ回路６ｃ、ラッチ回路（初期化指示信号生成手段）６
ｄ、Ｄフリップフロップ（初期化指示信号リセット手
段）６ｅ、Ｄフリップフロップ（初期化指示信号リセッ
ト手段）６ｆを備えている。第１時限計測回路５４およ
び第２時限計測回路５６に設定されている時限値は、ス
トップ条件、スタート条件をマスタデバイスが生成する
ためのデータ、クロックの変化であるか、スレーブデバ
イスのアクノレッジ出力や読み出しデータ出力の動作に
よるデータ、クロックの変化であるかの識別を可能にす
る値に設定されている。ストップ条件検出用Ｄフリップ
フロップ６ａ、スタート条件検出用Ｄフリップフロップ
６ｂのリセット端子は、前記マスタデバイスからクロッ
ク信号線２へ供給されたクロック信号がクロック用入力
バッファ回路５を介して入力されるＳＣＬ（クロック信
号供給ライン）と接続されている。また、ストップ条件
検出用Ｄフリップフロップ６ａおよびスタート条件検出
用Ｄフリップフロップ６ｂのクロック信号入力端子は、
前記マスタデバイスからデータ信号線１へ供給されたデ
ータがデータ用入力バッファ回路３を介して入力される
ＳＤＡ（データ供給ライン）と接続されている。また、
ストップ条件検出用Ｄフリップフロップ６ａおよびスタ
ート条件検出用Ｄフリップフロップ６ｂのデータ端子は
Ｖｃｃラインと接続されている。

【００２８】ストップ条件検出用Ｄフリップフロップ６
ａの非反転Ｑ出力端子は、第１時限計測回路５４のリセ
ット端子と接続されている。また、スタート条件検出用
Ｄフリップフロップ６ｂの非反転Ｑ出力端子は第２時限
計測回路５６のリセット端子と接続されている。第１時
限計測回路５４および第２時限計測回路５６のクロック
入力端子には内部クロックが供給されている。ＮＯＲ回
路６ｃの一方の入力端子は第１時限計測回路５４のＦＬ
ＡＧ出力端子と接続され、また他方の入力端子は第２時
限計測回路５６のＦＬＡＧ出力端子と接続されている。
第２時限計測回路５６のＦＬＡＧ出力端子は、また、第
１時限計測回路５４の第２リセット端子（Ｒ＿ＦＬＡ
Ｇ）と接続されている。ＮＯＲ回路６ｃの出力端子はラ
ッチ回路６ｄのセット端子およびＤフリップフロップ６
ｆのリセット端子と接続されている。

【００２９】ラッチ回路６ｄの非反転Ｑ出力端子はＤフ
リップフロップ６ｅのデータ端子と接続され、リセット
端子はＤフリップフロップ６ｆの反転Ｑ￣出力端子と接
続されており、ラッチ回路６ｄの反転Ｑ￣出力端子から
はシリアルインタフェース動作の初期化を行うためのバ
スフリー信号（ＢＵＳ ＦＲＥＥ）が出力される。

【００３０】Ｄフリップフロップ６ｅおよびＤフリップ
フロップ６ｆのクロック信号入力端子は前記ＳＣＬと接
続され、Ｄフリップフロップ６ｅの非反転Ｑ出力端子は
Ｄフリップフロップ６ｆのデータ端子と接続されてい
る。

【００３１】７は制御論理部（制御手段）、８は８ビッ
トのデータを直並列変換または並直列変換する８ビット
シフトレジスタ、９はサブアドレスを内部状態として保
持し出力するＮビットカウンタ、１０は８ビットシフト
レジスタ８から出力された内部データまたはアクノレッ
ジを出力する出力選択回路、１１は出力選択回路１０の
出力に対しバス規格で規定する遅延量を付加するための
遅延回路、１２および１４はデータ情報が書き込まれる
サブアドレスをデコードするアドレスデコーダ、１３は
アドレスデコーダ１２のデコード出力によりデータ情報
が書き込まれる内部レジスタ、１５はアドレスデコーダ
１４のデコード出力によりデータ情報が書き込まれる内
部レジスタである。１６および１８は内部データを読み
出すためのサブアドレスをデコードするアドレスデコー
ダ、１７はアドレスデコーダ１６のデコード出力により
内部データを読み出すための情報選択素子、１９はアド
レスデコーダ１８のデコード出力により内部データを読
み出すための情報選択素子である。

【００３２】制御論理部７は、データ用入力バッファ回
路３を介して前記ＳＤＡへ入力されたデータ、クロック
用入力バッファ回路５を介して前記ＳＣＬへ入力された
クロック信号、ラッチ回路６ｄの反転Ｑ￣出力端子から
出力されたバスフリー信号、および８ビットシフトレジ
スタ８により変換されたデータが供給され、これら各信
号をもとに操作信号ＰＩＤＳＣ、ＳＲ８Ｔ、ＤＡＴＡＯ
ＵＴＥＮ、ＡＣＫＯＵＴ、ＳＡＥＰ、ＳＡＬＤＣ、ＳＴ
ＲＢＣ、ＬＱＢＯＥＣを生成し、各制御信号線へ出力す
る。ＰＩＤＳＣは読み出された内部情報を８ビットシフ
トレジスタ８へロードするための操作信号、ＳＲ８Ｔは
８ビットシフトレジスタ８のシフトタイミングを規定す
る操作信号、ＤＡＴＡＯＵＴＥＮは出力選択回路１０か
らの内部情報の出力を制御する操作信号、ＡＣＫＯＵＴ
は出力選択回路１０からのアクノレッジの出力を制御す
る操作信号、ＳＡＥＰはＮビットカウンタ９の内部状態
を‘＋１’更新するための操作信号である。ＳＡＬＤＣ
はＮビットカウンタ９へサブアドレス情報をロードする
ための操作信号である。ＳＴＲＢＣは内部レジスタ１
３，１５へデータ情報を書き込むための操作信号であ
る。ＬＱＢＯＥＣは読み出された内部情報を８ビットシ
フトレジスタ８へ与えるための操作信号である。

【００３３】ストップ条件検出用Ｄフリップフロップ６
ａおよびスタート条件検出用Ｄフリップフロップ６ｂ
は、ＳＣＬ上のクロック信号のレベルが‘Ｌ’レベルの
ときには非有意化される。ストップ条件検出用Ｄフリッ
プフロップ６ａは、ＳＣＬ上のクロック信号のレベルが
‘Ｈ’レベルのときのＳＤＡ上へ供給されているデータ
の立ち上がりエッジを検出し、非反転Ｑ出力端子からの
出力であるＳＴＯＰ条件を有意化する。また、スタート
条件検出用Ｄフリップフロップ６ｂは、ＳＣＬ上のクロ
ック信号のレベルが‘Ｈ’レベルのときのＳＤＡ上へ供
給されているデータの立ち下かりエッジを検出し、非反
転Ｑ出力端子からの出力であるＳＡＲＴ条件を有意化す
る。

【００３４】ＳＴＯＰ条件もしくはＳＴＡＲＴ条件が成
立すると第１時限計測回路５４、第２時限計測回路５６
が動作を開始し、既定の時限に達すると第１時限計測回
路５４のＦＬＡＧ出力端子からの信号ＷＤＴ＿ＳＴＯ
Ｐ、第２時限計測回路５６のＦＬＡＧ出力端子からの信
号ＷＤＴＳＴＡＲＴが有意になる。ストップ条件検出用
Ｄフリップフロップ６ａの非反転Ｑ出力端子から出力さ
れるＳＴＯＰ条件が非有意の場合、第１時限計測回路５
４の時限計測機能は初期化される。但し、信号ＷＤＴ＿
ＳＴＯＰの出力機能の初期化は、信号ＷＤＴ＿ＳＴＡＲ
Ｔの非有意から有意への変化エッジにより実行される。
ＳＴＡＲＴ条件が非有意の場合、第２時限計測回路５６
の時限計測機能と信号ＷＤＴ＿ＳＴＡＲＴの出力機能は
共に初期化される。これら信号ＷＤＴ＿ＳＴＯＰ、ＷＤ
Ｔ＿ＳＴＡＲＴによりＮＯＲ回路６ｃの出力が有意とな
りラッチ回路６ｄをセットする。ラッチ回路６ｄの反転
Ｑ￣出力端子からの出力は、バスフリー信号としてシリ
アルインタフェース動作を初期化する。

【００３５】ラッチ回路６ｄの非反転Ｑ出力端子からの
出力は、ＳＣＬ上の負極性クロック信号の立ち下がりエ
ッジでＤフリップフロップ６ｅに取り込まれ非反転Ｑ出
力端子から出力され、この出力は前記負極性クロック信
号の次の立ち上がりエッジでＤフリップフロップ６ｆに
伝搬する。Ｄフリップフロップ６ｆの反転Ｑ￣出力端子
からの出力はラッチ回路６ｄをリセットして、ラッチ回
路６ｄから出力されていたバスフリー信号を終了させ
る。この結果、シリアルインタフェース動作が始まる。
Ｄフリップフロップ６ｆは、バスフリー信号の非有意が
ラッチ回路６ｄから伝搬して非有意となるか、またはノ
ア回路６ｃの出力により非有意化される。ＳＤＡ上へ供
給されたデータのシリアル信号は８ビットシフトレジス
タ８により８ビットのパラレル信号に直並列変換されＬ
ＤＢ〈７：０〉に出力される。こうしてＬＤＢ〈７：
０〉上へ出力されたパラレル信号は、内部レジスタ１
３，１５のサブアドレスを内容とするタイミングにおい
て、Ｎビットカウンタ９にロードされ内部レジスタ１
３，１５のサブアドレスとして保持され、ＬＡＢ〈Ｎ−
１：０〉へ出力される。ＬＡＢ〈Ｎ−１：０〉へ出力さ
れている前記サブアドレスは、内部レジスタ１３，１５
へデータ情報を書き込み内部で使用する情報とする場合
の内部レジスタ１３，１５を選択するレジスタ選択指定
用として、または内部データを外部へ読み出す場合の内
部情報選択指定用として用いられる。

【００３６】次に、このシリアルインタフェースバス送
受信回路の動作について説明する。このシリアルインタ
フェースバス送受信回路の動作の説明では、図７に示す
タイミングチャートを参照する。ＳＣＬ上のクロック信
号のレベルが‘Ｈ’レベルのときのＳＤＡ上へ供給され
たデータの立ち上がりエッジを検出し、ストップ条件検
出用Ｄフリップフロップ６ａはＳＴＯＰ条件を検出す
る。このＳＴＯＰ条件を検出するとストップ条件検出用
Ｄフリップフロップ６ａの非反転Ｑ出力端子の出力は
‘Ｈ’レベルに変化し、このタイミングからさらに既定
の時限後に第１時限計測回路５４から出力される信号Ｗ
ＤＴ＿ＳＴＯＰが有意となる。この結果、ＮＯＲ回路６
ｃの出力によりラッチ回路６ｄがセットされ、反転Ｑ￣
出力端子から出力されるバスフリー信号が有意となり制
御論理部７の動作が初期化される。

【００３７】引き続いて、ＳＣＬ上のクロック信号のレ
ベルが‘Ｈ’レベルのときのＳＤＡ上へ供給されたデー
タの立ち下がりエッジを検出し、スタート条件検出用Ｄ
フリップフロップ６ｂはＳＴＡＲＴ条件を検出する。こ
のＳＴＡＲＴ条件を検出するとスタート条件検出用Ｄフ
リップフロップ６ｂの非反転Ｑ出力端子の出力は‘Ｈ’
レベルに変化し、このタイミングからさらに既定の時限
後に第２時限計測回路５６から出力される信号ＷＤＴ＿
ＳＴＡＲＴが有意となる。この結果、ＮＯＲ回路６ｃの
出力によりラッチ回路６ｄが再びセットされる。信号Ｗ
ＤＴ＿ＳＴＡＲＴが有意になると、第１時限計測回路５
４の出力は初期化され、第１時限計測回路５４の出力で
ある有意となっていた信号ＷＤＴ＿ＳＴＯＰは非有意と
なる。この時点ではバスフリー信号は制御論理部７の動
作の初期化を続ける。

【００３８】そして、シリアル転送操作が開始され、Ｓ
ＣＬ上へ負極性クロックが入力される。最初のＳＣＬ上
へ入力された最初の前記負極性クロックにより、ストッ
プ条件検出用Ｄフリップフロップ６ａおよびスタート条
件検出用Ｄフリップフロップ６ｂはリセットされ初期化
されて、前記ＳＴＯＰ条件と前記ＳＴＡＲＴ条件は消え
る。ＳＴＯＰ条件が消えてストップ条件検出用Ｄフリッ
プフロップ６ａの非反転Ｑ出力端子のレベルが‘Ｌ’レ
ベルになることにより、第１時限計測回路５４の時限計
測機能は初期化される。また、ＳＴＡＲＴ条件が消えて
スタート条件検出用Ｄフリップフロップ６ｂの非反転Ｑ
出力端子のレベルが‘Ｌ’レベルになることにより、第
２時限計測回路５６の時限計測機能と出力機能は初期化
されて信号ＷＤＴ＿ＳＴＡＲＴは非有意となる。ＳＣＬ
上へ入力されたクロック信号の最初の立ち下がりエッジ
で、バスフリー信号を出力しているラッチ回路６ｄの有
意状態がＤフリップフロップ６ｅに伝搬し、さらに前記
クロック信号の次の立ち上がりエッジでＤフリップフロ
ップ６ｆへ伝わり、Ｄフリップフロップ６ｆの反転Ｑ￣
出力端子からの出力によりラッチ回路６ｃはリセットさ
れ、バスフリー信号は非有意となり、この時点で制御論
理部７は動作を開始する。

【００３９】マスタデバイスからは、始めにデバイスア
ドレス情報が入力され、制御論理部７の出力する操作信
号ＳＲ８Ｔで駆動される８ビットシフトレジスタ８は、
８ビット転送終了時にはＬＤＢ〈７：０〉へデバイスア
ドレス情報を出力する。このときのＬＤＢ〈７：０〉へ
出力された前記デバイスアドレス情報がこのシリアルイ
ンタフェースバス送受信回路のデバイスアドレスと一致
している場合には、制御論理部７は操作信号ＡＣＫＯＵ
Ｔを有意にすると同時に操作信号ＤＡＴＡＯＵＴＥＮで
出力選択回路１０を制御して、出力選択回路１０の出力
にアクノレッジを出力する。この結果、データ信号線１
に‘Ｌ’レベルのアクノレッジ信号が出力される。一
方、前記デバイスアドレス情報がこのシリアルインタフ
ェースバス送受信回路のデバイスアドレスと一致してい
ない場合には、制御論理部７は操作信号ＡＣＫＯＵＴを
有意にしないて内部動作を停止する。なお、アクノレッ
ジ期間には、マスタデバイスはデータ信号線１を解放す
ることによりスレーブ出力するアクノレッジ信号を監視
している。

【００４０】‘Ｌ’レベルのアクノレッジ信号が出力さ
れた場合であり、かつデバイスアドレスのＬＳＢが
‘Ｌ’である場合には、データ情報の書き込みシーケン
スが始まる。データ信号線１にはマスタデバイスからサ
ブアドレス情報が入力され、８ビット転送終了時には８
ビットシフトレジスタ８は前記サブアドレス情報をＬＤ
Ｂ〈７：０〉に出力する。制御論理部７は操作信号ＡＣ
ＫＯＵＴを有意にすると同時に操作信号ＤＡＴＡＯＵＴ
ＥＮで出力選択回路１０を制御して、出力選択回路１０
の出力にアクノレッジ信号を出力する。このとき同時に
制御論理部７の出力する操作信号ＳＡＬＤＣによりＬＤ
Ｂ〈７：０〉へ出力されている前記サブアドレス情報の
値をＮビットカウンタ９にロードし、ＬＡＢ〈Ｎ−１：
０〉上へ出力されていたサブアドレス情報が更新され
る。

【００４１】次に、書き込みデータ情報が入力される。
この書き込みデータ情報は、８ビット転送終了時には８
ビットシフトレジスタ８からＬＤＢ〈７：０〉に出力さ
れる。制御論理部７は、操作信号ＡＣＫＯＵＴを有意に
してデータ信号線１へ‘Ｌ’レベルのアクノレッジを出
力すると同時に、内部レジスタ１３，１５へデータ情報
を書き込むための操作信号（ストローブ信号）ＳＴＲＢ
Ｃを有意にする。アドレスデコーダ１２，１４の中で、
ＬＡＢ〈Ｎ−１：０〉へ出力されているサブアトレス情
報に対応するアドレスデコーダだけが前記操作信号ＳＴ
ＲＢＣの有意期間にストローブ信号を生成し、ＬＤＢ
〈７：０〉上の書き込みデータを内部レジスタ１３また
は内部レジスタ１５に格納する。

【００４２】以降、引き続いて書き込みデータ情報が８
ビット入力される毎に、制御論理部７の出力する操作信
号ＳＡＥＰによりＮビットカウンタ９の内容が＋１更新
される。そして、ＬＡＢ〈Ｎ−１：０〉へ出力されてい
るサブアドレス情報の指定するサブアドレスが更新され
内部レジスタへの書き込みデータ更新動作を繰り返す。
なお、ＳＴＯＰ条件の検出または再ＳＴＡＲＴ条件の検
出により書き込みデータ更新動作は終了する。

【００４３】デバイスアドレス情報に対するアクノレッ
ジ信号を出力した場合であり、かつデバイスアドレスの
ＬＳＢが‘Ｈ’である場合には内部データの読み出しシ
ーケンスが始まる。‘Ｌ’レベルのアクノレッジ信号を
出力した直後に、ＬＡＢ〈Ｎ−１：０〉へ出力されてい
るサブアドレス情報の指定するサブアドレスに対応する
アドレスデコーダ１６またはアドレスデコーダ１８だけ
が、操作信号（情報選択期間信号）ＬＱＢＯＥＣの有意
期間中に内部データをＬＱＢ〈７：０〉上に出力させ
る。操作信号ＬＱＢＯＥＣの有意期間が十分に覆うタイ
ミングで生成される制御論理部７の出力する操作信号Ｐ
ＩＤＳＣにより、ＬＱＢ〈７：０〉へ読み出された前記
内部データの値は８ビットシフトレジスタ８にロードさ
れる。ＳＣＬ上へ入力されたクロック信号の立ち上がり
エッジとタイミングを同じにして制御論理部７から出力
される操作信号ＳＲ８Ｔ毎に、８ビットシフトレジスタ
８が前記内部データを並直列変換し、制御論理部７の出
力する操作信号ＤＡＴＡＯＵＴＥＮにより出力選択回路
１０は前記並直列変換された内部データを出力する。な
お、出力選択回路１０の出力は、遅延回路１１によりバ
ス規格が規定する遅延が施されてデータ信号線１へ出力
される。

【００４４】８ビット出力後にマスタデバイスがＳＤＡ
上の信号レベルを‘Ｌ’操作している場合には、制御論
理部７の出力する操作信号ＳＡＥＰによりＮビットカウ
ンタ９の内部状態を‘＋１’更新してＬＡＢ〈Ｎ−１：
０〉へ出力されているサブアドレス情報の指定するサブ
アドレスを更新し、前記内部データ出力動作を繰り返
す。８ビット出力後に、マスタデバイスがＳＤＡ上の信
号レベルを‘Ｈ’操作している場合には、データ信号線
１を解放する状態で内部動作を停止する。

【００４５】図２は、ＳＤＡ上に入力されたデータとＳ
ＣＬ上に入力されたクロック信号とが同時的に変化する
従来のシリアルインタフェースバス送受信回路では誤動
作してしまう状況を示すタイミングチャートである。こ
のタイミングチャートに示すように、ＳＣＬ上のクロッ
ク信号とＳＤＡ上のデータとが同時変化しても、ＳＣＬ
上のクロック信号の‘Ｌ’レベルによりストップ条件検
出用Ｄフリップフロップ６ａおよびスタート条件検出用
Ｄフリップフロップ６ｂは共にリセットされ、さらに第
２時限計測回路５６が前記クロック信号の‘Ｌ’レベル
によりリセットされる。このため、ＳＣＬ上のクロック
信号とＳＤＡ上のデータとが同時変化した時点でストッ
プ条件検出用Ｄフリップフロップ６ａによりストップ条
件が検出されても、その直後に前記クロック信号の
‘Ｌ’レベルにより前記ストップ条件は消滅し、図８に
示すような誤動作が防止できる。

【００４６】以上のように、この実施の形態１によれ
ば、第１時限計測回路５４および第２時限計測回路５６
に設定されている時限値は、ストップ条件、スタート条
件をマスタデバイスが生成するためのデータ、クロック
であるか、スレーブデバイスのアクノレッジ出力や読み
出しデータ出力の動作によるデータ、クロックであるか
の識別を可能にする値に設定されており、バスフリー信
号を生成するためのラッチ回路６ｃをセットする信号
は、前記第１時限計測回路５４が出力するＷＤＴ＿ＳＴ
ＯＰおよび第２時限計測回路５６が出力するＷＤＴ＿Ｓ
ＴＡＲＴである。ＳＤＡ上に入力されたデータとＳＣＬ
上に入力されたクロック信号とが同時的に変化する従来
のシリアルインタフェースバス送受信回路では誤動作し
てしまう状況下では、ストップ条件検出用Ｄフリップフ
ロップ６ａおよびスタート条件検出用Ｄフリップフロッ
プ６ｂの非反転Ｑ出力から‘Ｈ’レベルの信号が短時間
出力される。しかしながら、この実施の形態のシリアル
インタフェースバス送受信回路では、前記‘Ｈ’レベル
の信号出力期間より充分期間の長い時限値が第１時限計
測回路５４および第２時限計測回路５６に設定されてい
る。このため、前記時限値に対応する時間が経過してＷ
ＤＴ＿ＳＴＯＰやＷＤＴ＿ＳＴＡＲＴが出力される前に
前記‘Ｈ’レベルの信号は消えてしまい、ストップ条件
検出用Ｄフリップフロップ６ａおよびスタート条件検出
用Ｄフリップフロップ６ｂ、さらに第１時限計測回路５
４および第２時限計測回路５６がＳＣＬ上のクロック信
号レベル‘Ｌ’によりリセットされる。

【００４７】従って、マスタデバイスに接続された複数
のスレーブの中で他のスレーブの誤動作の原因となるタ
イミング制約条件を満足しないものがある、ＳＤＡ上に
入力されたデータとＳＣＬ上に入力されたクロック信号
とが同時的に変化する従来のシリアルインタフェースバ
ス送受信回路では誤動作してしまう状況に対し、誤動作
の影響を受けにくい、誤動作に対する耐性を向上させた
シリアルインタフェースバス送受信回路が得られる効果
がある。

【００４８】実施の形態２．図３は、この実施の形態２
のシリアルインタフェースバス送受信回路を示す回路図
であり、図３において図１と同一または相当の部分につ
いては同一の符号を付し説明を省略する。図において、
２００はストップ条件およびスタート条件を生成するス
トップ・スタート条件生成回路、５８はバスフリー信号
を反転Ｑ￣出力端子から出力するセット端子、リセット
端子が付加されたＤフリップフロップ（初期化指示信号
生成手段）、５９はストップ条件検出用Ｄフリップフロ
ップ６ａの非反転Ｑ出力端子の出力であるストップ条件
およびスタート条件検出用Ｄフリップフロップ６ｂの非
反転Ｑ出力端子の出力であるスタート条件が共に有意の
状態を検出するＮＡＮＤ回路、６１はＮＯＲ回路６ｃの
出力とＮＡＮＤ回路５９の出力のＡＮＤ結果を、Ｄフリ
ップフロップ６ｆをリセットするリセット信号として出
力するＡＮＤ回路であり、ストップ・スタート条件生成
回路２００の他の構成は前記実施の形態１のストップ・
スタート条件生成回路１００と同様である。

【００４９】なお、この実施の形態２の動作と前記実施
の形態１の動作の違いはストップ・スタート条件生成回
路２００における動作の違いのみであるため、ストップ
・スタート条件生成回路２００の動作について説明す
る。このストップ・スタート条件生成回路２００では、
ＳＣＬ上のクロック信号のレベルが‘Ｈ’のときのＳＤ
Ａ上へ供給されたデータの立ち上がりエッジを検出し、
ストップ条件検出用Ｄフリップフロップ６ａがＳＴＯＰ
条件検出出力を非反転Ｑ出力端子から出力する。ストッ
プ条件検出用Ｄフリップフロップ６ａの非反転Ｑ出力端
子が‘Ｈ’に変化してＳＴＯＰ条件が検出され、ＳＴＯ
Ｐ条件検出出力が前記非反転Ｑ出力端子から出力される
と、第１時限計測回路５４は既定の時限後に出力信号Ｗ
ＤＴ＿ＳＴＯＰを有意にする。この結果、ＮＯＲ回路６
ｃの出力によりＤフリップフロップ５８がセットされて
バスフリー信号が有意となり制御論理部７の動作を初期
化する。

【００５０】引き続いて、スタート条件検出用Ｄフリッ
プフロップ６ｂは、ＳＣＬ上のクロック信号のレベルが
‘Ｈ’のときのＳＤＡ上へ出力されたデータの立ち下が
りエッジを検出してＴＡＲＴ条件検出出力を非反転Ｑ出
力端子から出力する。スタート条件検出用Ｄフリップフ
ロップ６ｂの非反転Ｑ出力端子が‘Ｈ’に変化してＳＴ
ＡＲＴ条件が検出され、ＳＴＡＲＴ条件検出出力が前記
非反転Ｑ出力端子から出力されると、第２時限計測回路
５６はＳＴＡＲＴ条件検出出力が出力されてから既定の
時限後に出力信号ＷＤＴ＿ＳＴＡＲＴを有意にする。そ
して、ＮＯＲ回路６ｃの出力を有意にしてＤフリップフ
ロップ５８は再びセットされる。出力信号ＷＤＴ＿ＳＴ
ＡＲＴが有意になると、この変化エッジにより第１時限
計測回路５４の出力は初期化され、第１時限計測回路５
４の出力信号ＷＤＴ＿ＳＴＯＰは非有意となる。この時
点ではバスフリー信号は制御論理部７の動作の初期化を
続ける。

【００５１】シリアル転送操作が開始され、ＳＣＬ上に
負極性クロックが入力される。この入力された最初の負
極性クロックの‘Ｌ’により、ストップ条件検出用Ｄフ
リップフロップ６ａおよびスタート条件検出用Ｄフリッ
プフロップ６ｂは初期化され、ＳＴＯＰ条件とＳＴＡＲ
Ｔ条件は消える。ＳＴＯＰ条件が消えて‘Ｌ’になるこ
とにより第１時限計測回路５４の時限計測機能は初期化
される。また、ＳＴＡＲＴ条件が消えて‘Ｌ’になるこ
とにより第２時限計測回路５６の計測機能と出力機能は
初期化されて第２時限計測回路５６の出力信号ＷＤＴ＿
ＳＴＡＲＴは非有意となる。

【００５２】また、ＳＣＬ上のクロック信号の最初の立
ち下がりエッジで、バスフリー信号を生成しているＤフ
リップフロップ５８の有意状態がＤフリップフロップ６
ｅへ伝搬し、クロック信号の次の立ち上がりエッジでＤ
フリップフロップ６ｅの状態がＤフリップフロップ６ｆ
へ伝わり、Ｄフリップフロップ６ｆの反転Ｑ￣出力がＤ
フリップフロップ５８をリセットする。バスフリー信号
はこの時点で非有意となり制御論理部７は動作を開始す
る。

【００５３】次にテスト時のバス操作仕様に基づく回路
動作を説明する。ＳＣＬ上のクロック信号のレベルが
‘Ｈ’のときのＳＤＡ上のデータの立ち上がりエッジを
検出し、ストップ条件検出用Ｄフリップフロップ６ａは
ＳＴＯＰ条件を検出する。この結果、第１時限計測回路
５４が時限計測している途中で、ＳＣＬ上のクロック信
号が‘Ｈ’のときのＳＤＡ上のデータの立ち下がりエッ
ジを検出すると、スタート条件検出用Ｄフリップフロッ
プ６ｂはＳＴＡＲＴ条件を検出し、非反転Ｑ出力を
‘Ｈ’レベルにする。この‘Ｈ’レベルへの立ち上がり
エッジでＤフリップフロップ５８は、データ端子へ供給
されているＳＴＯＰ条件をサンプルしてバスフリー信号
を有意にし制御論理部７の動作を初期化する。

【００５４】シリアル転送操作が開始され、ＳＣＬに負
極性クロックが入力される。ＳＣＬ上へ入力された負極
性クロックの最初の‘Ｌ’によりスタート条件検出用Ｄ
フリップフロップ６ｂは初期化されてＳＴＡＲＴ条件は
消え、ＳＴＡＲＴ条件が消えて‘Ｌ’となることにより
第２時限計測回路５６も初期化されて信号ＷＤＴ＿ＳＴ
ＡＲＴは非有意を継続する。また、Ｄフリップフロップ
５８はバスフリー信号の出力を維持している。ＳＣＬ上
の負極性クロックの最初の立ち下がりエッジ、さらに次
の立ち上がりエッジでＤフリップフロップ６ｆにＤフリ
ップフロップ５８の有意状態が伝搬し、Ｄフリップフロ
ップ６ｆの反転Ｑ￣出力がＤフリップフロップ５８をリ
セットする。バスフリー信号は、この時点で非有意とな
り制御論理部７は動作を開始する。

【００５５】テスト時のバス操作仕様においては、第１
時限計測回路５４、第２時限計測回路５６が共に時限計
測中にシリアル転送操作が開始される。このテスト時に
は、ストップ条件検出用Ｄフリップフロップ６ａがＳＴ
ＯＰ条件を検出し、非反転Ｑ出力を‘Ｈ’レベルに変化
させる。次いでストップ条件検出用Ｄフリップフロップ
６ｂがＳＴＡＲＴ条件を検出し、非反転Ｑ出力を‘Ｈ’
レベルに変化させると、この立ち上がりエッジによりＤ
フリップフロップ５８はデータ端子へ供給されているス
トップ条件検出用Ｄフリップフロップ６ａの‘Ｈ’レベ
ルの非反転Ｑ出力を読み込んでバスフリー信号を出力す
る。前記実施の形態１では、第１時限計測回路５４が信
号ＷＤＴ＿ＳＴＯＰを有意にした後、さらに第２限計測
回路５６がＷＤＴ＿ＳＴＡＲＴを有意にする時間を経て
シリアル転送操作が開始できる構成であったが、この実
施の形態２のシリアルインタフェースバス送受信回路で
は、ストップ条件検出用Ｄフリップフロップ６ａがＳＴ
ＯＰ条件を検出し、非反転Ｑ出力を‘Ｈ’レベルに変化
させた後、ストップ条件検出用Ｄフリップフロップ６ｂ
がＳＴＡＲＴ条件を検出すると、第１時限計測回路５４
および第２時限計測回路５６の時限動作を待たずにシリ
アル転送操作が開始できる。

【００５６】以上のように、この実施の形態２によれ
ば、前記実施の形態１の効果に加えて、第１時限計測回
路５４および第２時限計測回路５６の時限動作を待たず
にテストを開始できるため、テスト時間を短縮できるシ
リアルインタフェースバス送受信回路が得られる効果が
ある。

【００５７】実施の形態３．図４は、この実施の形態３
のシリアルインタフェースバス送受信回路を示す回路図
であり、図４において図１と同一または相当の部分につ
いては同一の符号を付し説明を省略する。この実施の形
態３のシリアルインタフェースバス送受信回路は、前記
実施の形態１においてＳＴＯＰ条件もしくはＳＴＡＲＴ
条件が成立すると動作が起動される第１時限計測回路５
４および第２時限計測回路５６を、第１の時限と第２の
時限（第１の時限＞第２の時限）を計測できる第３時限
計測回路（相互入力条件判定手段）７０および第４時限
計測回路（相互入力条件判定手段）７２に置き換え、か
つ第３時限計測回路７０および第４時限計測回路７２の
第２の時限の計測結果をバスのステータスとしてフラグ
レジスタ（判定結果格納手段）７４へフラグ出力し、マ
スタデバイスはシリアルインタフェース通信により前記
フラグレジスタ７４に設定されたフラグを読み取ること
で、データとクロック間の相互入力遅延条件を実動作状
態において判定できる構成である。なお、この場合の前
記第２の時限値はマスタデバイスから内部レジスタ（判
定データ格納手段）１３に設定された値である。

【００５８】図４において、３００はストップ条件およ
びスタート条件を生成するストップ・スタート条件生成
回路、７０は第１の時限と第２の時限を計測できる第３
時限計測回路、７２は第１の時限と第２の時限を計測で
きる第４時限計測回路、７４は制御論理部（判定結果読
出手段）７が出力する操作信号ＬＱＢＯＥＣをもとにバ
スステータスフラッグをＬＤＢ〈７：０〉へ出力するフ
ラグレジスタである。なお、ストップ・スタート条件生
成回路３００の他の構成は前記実施の形態１のストップ
・スタート条件生成回路１００と同様である。

【００５９】次に動作について説明する。この実施の形
態３のシリアルインタフェースバス送受信回路の動作
は、前記実施の形態１のシリアルインタフェースバス送
受信回路の動作とほぼ同じであるが、実施の形態１の動
作に加えて∵第３時限計測回路７０および第４時限計測
回路７２からの各第２の時限計測結果がバスのステータ
スとしてフラグレジスタ７４にセットされる。このフラ
グレジスタ７４は、マスタデバイスのバスのステータス
読み取り動作後にリセットされる。

【００６０】マスタデバイスから送られてきた第２の時
限値は内部レジスタ１３に格納される。この内部レジス
タ１３に格納された第２の時限値は、第３時限計測回路
７０および第４時限計測回路７２に設定され、第３時限
計測回路７０および第４時限計測回路７２のリセットが
解除されてから第３時限計測回路７０や第４時限計測回
路７２にＦＬＡＧ２が立つ前記第２の時限値に対応した
時刻が経過するまでの時間を規定する。ＳＤＡ上のデー
タとＳＣＬ上のクロック信号との相互入力遅延条件を満
足しない前記データと前記クロック信号が同時的に変化
する状況では、ストップ条件検出用Ｄフリップフロップ
６ａやスタート条件検出用Ｄフリップフロップ６ｂの非
反転Ｑ出力からはストップ条件検出出力、スタート条件
検出出力として短期間、‘Ｈ’レベルの信号が出力され
る場合がある。この短期間出力されることのある‘Ｈ’
レベルの信号は第３時限計測回路７０や第４時限計測回
路７２のリセットを解除するが、このような短期間リセ
ットが解除される場合には前記実施の形態１で説明した
ように、第３時限計測回路７０や第４時限計測回路７２
からは信号ＷＤＴ＿ＳＴＯＰ、ＷＤＴ＿ＳＴＡＲＴは出
力されないので、ラッチ回路６ｄはバスフリー信号を有
意にすることはない。

【００６１】しかしながら第３時限計測回路７０や第４
時限計測回路７２に設定される前記第２の時限値が、前
記ストップ条件検出用Ｄフリップフロップ６ａやスター
ト条件検出用Ｄフリップフロップ６ｂの非反転Ｑ出力端
子から短期間‘Ｈ’レベルとして出力される信号の出力
期間内であれば、第３時限計測回路７０や第４時限計測
回路７２のＦＬＡＧ２端子からは前記ストップ条件検出
用Ｄフリップフロップ６ａやスタート条件検出用Ｄフリ
ップフロップ６ｂの非反転Ｑ出力端子からの‘Ｈ’レベ
ルから‘Ｌ’レベルに変化するタイミングで‘Ｈ’パル
ス状のＦＬＡＧ２が出力され、フラグレジスタ７４は
‘Ｈ’レベルにセットされる。また、前記第２の時限値
が、前記ストップ条件検出用Ｄフリップフロップ６ａや
スタート条件検出用Ｄフリップフロップ６ｂの非反転Ｑ
出力端子から短期間‘Ｈ’レベルとして出力される信号
の出力期間後であれば、第３時限計測回路７０や第４時
限計測回路７２のＦＬＡＧ２端子からは、前記ストップ
条件検出用Ｄフリップフロップ６ａやスタート条件検出
用Ｄフリップフロップ６ｂの非反転Ｑ出力端子からの
‘Ｈ’レベルから‘Ｌ’レベルに変化するタイミングで
‘Ｈ’パルス状のＦＬＡＧ２は出力されず、フラグレジ
スタ７４にもフラグがセットされることはない。ＳＤＡ
上のデータとＳＣＬ上のクロック信号との相互入力遅延
条件を満足する信号が入力される状況では、前記ストッ
プ条件検出用Ｄフリップフロップ６ａやスタート条件検
出用Ｄフリップフロップ６ｂの非反転Ｑ出力端子からは
ストップ条件検出出力やスタート条件検出出力として第
２の時限値はもとより第１の時限値を満たす期間‘Ｈ’
レベルの信号が出力される。この場合は、第１の時限値
経過後であることによりＷＤＴ＿ＳＴＯＰ、ＷＤＴ＿Ｓ
ＴＡＲＴが‘Ｈ’レベルとなることにより、前記ストッ
プ条件検出用Ｄフリップフロップ６ａやスタート条件検
出用Ｄフリップフロップ６ｂの非反転Ｑ出力端子からの
‘Ｈ’レベルから‘Ｌ’レベルに変化するタイミングで
は‘Ｈ’パルス状のＦＬＡＧ２は出力されない動作をす
る。従って、前記第２の時限値を徐々に短くするように
操作することで、前記相互入力遅延条件を満足しない前
記データと前記クロック信号が同時的に変化する状況を
実操作状態において判定できる。

【００６２】なお、この実施の形態３ではＳＴＯＰ条件
用、ＳＴＡＲＴ条件用の第２の時限値のみを共通に可変
設定できる構成であるが、第１の時限および第２の時限
を共に可変設定できる構成、さらにはＳＴＯＰ条件用お
よびＳＴＡＲＴ条件用の時限を独立にそれぞれ可変設定
できる構成にしてもよい。

【００６３】以上のように、この実施の形態３によれ
ば、前記実施の形態１の効果に加えて、相互入力遅延条
件を満足しないＳＤＡ上のデータとＳＣＬ上のクロック
信号が同時的に変化する状況を実動作状態において判定
できるシリアルインタフェースバス送受信回路が得られ
る効果がある。

【００６４】実施の形態４．図５は、この実施の形態４
のシリアルインタフェースバス送受信回路を示す回路図
であり、図５において図３および図４と同一または相当
の部分については同一の符号を付し説明を省略する。こ
の実施の形態４のシリアルインタフェースバス送受信回
路は、前記実施の形態２で説明したシリアルインタフェ
ースバス送受信回路と前記実施の形態３で説明したシリ
アルインタフェースバス送受信回路の特徴を共に備えた
構成をストップ・スタート条件生成回路が備えている。
図５において、４００はストップ・スタート条件生成回
路である。

【００６５】この実施の形態４のシリアルインタフェー
スバス送受信回路の動作は、テスト時のバス操作仕様に
おいて第３時限計測回路７０、第４時限計測回路７２が
共に時限計測中にシリアル転送操作を開始するため、第
３時限計測回路７０、第４限計測回路７２が信号ＷＤＴ
＿ＳＴＯＰ、ＷＤＴ＿ＳＴＡＲＴを有意にする時間を介
さずにシリアル転送操作が開始できるという前記実施の
形態２の動作と、相互入力遅延条件を満足しないデータ
とクロック信号が同時的に変化する状況を実動作状態に
おいて判定できるという前記実施の形態３の動作が両立
する。

【００６６】従って、この実施の形態４では、前記実施
の形態２の効果と前記実施の形態３の効果を実現するシ
リアルインタフェースバス送受信回路が得られる効果が
ある。

【００６７】

【発明の効果】以上のように、請求項１記載の発明によ
れば、データ信号線を介してマスタデバイスから入力さ
れたデータおよびクロック信号線を介して前記マスタデ
バイスから入力されたクロック信号をもとに、前記マス
タデバイスとの間のデータ送受の停止および前記データ
送受の開始を検出して当該検出結果を出力するととも
に、前記クロック信号の信号レベルによりリセットされ
るデータ送受停止・開始検出手段と、該データ送受停止
・開始検出手段による検出結果をもとに時限動作を行
い、設定された時間経過後にストップ条件認識信号およ
びスタート条件認識信号を出力する条件認識信号時限出
力手段とを備えるように構成したので、データ信号線を
介して入力されたデータとクロック信号線を介して入力
されたクロック信号が相互入力条件を満足していない状
況にあっても、すなわち前記信号両者が同時的に変化す
るような場合であっても、ストップ条件認識信号および
スタート条件認識信号は条件認識信号時限出力手段から
出力されず、誤動作の原因にはならず、誤動作の影響を
受けにくい誤動作に対する耐性を向上できる効果があ
る。

【００６８】請求項２記載の発明によれば、条件認識信
号時限出力手段の出力またはデータ送受停止・開始検出
手段が検出したマスタデバイスとの間のデータ送受の停
止、前記データ送受の開始の検出結果をもとに、データ
送受のための初期化を指示する初期化指示信号を生成し
出力する初期化指示信号生成手段を備えるように構成し
たので、条件認識信号時限出力手段を介さないで初期化
指示信号を生成し出力することができ、シリアルインタ
フェース機能をテストする際のテスト時間を短縮できる
効果がある。

【００６９】請求項３記載の発明によれば、データ信号
線を介して入力されたデータとクロック信号線を介して
入力されたクロック信号との相互入力条件を判定するた
めに使用する判定データを格納する判定データ格納手段
と、該判定データ格納手段に格納した判定データをもと
に、前記相互入力条件を判定する相互入力条件判定手段
と、該相互入力条件判定手段による判定結果を格納する
判定結果格納手段と、該判定結果格納手段に格納した前
記判定結果をマスタデバイスから読み出す判定結果読出
手段とを備えるように構成したので、前記相互入力条件
を満足しないデータとクロック信号が同時的に変化する
状況などを実動作状態において判定できる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるシリアルイン
タフェースバス送受信回路の構成を示す回路図である。

【図２】 この発明の実施の形態１によるシリアルイン
タフェースバス送受信回路のストップ・スタート条件生
成回路の動作を示すタイミングチャートである。

【図３】 この発明の実施の形態２によるシリアルイン
タフェースバス送受信回路の構成を示す回路図である。

【図４】 この発明の実施の形態３によるシリアルイン
タフェースバス送受信回路の構成を示す回路図である。

【図５】 この発明の実施の形態４によるシリアルイン
タフェースバス送受信回路の構成を示す回路図である。

【図６】 従来のシリアルインタフェースバス送受信回
路の構成を示す回路図である。

【図７】 シリアルインタフェースバス送受信回路の動
作を示すタイミングチャートである。

【図８】 従来のシリアルインタフェースバス送受信回
路のストップ・スタート条件生成回路における正常動作
および異常動作を示すタイミングチャートである。

【符号の説明】

１ データ信号線、２ クロック信号線、６ａ ストッ
プ条件検出用Ｄフリップフロップ（データ送受停止・開
始検出手段）、６ｂ スタート条件検出用Ｄフリップフ
ロップ（データ送受停止・開始検出手段）、６ｄ ラッ
チ回路（初期化指示信号生成手段）、６ｅ，６ｆ Ｄフ
リップフロップ（初期化指示信号リセット手段）、７
制御論理部（制御手段、判定結果読出手段）、１３ 内
部レジスタ（判定データ格納手段）、５４ 第１時限計
測回路（条件認識信号時限出力手段）、５６ 第２時限
計測回路（条件認識信号時限出力手段）、５８ Ｄフリ
ップフロップ（初期化指示信号生成手段）、７０ 第３
時限計測回路（相互入力条件判定手段）、７２ 第４時
限計測回路（相互入力条件判定手段）、７４ フラグレ
ジスタ（判定結果格納手段）。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 データ信号線およびクロック信号線によ
   りマスタデバイスと接続され、前記クロック信号線を介
   して前記マスタデバイスから入力されたクロック信号に
   同期して、前記データ信号線を介して前記マスタデバイ
   スとシリアルにデータの送受信を行うシリアルインタフ
   ェースバス送受信回路において、 前記データ信号線を介して前記マスタデバイスから入力
   された前記データおよび前記クロック信号線を介して前
   記マスタデバイスから入力されたクロック信号をもと
   に、前記マスタデバイスとの間のデータ送受の停止およ
   び前記データ送受の開始を検出して当該検出結果を出力
   するとともに、前記クロック信号の信号レベルによりリ
   セットされるデータ送受停止・開始検出手段と、 該データ送受停止・開始検出手段による検出結果をもと
   に時限動作を行い、設定された時間経過後にストップ条
   件認識信号およびスタート条件認識信号を出力する条件
   認識信号時限出力手段と、 前記データ送受のための初期化を指示する初期化指示信
   号を前記条件認識信号時限出力手段の出力をもとに生成
   し出力する初期化指示信号生成手段と、 前記クロック信号をもとに前記初期化指示信号生成手段
   が出力した前記初期化指示信号をリセットする初期化指
   示信号リセット手段と、 前記初期化指示信号生成手段の出力する初期化指示信号
   をもとにデータ送受のための初期化を実行し、前記初期
   化指示信号リセット手段により前記初期化指示信号がリ
   セットされた後、前記クロック信号と同期してデータを
   前記マスタデバイスとの間で送受する制御手段とを備え
   ていることを特徴とするシリアルインタフェースバス送
   受信回路。
2. 【請求項２】 初期化指示信号生成手段は、条件認識信
   号時限出力手段の出力またはデータ送受停止・開始検出
   手段が検出したマスタデバイスとの間のデータ送受の停
   止、前記データ送受の開始の検出結果をもとに、データ
   送受のための初期化を指示する初期化指示信号を生成し
   出力することを特徴とする請求項１記載のシリアルイン
   タフェースバス送受信回路。
3. 【請求項３】 データ信号線を介して入力されたデータ
   とクロック信号線を介して入力されたクロック信号との
   相互入力条件を判定するために使用する判定データを格
   納する判定データ格納手段と、 該判定データ格納手段に格納した判定データをもとに、
   前記相互入力条件を判定する相互入力条件判定手段と、 該相互入力条件判定手段による判定結果を格納する判定
   結果格納手段と、 該判定結果格納手段に格納した前記判定結果をマスタデ
   バイスから読み出す判定結果読出手段とを備えたことを
   特徴とする請求項１または請求項２記載のシリアルイン
   タフェースバス送受信回路。