JPH1153424A - 論理シミュレータ - Google Patents
論理シミュレータInfo
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- JPH1153424A JPH1153424A JP9221970A JP22197097A JPH1153424A JP H1153424 A JPH1153424 A JP H1153424A JP 9221970 A JP9221970 A JP 9221970A JP 22197097 A JP22197097 A JP 22197097A JP H1153424 A JPH1153424 A JP H1153424A
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- JP
- Japan
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- logic
- logic circuit
- node
- data
- enable signal
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Abstract
(57)【要約】
【課題】 論理回路を複数のノード（スレッド）に分割
して論理シミュレーションを行う場合に、ノード間に発
生するイベントの送受に要する時間を削減する。 【解決手段】 図の回路からセレクタSE(315)が除か
れ、S1とS1'が直接接続された論理回路をシミュレーシ
ョンする場合に、イネーブル信号を持つメモリ素子F2に
入力されるデータ信号S1が別ノードであるNODE1から転
送されることを確認し、データ信号S1のイベントを削減
するために、図に示すようにイネーブル信号E0(310)をN
ODE1(301)に伝播するラインを設定し、更にメモリ素子F
1(303)の出力信号S1(306)にイベント削減用のセレクタS
E(315)を挿入し、前記ラインを該セレクタSE(315)に接
続した構造とし、この論理回路に対してシミュレーショ
ンする。セレクタSEはイネーブル信号E0が'0'のとき
は、出力としてS1'の値を保持し、イネーブル信号E0が'
0'以外のときは、出力信号S1の値をS1'に出力する。
して論理シミュレーションを行う場合に、ノード間に発
生するイベントの送受に要する時間を削減する。 【解決手段】 図の回路からセレクタSE(315)が除か
れ、S1とS1'が直接接続された論理回路をシミュレーシ
ョンする場合に、イネーブル信号を持つメモリ素子F2に
入力されるデータ信号S1が別ノードであるNODE1から転
送されることを確認し、データ信号S1のイベントを削減
するために、図に示すようにイネーブル信号E0(310)をN
ODE1(301)に伝播するラインを設定し、更にメモリ素子F
1(303)の出力信号S1(306)にイベント削減用のセレクタS
E(315)を挿入し、前記ラインを該セレクタSE(315)に接
続した構造とし、この論理回路に対してシミュレーショ
ンする。セレクタSEはイネーブル信号E0が'0'のとき
は、出力としてS1'の値を保持し、イネーブル信号E0が'
0'以外のときは、出力信号S1の値をS1'に出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、情報処理装置の論
理シミュレーション装置に係り、特に論理回路を複数の
ノード（スレッド）に分割して論理シミュレーションを
実行する論理シミュレータに関する。
理シミュレーション装置に係り、特に論理回路を複数の
ノード（スレッド）に分割して論理シミュレーションを
実行する論理シミュレータに関する。
【０００２】
【従来の技術】従来、論理回路の動作を模擬する論理シ
ミュレータにおいては、送信側ノードにイベントが発生
した場合には、イベントの発生を受信側のノードに伝
え、通信を行いデータの受け渡しを行っている。
ミュレータにおいては、送信側ノードにイベントが発生
した場合には、イベントの発生を受信側のノードに伝
え、通信を行いデータの受け渡しを行っている。
【０００３】
【発明が解決しようとする課題】従来のシミュレータで
は、送信側のデータ信号にイベントが発生すると受信側
ノードのイネーブル信号が０であり受信側がデータを必
要としない場合も受信側ノードへデータの転送が行われ
る。一般的な論理回路において、イネーブル信号は、1
ビットであるのに対し、データ信号は１から４バイトの
幅を持つため、必要のないノード間通信が大量に行われ
ている。本発明の目的は、論理回路を複数のノード（ス
レッド）に分割して論理シミュレーションを行う場合
に、メモリ素子のイネーブル信号に着目し、イネーブル
が‘０’でありメモリ素子がデータを必要としない場合
はノード間通信を行わないような論理シミュレータを提
供することにある。
は、送信側のデータ信号にイベントが発生すると受信側
ノードのイネーブル信号が０であり受信側がデータを必
要としない場合も受信側ノードへデータの転送が行われ
る。一般的な論理回路において、イネーブル信号は、1
ビットであるのに対し、データ信号は１から４バイトの
幅を持つため、必要のないノード間通信が大量に行われ
ている。本発明の目的は、論理回路を複数のノード（ス
レッド）に分割して論理シミュレーションを行う場合
に、メモリ素子のイネーブル信号に着目し、イネーブル
が‘０’でありメモリ素子がデータを必要としない場合
はノード間通信を行わないような論理シミュレータを提
供することにある。
【０００４】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、論理回路を複数のノード（またはスレッ
ド）に分割して論理シミュレーションを行う論理シミュ
レータにおいて、ノード間でデータの通信を行い、送信
側ノードから受信側ノードへ送信されたデータを該受信
側ノードに与えられる条件に従い、該条件が必要を示す
ときのみデータを該受信側ノードで受信する構造を持つ
論理回路をシミュレーションする場合に、前記条件を前
記送信側ノードに伝播し、該条件が不必要を示すとき前
記受信側ノードへのデータの送信を抑止する手段を有す
る構造として該論理回路をシミュレーションするように
している。
に、本発明は、論理回路を複数のノード（またはスレッ
ド）に分割して論理シミュレーションを行う論理シミュ
レータにおいて、ノード間でデータの通信を行い、送信
側ノードから受信側ノードへ送信されたデータを該受信
側ノードに与えられる条件に従い、該条件が必要を示す
ときのみデータを該受信側ノードで受信する構造を持つ
論理回路をシミュレーションする場合に、前記条件を前
記送信側ノードに伝播し、該条件が不必要を示すとき前
記受信側ノードへのデータの送信を抑止する手段を有す
る構造として該論理回路をシミュレーションするように
している。
【０００５】また、論理回路を複数のノード（またはス
レッド）に分割して論理シミュレーションを行う論理シ
ミュレータにおいて、イネーブル信号を持つメモリ素子
を有するノードの該メモリ素子に入力されるデータ信号
が他のノードから送信される構造を持つ論理回路をシミ
ュレーションする場合に、前記イネーブル信号を前記他
のノードに伝播し、該伝播したイネーブル信号がデータ
を必要としないことを示す場合にデータ信号のイベント
発生を削減する論理を送信側ノードに挿入した構造とし
て該論理回路をシミュレーションするようにしている。
レッド）に分割して論理シミュレーションを行う論理シ
ミュレータにおいて、イネーブル信号を持つメモリ素子
を有するノードの該メモリ素子に入力されるデータ信号
が他のノードから送信される構造を持つ論理回路をシミ
ュレーションする場合に、前記イネーブル信号を前記他
のノードに伝播し、該伝播したイネーブル信号がデータ
を必要としないことを示す場合にデータ信号のイベント
発生を削減する論理を送信側ノードに挿入した構造とし
て該論理回路をシミュレーションするようにしている。
【０００６】また、論理回路を複数のノード（またはス
レッド）に分割して論理シミュレーションを行う論理シ
ミュレータにおいて、イネーブル信号を持つメモリ素子
を有するノードの該メモリ素子に入力されるデータ信号
が他のノードから送信される構造を持つ論理回路をシミ
ュレーションする場合に、イネーブル信号を出力する論
理を送信側ノードに移動し、イネーブル信号がデータを
必要としないことを示す場合にデータ信号のイベント発
生を削減するための論理を送信側ノードに挿入した構造
として該論理回路をシミュレーションするようにしてい
る。
レッド）に分割して論理シミュレーションを行う論理シ
ミュレータにおいて、イネーブル信号を持つメモリ素子
を有するノードの該メモリ素子に入力されるデータ信号
が他のノードから送信される構造を持つ論理回路をシミ
ュレーションする場合に、イネーブル信号を出力する論
理を送信側ノードに移動し、イネーブル信号がデータを
必要としないことを示す場合にデータ信号のイベント発
生を削減するための論理を送信側ノードに挿入した構造
として該論理回路をシミュレーションするようにしてい
る。
【０００７】さらに、前記シミュレーションされる論理
回路が前記イネーブル信号を持つメモリ素子を有するノ
ードを複数有する場合に、前記それぞれのイネーブル信
号に対応してイベント発生を削減するための論理を送信
側ノードに挿入した構造として該論理回路をシミュレー
ションするようにしている。
回路が前記イネーブル信号を持つメモリ素子を有するノ
ードを複数有する場合に、前記それぞれのイネーブル信
号に対応してイベント発生を削減するための論理を送信
側ノードに挿入した構造として該論理回路をシミュレー
ションするようにしている。
【０００８】
【発明の実施の形態】以下、本発明による論理シミュレ
ータの一実施例を図面により詳細に説明する。図１は本
発明の一実施例の論理シミュレータの全体構成図であ
る。本論理シミュレータは、論理データ（１０１）を複
数ノード（１０５、１０７）に分割し、シミュレーショ
ンを実行する。回路分割を行うための分割情報を分割定
義ファイル（１０２）にあらかじめ記述しておき、回路
分割処理部（１０３）で、論理データを各ノードに分配
する。イベント削減論理挿入部（１０４）は、論理回路
に対して変更を行う部分であり、イネーブル信号を持つ
メモリ素子（フリップフロップ）の抽出、データ信号が
別ノードから送られるメモリ素子の判別、イネーブル信
号の伝播、およびイベント削減論理の挿入を行う。ま
た、通信制御部（１０６）は、シミュレーション実行時
に、ノード間をつなぐ信号にイベントが発生した場合に
ノード間でのデータの通信を行う。
ータの一実施例を図面により詳細に説明する。図１は本
発明の一実施例の論理シミュレータの全体構成図であ
る。本論理シミュレータは、論理データ（１０１）を複
数ノード（１０５、１０７）に分割し、シミュレーショ
ンを実行する。回路分割を行うための分割情報を分割定
義ファイル（１０２）にあらかじめ記述しておき、回路
分割処理部（１０３）で、論理データを各ノードに分配
する。イベント削減論理挿入部（１０４）は、論理回路
に対して変更を行う部分であり、イネーブル信号を持つ
メモリ素子（フリップフロップ）の抽出、データ信号が
別ノードから送られるメモリ素子の判別、イネーブル信
号の伝播、およびイベント削減論理の挿入を行う。ま
た、通信制御部（１０６）は、シミュレーション実行時
に、ノード間をつなぐ信号にイベントが発生した場合に
ノード間でのデータの通信を行う。
【０００９】図２は、シミュレータに記述され、シミュ
レーションの行われる論理回路の具体例を示す。Ｆ１
（２０３）およびＦ２（２０４）はメモリ素子（フリッ
プフロップ）であり、それぞれＮＯＤＥ１（２０１）、
ＮＯＤＥ２（２０２）のシミュレータにそれぞれ展開さ
れている。メモリ素子Ｆ１（２０３）は入力信号として
Ｓ０（２０５）、クロックとしてＣＫ１（２０８）を持
ち、出力信号としてＳ１（２０６）を持つ。メモリ素子
Ｆ２（２０４）は、入力信号としてＳ１（２０６）、ク
ロックとしてＣＫ２（２０９）、イネーブル信号として
Ｅ０（２１０）を持ち、出力信号としてＳ２（２０７）
を持つ。ただし、メモリ素子Ｆ２（２０４）は、イネー
ブル信号が‘０’の場合は、入力信号Ｓ１（２０６）に
イベントが発生しても動作しないものとする。ここで、
Ｓ０（２０５）、Ｓ１（２０６）、Ｓ２（２０７）はデ
ータ信号であり、１〜４バイトの幅を持つこととする。
また、Ｇ１（２１１）はＡＮＤ素子であり、入力信号と
してＳ３（２１２）、Ｓ４（２１３）をもち出力信号と
してＥ０（２１０）を持つ。Ｉ０（２１４）は、ＮＯＤ
Ｅ２（２０２）内の別の論理回路を指し、ＡＮＤ素子Ｇ
１（２１１）の入力信号Ｓ３（２１２）、Ｓ４（２１
３）を該別の論理回路から得ていることを示す。本論理
回路は、ＣＫ１（２０８），ＣＫ２（２０９）をクロッ
ク信号とし、該ＣＫに同期して動作するものである。ま
た、本論理回路で、ノード間の信号Ｓ１（２０６）にイ
ベントが発生すると、図１の通信制御部（３）を介して
ＮＯＤＥ２（２０２）にイベントの伝播を行うものとす
る。本実施例では図２の具体的論理回路を論理シミュレ
ーション対象回路とし、この論理記述が図１の論理デー
タファイルおよび分割定義ファイルに記述されていると
する。
レーションの行われる論理回路の具体例を示す。Ｆ１
（２０３）およびＦ２（２０４）はメモリ素子（フリッ
プフロップ）であり、それぞれＮＯＤＥ１（２０１）、
ＮＯＤＥ２（２０２）のシミュレータにそれぞれ展開さ
れている。メモリ素子Ｆ１（２０３）は入力信号として
Ｓ０（２０５）、クロックとしてＣＫ１（２０８）を持
ち、出力信号としてＳ１（２０６）を持つ。メモリ素子
Ｆ２（２０４）は、入力信号としてＳ１（２０６）、ク
ロックとしてＣＫ２（２０９）、イネーブル信号として
Ｅ０（２１０）を持ち、出力信号としてＳ２（２０７）
を持つ。ただし、メモリ素子Ｆ２（２０４）は、イネー
ブル信号が‘０’の場合は、入力信号Ｓ１（２０６）に
イベントが発生しても動作しないものとする。ここで、
Ｓ０（２０５）、Ｓ１（２０６）、Ｓ２（２０７）はデ
ータ信号であり、１〜４バイトの幅を持つこととする。
また、Ｇ１（２１１）はＡＮＤ素子であり、入力信号と
してＳ３（２１２）、Ｓ４（２１３）をもち出力信号と
してＥ０（２１０）を持つ。Ｉ０（２１４）は、ＮＯＤ
Ｅ２（２０２）内の別の論理回路を指し、ＡＮＤ素子Ｇ
１（２１１）の入力信号Ｓ３（２１２）、Ｓ４（２１
３）を該別の論理回路から得ていることを示す。本論理
回路は、ＣＫ１（２０８），ＣＫ２（２０９）をクロッ
ク信号とし、該ＣＫに同期して動作するものである。ま
た、本論理回路で、ノード間の信号Ｓ１（２０６）にイ
ベントが発生すると、図１の通信制御部（３）を介して
ＮＯＤＥ２（２０２）にイベントの伝播を行うものとす
る。本実施例では図２の具体的論理回路を論理シミュレ
ーション対象回路とし、この論理記述が図１の論理デー
タファイルおよび分割定義ファイルに記述されていると
する。
【００１０】図３は図２の論理回路の論理シミュレーシ
ョンにおいて、論理シミュレーション実行前または実行
中に、本発明の論理回路変更を行った一実施例である。
図３の例の場合、図１のイベント削減論理挿入部（１０
４）により、図２の論理回路において、イネーブル信号
を持つメモリ素子Ｆ２（２０４）に入力されるデータ信
号Ｓ１（２０６）が別ノードであるＮＯＤＥ１（２０
１）から転送されることを確認し、データ信号Ｓ１（２
０６）のイベントを削減するために、図３に示すように
イネーブル信号Ｅ０（３１０）をＮＯＤＥ１（３０１）
に伝播するラインを設定し、さらに図３に示すように、
メモリ素子Ｆ１（３０３）の出力信号Ｓ１（３０６）に
イベント削減用のセレクタＳＥ（３１５）を挿入し、前
記ラインを該セレクタＳＥ（３１５）に接続する。セレ
クタＳＥ（３１５）はイネーブル信号Ｅ０（３１０）が
‘０’のときは、出力としてＳ１’（３１６）の値を保
持し、イネーブル信号Ｅ０（３１０）が‘０’以外のと
きは、出力信号Ｓ１（３０６）の値をＳ１’（３１６）
に出力するものとする。そして、この変更した論理回路
に対して論理シミュレーションを行う。
ョンにおいて、論理シミュレーション実行前または実行
中に、本発明の論理回路変更を行った一実施例である。
図３の例の場合、図１のイベント削減論理挿入部（１０
４）により、図２の論理回路において、イネーブル信号
を持つメモリ素子Ｆ２（２０４）に入力されるデータ信
号Ｓ１（２０６）が別ノードであるＮＯＤＥ１（２０
１）から転送されることを確認し、データ信号Ｓ１（２
０６）のイベントを削減するために、図３に示すように
イネーブル信号Ｅ０（３１０）をＮＯＤＥ１（３０１）
に伝播するラインを設定し、さらに図３に示すように、
メモリ素子Ｆ１（３０３）の出力信号Ｓ１（３０６）に
イベント削減用のセレクタＳＥ（３１５）を挿入し、前
記ラインを該セレクタＳＥ（３１５）に接続する。セレ
クタＳＥ（３１５）はイネーブル信号Ｅ０（３１０）が
‘０’のときは、出力としてＳ１’（３１６）の値を保
持し、イネーブル信号Ｅ０（３１０）が‘０’以外のと
きは、出力信号Ｓ１（３０６）の値をＳ１’（３１６）
に出力するものとする。そして、この変更した論理回路
に対して論理シミュレーションを行う。
【００１１】図４は、図３のデータ信号Ｓ１（３０６）
とイネーブル信号Ｅ０（３１０）に、表に示すデータが
入力された場合のセレクタＳＥ（３１５）の出力Ｓ１’
（３１６）の変化を示す真理値表である。イネーブル信
号Ｅ０（３１０）が‘１’のときは、Ｓ１のイベントが
そのままＳ１’（３１６）に伝わるが、Ｅ０（３１０）
が‘０’のときはＳ１’（３１６）の値は保持され、Ｓ
１（３０６）のイベントは削減される。
とイネーブル信号Ｅ０（３１０）に、表に示すデータが
入力された場合のセレクタＳＥ（３１５）の出力Ｓ１’
（３１６）の変化を示す真理値表である。イネーブル信
号Ｅ０（３１０）が‘１’のときは、Ｓ１のイベントが
そのままＳ１’（３１６）に伝わるが、Ｅ０（３１０）
が‘０’のときはＳ１’（３１６）の値は保持され、Ｓ
１（３０６）のイベントは削減される。
【００１２】図５は図２の論理回路の論理シミュレーシ
ョンにおいて、論理シミュレーション実行前または実行
中に、本発明の論理回路変更を行った別の一例である。
図５の例の場合、図１のイベント削減論理挿入部（１０
４）により、図２の論理回路において、イネーブル信号
を持つメモリ素子Ｆ２（２０４）に入力されるデータ信
号Ｓ１（２０６）が別ノードであるＮＯＤＥ１（２０
１）から転送されることを確認し、Ｓ１（２０６）のイ
ベント発生を削減するために、図５に示すように、イネ
ーブル信号Ｅ０を発生する回路を回路５１６としてＮＯ
ＤＥ１（５０１）に移動し、メモリ素子Ｆ１（５０３）
の出力信号Ｓ１（５０６）にイベント削減用のセレクタ
ＳＥ（５１５）を挿入し、前記イネーブル信号Ｅ０を該
セレクタＳＥ（５１５）に入力する。
ョンにおいて、論理シミュレーション実行前または実行
中に、本発明の論理回路変更を行った別の一例である。
図５の例の場合、図１のイベント削減論理挿入部（１０
４）により、図２の論理回路において、イネーブル信号
を持つメモリ素子Ｆ２（２０４）に入力されるデータ信
号Ｓ１（２０６）が別ノードであるＮＯＤＥ１（２０
１）から転送されることを確認し、Ｓ１（２０６）のイ
ベント発生を削減するために、図５に示すように、イネ
ーブル信号Ｅ０を発生する回路を回路５１６としてＮＯ
ＤＥ１（５０１）に移動し、メモリ素子Ｆ１（５０３）
の出力信号Ｓ１（５０６）にイベント削減用のセレクタ
ＳＥ（５１５）を挿入し、前記イネーブル信号Ｅ０を該
セレクタＳＥ（５１５）に入力する。
【００１３】図６はＮＯＤＥ２（６０２）にイネーブル
信号を持つ論理素子が複数ある場合に本発明の論理回路
変更を行った更に別の一実施例である。図６の回路は、
図１のイベント削減論理挿入部（１０４）で、イネーブ
ル信号を持つ素子Ｆ２（６０４）、Ｆ３（６１７）のデ
ータ信号Ｓ１（６０６）が別ノードであるＮＯＤＥ１
（６０１）から転送されることを認識し、Ｓ１（６０
６）のイベント発生を削減するために、それぞれのイネ
ーブル信号Ｅ０（６１０），Ｅ１（６１９）をＮＯＤＥ
１（６０１）に伝播するラインを設定し、メモリ素子Ｆ
１（６０３）の出力信号Ｓ１（６０６）にイベント削減
用のセレクタＳＥ０（３１５）およびＳＥ１（６２０）
を挿入し、各セレクタＳＥにそれぞれ前記ラインを接続
する。
信号を持つ論理素子が複数ある場合に本発明の論理回路
変更を行った更に別の一実施例である。図６の回路は、
図１のイベント削減論理挿入部（１０４）で、イネーブ
ル信号を持つ素子Ｆ２（６０４）、Ｆ３（６１７）のデ
ータ信号Ｓ１（６０６）が別ノードであるＮＯＤＥ１
（６０１）から転送されることを認識し、Ｓ１（６０
６）のイベント発生を削減するために、それぞれのイネ
ーブル信号Ｅ０（６１０），Ｅ１（６１９）をＮＯＤＥ
１（６０１）に伝播するラインを設定し、メモリ素子Ｆ
１（６０３）の出力信号Ｓ１（６０６）にイベント削減
用のセレクタＳＥ０（３１５）およびＳＥ１（６２０）
を挿入し、各セレクタＳＥにそれぞれ前記ラインを接続
する。
【００１４】
【発明の効果】以上説明したように本発明によれば、論
理シミュレータにおいて、ノード間通信がある場合に、
受信側で必要としないデータについては送信側において
データ送信を停止することができ、不要なノード間通信
を削減することができる。
理シミュレータにおいて、ノード間通信がある場合に、
受信側で必要としないデータについては送信側において
データ送信を停止することができ、不要なノード間通信
を削減することができる。
【図１】本発明を実施する論理シミュレータの構成例を
示す図である。
示す図である。
【図２】論理シミュレーションの対象となる論理回路の
一例を示す図である。
一例を示す図である。
【図３】本発明の論理回路変更の一例を示す図である。
【図４】セレクタの入力信号と出力信号とイネーブル信
号の関係を示す真理値表を示す図である。
号の関係を示す真理値表を示す図である。
【図５】本発明の論理回路変更の別の一例を示す図であ
る。
る。
【図６】本発明の論理回路変更の更に別の一例を示す図
である。
である。
１０１ 論理回路データファイル １０２ 分割定義ファイル １０３ 回路分割処理部 １０４ イベント削減論理挿入部 １０５ 論理シミュレーション処理部 １０６ 通信制御部 １０７ 論理シミュレーション処理部 １０８ シミュレーションコマンド入力部
Claims (4)
- 【請求項１】 論理回路を複数のノード（またはスレッ
ド）に分割して論理シミュレーションを行う論理シミュ
レータにおいて、 ノード間でデータの通信を行い、送信側ノードから受信
側ノードへ送信されたデータを該受信側ノードに与えら
れる条件に従い、該条件が必要を示すときのみデータを
該受信側ノードで受信する構造を持つ論理回路をシミュ
レーションする場合に、 前記条件を前記送信側ノードに伝播し、該条件が不必要
を示すとき前記受信側ノードへのデータの送信を抑止す
る手段を有する構造とし、該論理回路をシミュレーショ
ンすることを特徴とする論理シミュレータ。 - 【請求項２】 論理回路を複数のノード（またはスレッ
ド）に分割して論理シミュレーションを行う論理シミュ
レータにおいて、 イネーブル信号を持つメモリ素子を有するノードの該メ
モリ素子に入力されるデータ信号が他のノードから送信
される構造を持つ論理回路をシミュレーションする場合
に、 前記イネーブル信号を前記他のノードに伝播し、該伝播
したイネーブル信号がデータを必要としないことを示す
場合にデータ信号のイベント発生を削減する論理を送信
側ノードに挿入した構造とし、該論理回路をシミュレー
ションすることを特徴とする論理シミュレータ。 - 【請求項３】 論理回路を複数のノード（またはスレッ
ド）に分割して論理シミュレーションを行う論理シミュ
レータにおいて、 イネーブル信号を持つメモリ素子を有するノードの該メ
モリ素子に入力されるデータ信号が他のノードから送信
される構造を持つ論理回路をシミュレーションする場合
に、 イネーブル信号を出力する論理を送信側ノードに移動
し、イネーブル信号がデータを必要としないことを示す
場合にデータ信号のイベント発生を削減するための論理
を送信側ノードに挿入した構造とし、該論理回路をシミ
ュレーションすることを特徴とする論理シミュレータ。 - 【請求項４】 請求項２または請求項３記載の論理シミ
ュレータにおいて、 前記シミュレーションされる論理回路が前記イネーブル
信号を持つメモリ素子を有するノードを複数有する場合
に、 前記それぞれのイネーブル信号に対応してイベント発生
を削減するための論理を送信側ノードに挿入した構造と
し、該論理回路をシミュレーションすることを特徴とす
る論理シミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9221970A JPH1153424A (ja) | 1997-08-04 | 1997-08-04 | 論理シミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9221970A JPH1153424A (ja) | 1997-08-04 | 1997-08-04 | 論理シミュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1153424A true JPH1153424A (ja) | 1999-02-26 |
Family
ID=16775026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9221970A Pending JPH1153424A (ja) | 1997-08-04 | 1997-08-04 | 論理シミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1153424A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7525457B2 (en) | 2000-12-22 | 2009-04-28 | Star Bridge Systems, Inc. | Transforming design objects in a computer by converting data sets between data set types |
| EP2259135A2 (en) | 1999-05-14 | 2010-12-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor Device and Manufacturing Method Thereof |
-
1997
- 1997-08-04 JP JP9221970A patent/JPH1153424A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2259135A2 (en) | 1999-05-14 | 2010-12-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor Device and Manufacturing Method Thereof |
| US7525457B2 (en) | 2000-12-22 | 2009-04-28 | Star Bridge Systems, Inc. | Transforming design objects in a computer by converting data sets between data set types |
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