JPH1153882A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 基本的なリフレッシュ周期を変えずに、集中
的に書き込みや読み出し動作が行われたときにリフレッ
シュを自発的に行い、チップ毎のリフレッシュ時間を自
動的に制御することができる半導体記憶装置を提供す
る。 【解決手段】 ６４ＭビットＤＲＡＭであって、複数の
メモリセルからなるメモリアレーＭＡと、このメモリア
レーＭＡの行／列方向のアドレスを指定するためのアド
レスバッファＸＡＢ、カウンタＹＣ、プリデコーダＸＰ
Ｄ，ＹＰＤおよびデコーダＸＤ，ＹＤと、データの入出
力を行うためのリード／ライトコントローラＲ／ＷＣ、
入力バッファＩＢおよび出力バッファＯＢなどから構成
され、リフレッシュ回路として、ジャンクション温度／
リーク電流の検知に基づいて自動的にリフレッシュを行
うためのサーモセンサ／リークモニタＴＳ／ＬＭおよび
オートリフレッシュコントローラＡＲＣが設けられてい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ダイナミックＲＡ
Ｍ（ＤＲＡＭ）などの半導体記憶装置技術に関し、特に
基本的なリフレッシュ周期を変えずに、集中的に書き込
みや読み出し動作が行われたときにリフレッシュを自発
的に行うことが可能な半導体記憶装置に適用して有効な
技術に関する。

【０００２】

【従来の技術】たとえば、本発明者が検討した技術とし
て、半導体記憶装置の一例としてのＤＲＡＭにおいて
は、メモリセルのキャパシタに蓄えられた電荷量の多少
により情報を記憶する構成を採用しているために、キャ
パシタに蓄えられた電荷がメモリセルを構成するトラン
ジスタのＰＮ接合のリーク電流などによって徐々に放電
して失われるので、アクセスしないときでも一定時間毎
に情報をセンスアンプで読み出して再書き込みするリフ
レッシュ動作が必要となることが考えられる。

【０００３】このリフレッシュ動作には、読み出し・書
き込みといったランダムアクセス動作中に割り込んで行
うリフレッシュ動作と、電池バックアップ期間中のよう
にチップ内の記憶情報を保持するためだけに行うリフレ
ッシュ動作がある。前者では、バーＲＡＳ ｏｎｌｙ
リフレッシュと、ＣＢＲ（バーＣＡＳ ｂｅｆｏｒｅバ
ーＲＡＳ）リフレッシュが、また後者ではセルフリフレ
ッシュが標準になっている。

【０００４】たとえば、バーＲＡＳ ｏｎｌｙ リフレ
ッシュにおいては、読み出し・書き込み動作と同じタイ
ミング規格のバーＲＡＳの１サイクル中に、１行（ワー
ド線）の全メモリセルが同時にリフレッシュされる。こ
のリフレッシュのしかたには集中リフレッシュと分散リ
フレッシュがあり、実際には分散リフレッシュが多用さ
れているものと考えられる。

【０００５】この分散リフレッシュは、リフレッシュ動
作の１サイクルを最大リフレッシュ時間の期間中に等し
く分散したものであり、従って、このリフレッシュ動作
の間隔は、たとえば論理的なワード線が４０９６本あ
り、最大リフレッシュ時間が６４ｍｓの場合に、６４／
４０９６＝１5.６μｓとなる。このリフレッシュ動作の
１サイクルが通常の書き込み・読み出し動作のサイクル
に１5.６μｓ毎の一定の間隔で割り込んだタイミングと
なる。

【０００６】なお、このようなリフレッシュ動作が必要
となるＤＲＡＭなどの半導体記憶装置に関する技術とし
ては、たとえば１９９４年１１月５日、株式会社培風館
発行の「アドバンスト エレクトロニクスＩ−９ 超Ｌ
ＳＩメモリ」Ｐ７９〜Ｐ１８５などに記載される技術な
どが挙げられる。

【０００７】

【発明が解決しようとする課題】ところで、前記のよう
なＤＲＡＭにおいては、チップの動作状況により、リフ
レッシュ特性を決めるＰＮ接合部分のジャンクション温
度が変化し、特に入出力などのバイトワイド化や、シン
クロナスＤＲＡＭ、ランバスＤＲＡＭ、シンクリンクＤ
ＲＡＭなどの高速インタフェースにおいては、消費電力
の増加によるジャンクション温度の上昇が著しく、通常
動作のリフレッシュに影響を与えることが考えられる。

【０００８】すなわち、通常のリフレッシュ動作におい
ては、通常の書き込み・読み出し動作のサイクルに一定
の間隔で割り込んだタイミングとなるために、集中的に
書き込みや読み出し動作が行われたときなどに、チップ
単位での消費電力が増大し、温度上昇によりリフレッシ
ュ特性の劣化が顕著になることが考えられる。

【０００９】そこで、本発明の目的は、基本的なリフレ
ッシュ周期を変えずに、集中的に書き込みや読み出し動
作が行われたときにリフレッシュを自発的に行い、チッ
プ毎のリフレッシュ時間を自動的に制御することができ
る半導体記憶装置を提供するものである。

【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１２】すなわち、本発明による半導体記憶装置
は、キャパシタを有するメモリセル構成を採用している
ＤＲＡＭなどの半導体記憶装置に適用されるものであ
り、チップ内に、拡散層のリーク電流を監視するリーク
モニタ回路と、この回路によりリーク電流値が所定値以
上になったことが監視されたときに自動的にリフレッシ
ュ動作を実行するように制御するオートリフレッシュコ
ントロール回路とが配置されて構成されるものである。

【００１３】特に、リークモニタ回路は、リーク電流値
の決定要因となる温度変化を監視するために、拡散層の
ＰＮ接合部分の温度を検知するサーモセンサ回路を含ん
でいるものである。さらに、リフレッシュ動作中である
ことを示すビジー状態信号の出力端子が設けられている
ものである。

【００１４】また、リフレッシュ動作は、リフレッシュ
カウンタが一周するまでリフレッシュ動作をし続ける集
中リフレッシュ、またはビジー状態信号により外部から
リフレッシュ間隔を制御する分散リフレッシュとするも
のである。

【００１５】よって、前記半導体記憶装置によれば、通
常の基本的なリフレッシュ周期を変えずに、集中的に書
き込みや読み出し動作が行われたときなどの温度変化を
監視し、リフレッシュを自発的に行ってチップ毎のリフ
レッシュ時間を自動的に制御することができる。なお、
このオートリフレッシュがセルフリフレッシュと異なる
点はリークモニタ回路が動作時にも働いていることであ
る。

【００１６】これにより、特にバイトワイド化や高速イ
ンタフェースなどのＤＲＡＭにおいて、チップ単位での
温度上昇を抑えてリフレッシュ特性の劣化を抑制し、シ
ステムのビジー率（リフレッシュで受け付け不可の時を
含む）を低下させることなく、高バイトワイド化を可能
とすることができる。この結果、システム全体の効率向
上、リフレッシュサイクルの低減による消費電流の低下
を実現することができる。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。

【００１８】図１は本発明の一実施の形態である半導体
記憶装置を示すブロック図、図２は本実施の形態におけ
る半導体記憶装置に内蔵されるリーク電流のモニタ回路
を示す回路図、図３は入出力端子の端子機能例を示す説
明図、図４(a) 〜(c) は基本的なリフレッシュ動作を示
すタイミング図、図５はオートリフレッシュ動作を示す
タイミング図、図６はオートリフレッシュ状態の内部波
形図である。

【００１９】まず、図１により本実施の形態の半導体記
憶装置の構成を説明する。

【００２０】本実施の形態の半導体記憶装置は、たとえ
ば６４ＭビットＤＲＡＭとされ、複数のメモリセルから
なるメモリアレーＭＡと、このメモリアレーＭＡの行／
列方向のアドレスを指定するためのＸアドレスバッファ
ＸＡＢ、ＹカウンタＹＣ、ＸプリデコーダＸＰＤ、Ｙプ
リデコーダＹＰＤ、ＸデコーダＸＤおよびＹデコーダＹ
Ｄと、データの入出力を行うためのリード／ライトコン
トローラＲ／ＷＣ、入力バッファＩＢおよび出力バッフ
ァＯＢと、リフレッシュ動作を行うための各種のリフレ
ッシュ回路と、内部回路を制御するための各種の制御回
路などから構成され、これらが周知の半導体製造技術に
よって１個の半導体チップ上に集積されて形成されてい
る。

【００２１】リフレッシュ回路は、通常の読み出し・書
き込みのランダムアクセス動作中に割り込んでリフレッ
シュを行うとともに、電池バックアップ期間中のように
チップ内の記憶情報を保持するためだけにリフレッシュ
を行うためのリフレッシュカウンタＲＣおよびセルフリ
フレッシュコントローラＳＲＣと、さらにこれらと独立
して自発的に動作し、ジャンクション温度／リーク電流
の検知に基づいて自動的にリフレッシュを行うためのサ
ーモセンサ／リークモニタＴＳ／ＬＭおよびオートリフ
レッシュコントローラＡＲＣとから構成されている。

【００２２】サーモセンサ／リークモニタＴＳ／ＬＭお
よびオートリフレッシュコントローラＡＲＣは、たとえ
ばサーモセンサ／リークモニタＴＳ／ＬＭが拡散層の温
度／リーク電流を検知するためにロークロックジェネレ
ータＲＣＧとＸデコーダＸＤとの間に接続され、このサ
ーモセンサ／リークモニタＴＳ／ＬＭにより、ある一定
値以上のリーク電流、もしくはある一定値以上の温度を
検知すると、オートリフレッシュコントローラＡＲＣを
作動してステートコントローラＳＣにオートリフレッシ
ュ動作を行うための割り込みとして入力される。

【００２３】このサーモセンサ／リークモニタＴＳ／Ｌ
Ｍは、たとえば図２に示すような回路構成となってお
り、ＮＭＯＳトランジスタとコンデンサからなるチャー
ジ回路１、ＮＭＯＳトランジスタとダイオードからなる
ジャンクション回路２、制御信号ＰＳＴＡＲＴを入力と
した電圧ＶＤＤから電圧ＶＰＰへのレベル変換回路３、
電圧ＶＮを基準とした差動アンプ回路４、電圧ＶＰを基
準とした差動アンプ回路５、ＮＯＲゲートとインバータ
からなる出力回路６などから構成されている。

【００２４】レベル変換回路３、差動アンプ回路４，５
は、図２のようにＰＭＯＳトランジスタ、ＮＭＯＳトラ
ンジスタおよびインバータなどの組み合わせにより構成
されている。なお、これらの回路は、図２に示すような
回路構成に限られるものではなく、同様の機能を持つ回
路構成についても適用可能であることはいうまでもな
い。

【００２５】このサーモセンサ／リークモニタＴＳ／Ｌ
Ｍにおいて、電圧ＶＰの印加により駆動されるチャージ
回路１のコンデンサに蓄えられた電荷が、電圧ＶＣＥＬ
Ｌの印加により駆動されるジャンクション回路２のダイ
オードのリーク電流などによって徐々に放電して失われ
る。この際に、一方のチャージ回路１の電圧と基準電圧
ＶＮとが差動アンプ回路４により比較され、他方のジャ
ンクション回路２の電圧と基準電圧ＶＰとが差動アンプ
回路５により比較され、どちらか一方が基準電圧以下と
なったときに所定値以上のリーク電流の漏れを示すＨｉ
ｇｈレベルの信号ＰＳＴＯＰが出力され、漏れが少ない
ときはＬｏｗレベルの信号ＰＳＴＯＰが出力されてい
る。

【００２６】制御回路には、外部から入力端子を介して
クロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥが
入力されるクロックバッファＣＬＢ、データマスク信号
ＤＱＭが入力されるデータマスクバッファＤＭＢ、ロー
アドレスストローブ信号バーＲＡＳ、カラムアドレスス
トローブ信号バーＣＡＳ、ライトイネーブル信号バーＷ
Ｅ、チップセレクト信号バーＣＳが入力されるコマンド
バッファＣＢ、バンクアクティブ信号ＢＡ０／１が入力
されるバンクアドレスバッファＢＡＢ、アドレス信号Ａ
ｄｄ０〜１２が入力されるアドレスバッファＡＢが設け
られている。

【００２７】さらに、内部の制御回路として、クロック
バッファＣＬＢからの内部クロック信号などを入力とす
るレイテンシーコントローラＬＣ、データマスクバッフ
ァＤＭＢからのマスクデータなどを入力とする出力バッ
ファコントローラＯＢＣ、コマンドバッファＣＢからの
信号およびバンクアドレスなどを入力とするモードデコ
ーダＭＤ、ステートコントローラＳＣ、ロークロックジ
ェネレータＲＣＧおよびカラムクロックジェネレータＣ
ＣＧ、アドレスバッファＡＢからの信号を入力とするモ
ードレジスタＭＲなどが設けられている。

【００２８】この制御回路において、ロークロックジェ
ネレータＲＣＧからの出力はワード線ＷＬのタイミング
信号としてＸデコーダＸＤに入力され、またカラムクロ
ックジェネレータＣＣＧからの出力はＹスイッチのタイ
ミング信号としてＹデコーダＹＤに入力されるととも
に、メインアンプＭＡのコントロール信号、ライトバッ
ファのコントロール信号としてリード／ライトコントロ
ーラＲ／ＷＣに入力されている。

【００２９】また、メモリアレーＭＡの行／列方向のア
ドレス指定のＸプリデコーダＸＰＤ、ＹプリデコーダＹ
ＰＤには、それぞれ冗長用のＸプリデコーダＸＰＲ、Ｙ
プリデコーダＹＰＲが併設されており、このＸプリデコ
ーダＸＰＲ、ＹプリデコーダＹＰＲにはＸリダンダンシ
ーコントローラＸＲ、ＹリダンダンシーコントローラＹ
Ｒからの信号がそれぞれ入力され、これらのＸプリデコ
ーダＸＰＲ、ＹプリデコーダＹＰＲおよびＸリダンダン
シーコントローラＸＲ、Ｙリダンダンシーコントローラ
ＹＲによりメモリアレーＭＡの不良セルに対する冗長救
済が可能となっている。

【００３０】さらに、ＤＲＡＭを構成する内部回路の電
源は、外部から供給される外部電源ＶＣＣ、ＶＳＳを入
力として、昇圧、降圧して内部回路に必要な電圧を発生
する電源回路ＰＳにより生成されている。また、データ
の入出力は、入力バッファＩＢ、出力バッファＯＢから
入出力端子Ｉ／Ｏを通じて行われる。

【００３１】以上のように構成されるＤＲＡＭの外部端
子には、たとえば図３のような端子機能が割り当てられ
ており、通常のＤＲＡＭと異なる点は、サーモセンサ／
リークモニタＴＳ／ＬＭおよびオートリフレッシュコン
トローラＡＲＣの制御に基づいて、オートリフレッシュ
動作中であることを示すビジー状態出力端子ＢＵＳＹが
割り当てられている点である。

【００３２】すなわち、サーモセンサ／リークモニタＴ
Ｓ／ＬＭが所定値以上のリーク電流の漏れを検知したと
きにオートリフレッシュコントローラＡＲＣの制御によ
りオートリフレッシュ動作が開始され、この際にビジー
状態出力端子ＢＵＳＹから外部に対してオートリフレッ
シュ動作中であることを示すビジー状態信号が出力され
る。このビジー状態信号は、たとえばオートリフレッシ
ュ中はＨｉｇｈレベルとなり、それ以外の時はＬｏｗレ
ベルの信号が出力されている。

【００３３】また、他の端子機能は通常のＤＲＡＭと同
様であり、図３においてはデータ入出力端子Ｉ／Ｏ０〜
１５は１６ピン、アドレス端子Ａ０〜１１は１２ピンの
例を示している。なお、電圧ＶＣＣＱ，ＶＳＳＱの
“Ｑ”は入出力用の電圧を表している。

【００３４】次に、本実施の形態の作用について、始め
にＤＲＡＭの代表的な動作モードである読み出し動作、
書き込み動作、リフレッシュ動作、高速列モードをとり
あげ、それぞれの概要を簡単に説明する。

【００３５】(1).読み出し動作 この読み出し動作において、たとえばアドレスマルチプ
レクスではアドレス信号は時分割で入力するため、ロー
アドレスストローブ信号バーＲＡＳとカラムアドレスス
トローブ信号バーＣＡＳの２つの同期信号が必要であ
る。バーＲＡＳがＨｉｇｈレベルの期間は、行系回路が
プリチャージされる期間で、この間はチップ内部ではい
かなるメモリ動作も行われない。一方、バーＣＡＳがＨ
ｉｇｈレベルの期間中は、データ出力バッファやデータ
入力バッファなどの列系回路がプリチャージされる期間
で、この間はチップ外部との読み出し動作、書き込み動
作は行われない。

【００３６】バーＲＡＳがＬｏｗレベルになると行系回
路が活性化され、メモリ動作が始める。続いて、バーＣ
ＡＳがＬｏｗレベルになると読み出し動作あるいは書き
込み動作が始まり、チップ外部とのデータの授受が行わ
れる。このようにＤＲＡＭでは、プリチャージ期間と活
性期間が交互に繰り返される。通常、バーＲＡＳのサイ
クル時間がチップのサイクル時間となる。

【００３７】読み出し動作の指定は、書き込み制御信号
バーＷＥをバーＣＡＳの立ち下がり時点よりも前にＨｉ
ｇｈレベルにして、バーＣＡＳが立ち上がるまでそれを
保持することにより行う。データがいったん出力される
と、バーＣＡＳが立ち上がるまでデータを保持する。こ
のアクセス時間には３種類あって、バーＲＡＳおよびバ
ーＣＡＳの立ち下がり時点からデータ出力端子にデータ
が出力されるまでの時間を、それぞれバーＲＡＳアクセ
ス時間、バーＣＡＳアクセス時間と呼び、列アドレスが
確定された時点からデータが出力されるまでの時間をア
ドレスアクセス時間と呼ぶ。

【００３８】(2).書き込み動作 この書き込み動作において、アドレス信号とバーＲＡ
Ｓ，バーＣＡＳとの関係は、読み出し動作と同じなので
省略する。またサイクル時間などのバーＲＡＳ，バーＣ
ＡＳのタイミング規格も読み出し動作と全く同じであ
る。ただし、ライトイネーブル信号バーＷＥをバーＣＡ
Ｓの立ち下がり時点よりも前にＬｏｗレベルにすること
によって書き込み動作を指定する。このサイクル中はデ
ータ出力端子は高インピーダンス（Ｈｉｇｈ−Ｚ）状態
に保持される。なお、バーＲＡＳをＬｏｗレベルのまま
の状態で、いったんチップ外部に読み出したデータを外
部で変更して再び同じメモリセルに書き込むという、Ｒ
ｅａｄ Ｍｏｄｉｆｙ Ｗｒｉｔｅ動作の仕様もある。

【００３９】(3).リフレッシュ動作 このリフレッシュ動作においては、読み出し・書き込み
といったランダムアクセス動作中に割り込んで行うリフ
レッシュ動作と、電池バックアップ期間中のようにチッ
プ内の記憶情報を保持するためだけに行うリフレッシュ
動作がある。前者では、バーＲＡＳ ｏｎｌｙ リフレ
ッシュと、ＣＢＲリフレッシュが、また後者ではセルフ
リフレッシュが標準になっている。その他、データを出
力しながらリフレッシュを行うヒドン（ｈｉｄｄｅｎ）
リフレッシュもある。

【００４０】さらに、本実施の形態においては、たとえ
ば拡散層の温度／リーク電流を検知するサーモセンサ／
リークモニタＴＳ／ＬＭにより、ある一定値以上のリー
ク電流、もしくはある一定値以上の温度を検知すると、
オートリフレッシュコントローラＡＲＣが作動すると同
時に、外部からの入力を受け付けなくなるビジー状態信
号を出力するオートリフレッシュ動作を行うことが特徴
となっている。このオートリフレッシュについては後述
する。

【００４１】たとえば、バーＲＡＳ ｏｎｌｙ リフレ
ッシュにおいては、図４(a) に示すように、読み出し・
書き込み動作と同じタイミング規格のバーＲＡＳの１サ
イクル中に、１行（ワード線）の全メモリセルが同時に
リフレッシュされる。ただし、バーＣＡＳをＨｉｇｈレ
ベルにしてチップ外部からリフレッシュアドレスを与え
なければならない。最大リフレッシュ時間の期間内にア
ドレス信号の組み合わせでワード線を順次選択してリフ
レッシュしなければならない。

【００４２】このリフレッシュのしかたには集中リフレ
ッシュと分散リフレッシュがある。集中リフレッシュ
は、最小サイクルｔＲＣでリフレッシュを繰り返し、こ
の期間はチップ外部からメモリアクセスはできないが、
残りの全期間は、リフレッシュを割り込ませず外部から
メモリアクセスを受け付ける方法である。分散リフレッ
シュは、リフレッシュ動作の１サイクルを最大リフレッ
シュ時間の期間中に等しく分散したものである。実際に
は分散リフレッシュが多用されるので、リフレッシュ動
作の１サイクルが通常の読み出し・書き込み動作のサイ
クルに割り込んだタイミングとなる。

【００４３】また、ＣＢＲリフレッシュにおいては、図
４(b) に示すように、バーＣＡＳをバーＲＡＳに先行さ
せてＬｏｗレベルにすることによって、リフレッシュ動
作であることを内部で判定する。この判定パルスによっ
て内部のリフレッシュアドレスカウンタからアドレスが
発生し、ワード線が選ばれリフレッシュされる。従っ
て、外部からアドレス信号を与える必要はない。

【００４４】さらに、セルフリフレッシュにおいては、
図４(c) に示すように、通常のメモリサイクル終了後、
ＣＢＲタイミングにしてバーＲＡＳのパルス幅ｔＲＡＳ
Ｓを、たとえば１００μｓ以上に設定する。内部ではこ
の時間以上になるとリフレッシュアドレスカウンタとリ
フレッシュタイマーを用いたリフレッシュ動作が始ま
り、バーＣＡＳ，バーＲＡＳがともにＬｏｗレベルであ
る限りセルフリフレッシュが続く。リフレッシュされる
頻度が少ないほどチップの消費電力は低くなるが、この
頻度はチップ内の温度を検出するタイマーによって自動
的に調整される。なお、セルフリフレッシュから通常サ
イクルに移る場合には、バーＲＡＳのプリチャージ期間
が必要である。

【００４５】(4).高速列アクセス動作 キャッシュメモリを採用したシステムや画像メモリなど
では、行アドレスは固定したままで、列アドレスの異な
る、それも連続した列アドレスの多数ビットをアクセス
する場合が多い。列アクセスモードは、メモリセルサブ
アレーの超並列でアクセス可能な構造上の特徴を利用し
たものである。列アドレスの多数ビットのデータを高速
に処理できるので、前記した用途に近年注目されてい
る。

【００４６】この動作では、まず行アドレスによって行
（ワード）線を選択し、ワード線上の全てのメモリセル
を、センスアンプで増幅した状態でいったんそれぞれの
データ線に読み出しておく。次に、列アドレスによって
あるデータ線の読み出し情報をチップの外部に取り出
し、次に他の列アドレスによって他のデータ線の情報を
取り出すというように列アドレスを順次変えていけば、
ワード線上の全てのセル情報を連続して取り出すことが
でき、この動作は高速である。

【００４７】この場合のアクセス時間は、列アドレスが
入力してデータが出力するまでの時間、すなわち前記し
たアドレスアクセス時間そのものであり、長時間を要す
る行系回路の動作時間、たとえばワード線の駆動時間や
センス時間を考慮する必要がないためである。サイクル
時間もこの分だけ速くなる。

【００４８】書き込み動作についても、データ線に読み
出されているセル信号増幅データを、外部から与えた書
き込みデータで順次置き換えていくだけなので高速であ
る。所望のデータ線の全てに書き込みデータ電圧を印加
した後に、ワード線をオフにすることで列アクセスモー
ドの書き込みは完了する。このように、行アドレスは同
じままで、列アドレスのみを切り換える列アクセスモー
ドは種々提案されているが、ここでは代表的な高速ペー
ジモード、ニブルモード、スタティックカラムモードの
動作タイミングを説明する。

【００４９】たとえば、高速ページモードの読み出しタ
イミングにおいては、列アドレスの選択はランダムであ
り、サイクル時間はたとえば４０ｎｓである。チップ内
部ではＡＴＤ（Address Transition Detector)回路によ
って主な列系回路はサイクル毎にプリチャージされ、列
アドレスで選ばれたデータ線の読み出しデータが、デー
タ出力バッファ近くでバーＣＡＳで制御されて出力され
る。バーＣＡＳとのアドレスセットアップ時間、アドレ
スホールド時間などの規格のために、チップとしての高
速化には限界がある。

【００５０】また、ニブルモードの読み出しタイミング
においては、たとえば４ビットのシフトレジスタ単位で
データが入出力される。ただし、２ビットのアドレス信
号を用いて４ビットの中の先頭ビットだけはランダムに
指定できる。すなわち最初の１ビット目は通常の読み出
しあるいは書き込み動作であるが、それに続く３ビット
はバーＣＡＳのクロックパルスだけで連続出力する。先
頭ビット以外は列アドレスの指定は不要である。

【００５１】このモードでは、データ出力端子近くに４
個のデータラッチ回路と、その出力を入力とする４ビッ
トのデコード機能付きリングカウンタ形シフトレジスタ
が設けられている。４個のサブアレーから並列に入力し
て４個のデータラッチ回路にいったん蓄えられた読み出
しデータは、シフトレジスタで直列に変換されてバーＣ
ＡＳに同期して連続に外部出力される。このシフトレジ
スタはもともと高速なので、ニブルモードサイクルはバ
ーＣＡＳサイクルで決まり、たとえば３５ｎｓと比較的
速い。

【００５２】さらに、スタティックカラムモードの読み
出しタイミングにおいては、同じ行アドレスのもとで列
アドレスを換えて、データ線に読み出されている増幅デ
ータの読み出し・書き込みを行うというものである。連
続サイクル中はバーＣＡＳはＬｏｗレベルのままで、ア
ドレス信号はｄｏｎ’ｔ ｃａｒｅの部分がない。バー
ＣＡＳで列アドレスをラッチできないためである。列ア
ドレスの指定はランダムであり、サイクル時間はアドレ
スの切り換えだけで決まる。ＡＴＤ回路と列アドレスバ
ッファの動作だけで列系回路の選択動作が行われる。

【００５３】以上のようにして、ＤＲＡＭのメモリセル
に対する読み出し動作、書き込み動作、リフレッシュ動
作、高速列アクセス動作が行われる。なお、ＤＲＡＭは
バーＲＡＳ、バーＣＡＳ、バーＷＥの制御信号の立ち上
がり／下がりで制御されるのに対して、シンクロナスＤ
ＲＡＭの場合にはコマンドにより制御され、このコマン
ドはチップセレクト信号バーＣＳ、バーＲＡＳ、バーＣ
ＡＳ、バーＷＥの組み合わせにより定義される。

【００５４】次に、本実施の形態の特徴であるオートリ
フレッシュ動作について、図５および図６に基づいて説
明する。なお、オートリフレッシュ動作のアドレス指
定、さらにこれらのタイミングなどは、通常のリフレッ
シュと同様なのでここでの詳細な説明は省略する。

【００５５】たとえば、図５に示すように読み出し動作
の途中に、サーモセンサ／リークモニタＴＳ／ＬＭが、
ある一定値以上のリーク電流、もしくはある一定値以上
の温度を検知した場合には、サーモセンサ／リークモニ
タＴＳ／ＬＭから温度／リーク検知信号を発生する。な
お、このサーモセンサ／リークモニタＴＳ／ＬＭは行系
回路が活性化されたときにセットされる。

【００５６】この際に、サーモセンサ／リークモニタＴ
Ｓ／ＬＭにおいては、コンデンサなどからなるチャージ
回路１の電圧と基準電圧ＶＮとが差動アンプ回路４によ
り比較され、ダイオードなどからなるジャンクション回
路２の電圧と基準電圧ＶＰとが差動アンプ回路５により
比較され、どちらか一方が基準電圧以下となったときに
所定値以上のリーク電流の漏れを示すＨｉｇｈレベルの
温度／リーク検知信号が出力される。

【００５７】この温度／リーク検知信号を受けて、オー
トリフレッシュコントローラＡＲＣはオートリフレッシ
ュ動作フラグを発生し、ステートコントローラＳＣに対
して出力する。これにより、ステートコントローラＳＣ
の制御に基づいて、読み出し動作の終了後にオートリフ
レッシュ動作が開始される。

【００５８】すなわち、このオートリフレッシュ動作
は、図６の内部波形図に示すように、リフレッシュモニ
タ信号の出力により、リフレッシュ動作起動信号の発生
後にリフレッシュ動作状態信号が発生する。このリフレ
ッシュ動作状態のときには、外部に対してビジー状態信
号を出力する。

【００５９】たとえば、リフレッシュ動作状態信号の発
生により、集中リフレッシュの場合は、リフレッシュカ
ウンタが一周するまでリフレッシュ動作をし続け、また
分散リフレッシュの場合は、外部のメモリコントローラ
にリフレッシュ動作のビジー状態信号を返すことによ
り、リフレッシュ間隔を短くするようにメモリコントロ
ーラの内部が設定される。

【００６０】以上のようにして、このオートリフレッシ
ュは、通常のバーＲＡＳ ｏｎｌｙリフレッシュ、ＣＢ
Ｒリフレッシュ、セルフリフレッシュなどの基本的なリ
フレッシュ周期を変えずに、これらと独立して、サーモ
センサ／リークモニタＴＳ／ＬＭが、ある一定値以上の
リーク電流、もしくはある一定値以上の温度を検知した
場合に随時、自発的に実行することができる。

【００６１】従って、本実施の形態の半導体記憶装置に
よれば、ジャンクション温度／リーク電流の検知に基づ
いて自動的にリフレッシュを行うためのサーモセンサ／
リークモニタＴＳ／ＬＭおよびオートリフレッシュコン
トローラＡＲＣが内蔵されていることにより、集中的に
書き込みや読み出し動作が行われたときなどに、一定値
以上のリーク電流、もしくはある一定値以上の温度を検
知してオートリフレッシュを自発的に行うことができ、
よってチップ毎のリフレッシュ時間を自動的にコントロ
ールすることができる。

【００６２】また、本実施の形態のような複数のＤＲＡ
Ｍ、さらにメモリコントローラ、ＣＰＵなどから構成さ
れるメモリシステムなどにおいても、チップ毎にリフレ
ッシュ時間をコントロールすることができるとともに、
システム全体でもメモリコントローラの制御に基づい
て、通常のリフレッシュ周期と独立させてリフレッシュ
動作をコントロールすることが可能である。

【００６３】たとえば、メモリコントローラは、どのＤ
ＲＡＭがＣＰＵとの間で読み出し・書き込み動作を行っ
ているのか把握できるので、どのＤＲＡＭがジャンクシ
ョン温度が上昇しているのかを判断することができる。
この判断条件としては、メモリコントローラに対して、
オートリフレッシュ動作の実行が必要となるジャンクシ
ョン温度に対応する読み出し・書き込み動作のアクセス
回数を与えておく。

【００６４】そして、メモリコントローラは、オートリ
フレッシュ動作の実行が必要なアクセス回数に到達した
ときにリフレッシュ割り込みを発生させ、アクセス回数
が判断条件以上に到達した特定のＤＲＡＭにリフレッシ
ュ動作を実行させることができる。

【００６５】これにより、メモリシステムのビジー率
（リフレッシュで受け付け不可の時を含む）を低下させ
ることなく、高バイトワイド化、高速化を可能とするこ
とができる。この結果、システム全体の効率向上、リフ
レッシュサイクルの低減による消費電流の低下を実現す
ることができる。

【００６６】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。

【００６７】たとえば、前記実施の形態においては、６
４ＭビットＤＲＡＭの例で説明したが、これに限定され
るものではなく、１６Ｍビットさらにそれ以下、２５６
Ｍビットさらにそれ以上のメモリ容量のＤＲＡＭについ
ても広く適用可能であり、より多ビット化の傾向にある
ＤＲＡＭの場合にはますます本発明の効果は大きくな
る。

【００６８】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００６９】(1).拡散層のリーク電流を監視するリーク
モニタ回路と、リーク電流値が所定値以上になったとき
に自動的にリフレッシュ動作を実行するように制御する
オートリフレッシュコントロール回路とがチップ内に配
置されていることで、温度変化を監視してリーク電流値
が所定値以上になったときにリフレッシュを自発的に行
うことができるので、通常の基本的なリフレッシュ周期
を変えずに、チップ毎のリフレッシュ時間を自動的に制
御することが可能となる。

【００７０】(2).前記(1) により、特にバイトワイド化
や高速インタフェースなどのＤＲＡＭにおいて、チップ
単位での消費電力の増加による温度上昇を抑えて、リフ
レッシュ特性の劣化を抑制することができるとともに、
高バイトワイド化、高速化を実現することが可能とな
る。

【００７１】(3).リフレッシュ動作中のビジー状態信号
を出力することで、システムのビジー率を低下させるこ
となく、半導体記憶装置に対するアクセス効率を向上さ
せることが可能となる。

【００７２】(4).前記(1) 〜(3) により、高バイトワイ
ド化、高速化に伴うチップ単位のリフレッシュ特性を向
上させ、さらにシステム全体の効率向上、リフレッシュ
サイクルの低減による消費電流の低下を実現することが
可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体記憶装置を
示すブロック図である。

【図２】本発明の一実施の形態における半導体記憶装置
に内蔵されるリーク電流のモニタ回路を示す回路図であ
る。

【図３】本発明の一実施の形態における半導体記憶装置
の入出力端子の端子機能例を示す説明図である。

【図４】(a) 〜(c) は本発明の一実施の形態における半
導体記憶装置の基本的なリフレッシュ動作を示すタイミ
ング図である。

【図５】本発明の一実施の形態における半導体記憶装置
のオートリフレッシュ動作を示すタイミング図である。

【図６】本発明の一実施の形態における半導体記憶装置
のオートリフレッシュ状態の内部波形図である。

【符号の説明】

１ チャージ回路 ２ ジャンクション回路 ３ レベル変換回路 ４，５ 差動アンプ回路 ６ 出力回路 ＭＡ メモリアレー ＸＡＢ Ｘアドレスバッファ ＹＣ Ｙカウンタ ＸＰＤ Ｘプリデコーダ ＹＰＤ Ｙプリデコーダ ＸＤ Ｘデコーダ ＹＤ Ｙデコーダ Ｒ／ＷＣ リード／ライトコントローラ ＩＢ 入力バッファ ＯＢ 出力バッファ ＲＣ リフレッシュカウンタ ＳＲＣ セルフリフレッシュコントローラ ＴＳ／ＬＭ サーモセンサ／リークモニタ ＡＲＣ オートリフレッシュコントローラ ＣＬＢ クロックバッファ ＤＭＢ データマスクバッファ ＣＢ コマンドバッファ ＢＡＢ バンクアドレスバッファ ＡＢ アドレスバッファ ＬＣ レイテンシーコントローラ ＯＢＣ 出力バッファコントローラ ＭＤ モードデコーダ ＳＣ ステートコントローラ ＲＣＧ ロークロックジェネレータ ＣＣＧ カラムクロックジェネレータ ＭＲ モードレジスタ ＰＳ 電源回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 キャパシタに蓄えられた電荷量の多少に
   より情報を記憶するメモリセル構成を採用している半導
   体記憶装置であって、前記半導体記憶装置のチップ内
   に、拡散層のリーク電流を監視するリークモニタ回路
   と、このリークモニタ回路によりリーク電流値が所定値
   以上になったことが監視されたときに自動的にリフレッ
   シュ動作を実行するように制御するオートリフレッシュ
   コントロール回路とが配置されていることを特徴とする
   半導体記憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置であっ
   て、前記リークモニタ回路は、前記リーク電流値の決定
   要因となる温度変化を監視するために、前記拡散層のＰ
   Ｎ接合部分の温度を検知するサーモセンサ回路を含んで
   いることを特徴とする半導体記憶装置。
3. 【請求項３】 請求項１記載の半導体記憶装置であっ
   て、前記リフレッシュ動作中であることを示すビジー状
   態信号の出力端子が設けられていることを特徴とする半
   導体記憶装置。
4. 【請求項４】 請求項３記載の半導体記憶装置であっ
   て、前記リフレッシュ動作は、リフレッシュカウンタが
   一周するまでリフレッシュ動作をし続ける集中リフレッ
   シュであることを特徴とする半導体記憶装置。
5. 【請求項５】 請求項３記載の半導体記憶装置であっ
   て、前記リフレッシュ動作は、前記ビジー状態信号によ
   り外部からリフレッシュ間隔を制御する分散リフレッシ
   ュであることを特徴とする半導体記憶装置。
6. 【請求項６】 請求項１、２、３、４または５記載の半
   導体記憶装置であって、前記半導体記憶装置は、ダイナ
   ミックＲＡＭであることを特徴とする半導体記憶装置。