JPH1154633A

JPH1154633A - 不揮発性半導体記憶装置

Info

Publication number: JPH1154633A
Application number: JP9203140A
Authority: JP
Inventors: Kiyohiko Sakakibara; 清彦榊原
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-07-29
Filing date: 1997-07-29
Publication date: 1999-02-26

Abstract

(57)【要約】【課題】しきい値電圧のばらつきの低減が図られるト
レンチ分離型のフラッシュメモリを提供する。【解決手段】シリコン基板２の表面に、トレンチ４が
形成されている。そのトレンチ４に挟まれたシリコン基
板２の領域上にトンネル酸化膜８を介在させてフローテ
ィングゲート１０が形成され、さらにＯＮＯ膜１２を介
在させてコントロールゲート１４が形成されている。ト
レンチ４には、フローティングゲート１０の下面の位置
を超えるようにＴＥＯＳ酸化膜６が埋込まれている。フ
ローティングゲートの膜厚は、コントロールゲートの膜
厚よりも厚く形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、特に、しきい値電圧のばらつきの幅が低
減され、しかも微細化の図られる不揮発性半導体記憶装
置に関するものである。

【０００２】

【従来の技術】従来の不揮発性半導体記憶装置の一例と
して、ＬＯＣＯＳ分離型のフラッシュメモリについて図
を用いて説明する。図１０を参照して、シリコン基板１
０２の表面にＬＯＣＯＳ酸化膜１０３が形成されてい
る。そのＬＯＣＯＳ酸化膜１０３によって挟まれたシリ
コン基板１０２の表面上にトンネル酸化膜１０８を介在
させてフローティングゲート１１０が形成されている。
そのフローティングゲート１１０上に、シリコン酸化
膜、シリコン窒化膜およびシリコン酸化膜を積層させた
積層膜（以下「ＯＮＯ膜」と記す）が形成されている。
そのＯＮＯ膜１１２上にコントロールゲート１１４が形
成されている。

【０００３】なお、図１０はコントロールゲート１１４
方向の断面を示しているため、フローティングゲート１
１０を挟んでシリコン基板１０２に形成されている１対
の不純物領域は図示されていない。

【０００４】次に、動作について説明する。フラッシュ
メモリには、ＮＯＲ方式や、ＤＩＮＯＲ（Divided-Biｔ
Line Nor）方式とがある。ここでは、ＤＩＮＯＲ方式に
ついて説明する。この方式の場合、書込動作および消去
動作ともＦＮ（Fowler-Nordheim ）トンネリングによる
電子注入または電子放出を利用している。

【０００５】書込動作として、コントロールゲートに負
電圧を印加するとともに、１対の不純物領域のうちの一
方の不純物領域をオープンにし、他方の領域を正の電位
に印加することにより、フローティングゲートからその
正の電荷が印加された他方の不純物領域側に電子の引抜
きが行なわれる。

【０００６】一方、消去動作として、コントロールゲー
トに正の電圧を印加するととに、一方の不純物領域およ
びシリコン基板に負の電圧を印加することにより、フロ
ーティングゲート下に位置するシリコン基板にチャネル
領域を形成し、そのチャネル領域全面からフローティン
グゲートに電子の注入を行なう。

【０００７】フラッシュメモリの書込動作および消去動
作は、コントロールゲートと、フローティングゲートと
の重なり部分の容量が大きい方が、プロセスのばらつき
によって生じるしきい値電圧の変動が少ない。このた
め、コントロールゲートとフローティングゲートにはよ
り広い重なり面積が求められる。

【０００８】上述したＬＯＣＯＳ分離型のフラッシュメ
モリの場合、図１０に示すように、ＬＯＣＯＳ酸化膜１
０３上にフローティングゲート１１０が乗り上げてい
る。これにより、フローティングゲート１１０とコント
ロールゲート１１４との重なり部分の面積を確保するこ
とができる。

【０００９】次に、製造方法の一例について図を用いて
説明する。図１１を参照して、シリコン基板１０２の所
定の領域に、ＬＯＣＯＳ酸化膜１０３を形成する。次
に、シリコン基板１０２上にトンネル酸化膜１０８を介
在させて、たとえばドープトポリシリコン膜を形成す
る。そのドープトポリシリコン膜に所定のパターニング
を施しフローティングゲート１１０を形成する。

【００１０】次に図１２を参照して、フローティングゲ
ート１１０を覆うようにＯＮＯ膜１１２を形成する。そ
の後、そのＯＮＯ膜１１２を覆うように、たとえばドー
プトポリシリコン膜を形成する。そのドープトポリシリ
コン膜に所定のパターニングを施すことにより、コント
ロールゲートを形成する。以上の工程を経ることによ
り、図１０に示すフラッシュメモリが形成される。

【００１１】近年、記憶容量増大の要求に伴い、デバイ
スには高集積化が求められている。しかしながら、一般
にＬＯＣＯＳ分離型のデバイスでは、そのＬＯＣＯＳ分
離領域を微細化することが困難である。そこで、ＬＯＣ
ＯＳ分離に代わる分離方式として、トレンチ分離方式が
開発されている。

【００１２】次に、トレンチ分離方式を採用した第１の
トレンチ分離型フラッシュメモリの構造について図を用
いて説明する。図１３を参照して、シリコン基板１０２
の表面にトレンチ１０４が形成されている。そのトレン
チ１０４によって挟まれたシリコン基板１０２の領域上
にトンネル酸化膜１０８を介在させてフローティングゲ
ート１１０が形成されている。トレンチ１０４には、Ｔ
ＥＯＳ酸化膜１０６が埋込まれている。フローティング
ゲート１１０およびＴＥＯＳ酸化膜１０６を覆うように
ＯＮＯ膜１１２が形成されている。そのＯＮＯ膜１１２
上にコントロールゲート１１４が形成されている。

【００１３】なお、図１３ではコントロールゲート１１
４方向の断面を示しているため、フローティングゲート
１１０を挟んでシリコン基板１０２に形成されている１
対の不純物領域は図示されていない。

【００１４】トレンチ分離型のフラッシュメモリは、そ
の分離の方式がＬＯＣＯＳ分離方式からトレンチ分離方
式に変わっただけであり、その動作はＬＯＣＯＳ型フラ
ッシュメモリと全く同様である。

【００１５】次に、その製造方法の一例について図を用
いて説明する。図１４を参照して、シリコン基板１０２
の全面にトンネル酸化膜１０８を形成する。そのトンネ
ル酸化膜１０８上にたとえば、ドープトポリシリコン膜
を形成する。そのドープトポリシリコン膜上に形成され
た所定のレジストパターン（図示せず）により異方性エ
ッチングを施し、トレンチ１０４を形成する。このと
き、トレンチ１０４によって挟まれたシリコン基板１０
２の溶液には、トンネル酸化膜１０８を介在させたフロ
ーティングゲート１１０が形成される。

【００１６】次に、図１５を参照して、トレンチ１０４
を埋込むようにフローティングゲート１１０を覆うよう
にＴＥＯＳ酸化膜１０７を形成する。その後、ＴＥＯＳ
酸化膜１０７に全面エッチバックを施しフローティング
ゲート１１０の表面を露出する。

【００１７】次に図１６を参照して、露出したフローテ
ィングゲート１１０を覆うようにＯＮＯ膜１１２を形成
する。さらに、そのＯＮＯ膜上に、たとえばドープトポ
リシリコン膜を形成する。そのドープトポリシリコン膜
に所定のパターニングを施すことにより、コントロール
ゲート１１４を形成する。以上の工程を経ることによ
り、図１３に示すトレンチ分離型のフラッシュメモリが
形成される。

【００１８】次に、第２のトレンチ分離型フラッシュメ
モリとして、特開平４−２７５４６１号公報に開示され
たトレンチ分離型フラッシュメモリについて図を用いて
説明する。図１８を参照して、シリコン基板２０１の表
面にトレンチ２０６が形成されている。トレンチ２０６
によって挟まれたシリコン基板２０１の領域には、ゲー
ト絶縁膜となるシリコン酸化膜２０２を介在させてフロ
ーティングゲートとなるポリシリコン膜２０３が形成さ
れている。そのポリシリコン膜２０３上に層間絶縁膜と
なるシリコン酸化膜２０４を介在させてコントロールゲ
ートとなるポリシリコン膜２０５が形成されている。ポ
リシリコン膜２０３を挟んでシリコン基板２０１の表面
にはソース・ドレイン拡散層２１３が形成されている。
隣り合うフローティングゲートおよびコントロールゲー
トとの間にはＢＰＳＧ膜２０８が埋込まれている。ま
た、コントロールゲートとなるポリシリコン膜２０５
は、その上に形成された制御電極配線層２１１によって
相互に接続されている。

【００１９】このトレンチ分離型フラッシュメモリの動
作もＬＯＣＯＳ分離型フラッシュメモリと同様なのでそ
の説明を省略する。

【００２０】次に、その製造方法の一例について図を用
いて説明する。図１９を参照して、シリコン基板２０１
上にシリコン酸化膜２０２を介在させてポリシリコン膜
２０３を形成する。そのポリシリコン膜２０３上にシリ
コン酸化膜２０４を介在させてポリシリコン膜２０５を
形成する。

【００２１】次に図２０を参照して、ポリシリコン膜２
０５上に形成された所定のフォトレジストパターン（図
示せず）をマスクとして、異方性エッチングを施しトレ
ンチ２０６を形成する。その後、イオン注入法によりト
レンチ２０６の側面に拡散層２０７を形成する。

【００２２】次に図２１を参照して、トレンチ２０６を
埋込むとともにポリシリコン膜２０５を覆うように、Ｃ
ＶＤ法によりＢＰＳＧ膜を形成する。そのＢＰＳＧ膜に
エッチバックを施し、ポリシリコン膜２０５の表面を露
出する。

【００２３】次に図２２を参照して、露出したポリシリ
コン膜２０５を覆うようにＢＰＳＧ膜２０８上にタング
ステンシリサイド膜２０９を形成する。そのタングステ
ンシリサイド膜２０９上にシリコン酸化膜２１０を形成
する。そのシリコン酸化膜２１０上に形成された所定の
フォトレジストパターン（図示せず）をマスクとしてト
レンチ２０６が延びる方向と直角の方向に溝状のエッチ
ングを施す。

【００２４】次に、図１８を参照して、制御電極配線層
１１とをマスクとしてイオン注入を施し、ソース・ドレ
イン拡散層２１３を形成する。これにより、トレンチ分
離型フラッシュメモリの主要部が完成する。

【００２５】次に、第３のトレンチ分離型フラッシュメ
モリとして、特開平５−２９１５８６号公報に開示され
たトレンチ分離型フラッシュメモリについて図を用いて
説明する。図２３を参照して、半導体基板３０７の表面
にトレンチ３１１が形成されている。そのトレンチ３１
１には、シリコン酸化膜３０８、３０９、３１０を介在
させてポリシリコン膜３０２が埋込まれている。トレン
チ３１１によって挟まれた半導体基板３０７の領域にゲ
ート絶縁膜３０６を介在させてフローティングゲート３
０５が形成されている。そのフローティングゲート３０
５上に絶縁膜３０４を介在させて制御ゲート３０３が形
成されている。

【００２６】このトレンチ分離型フラッシュメモリの動
作も、ＬＯＣＯＳ分離型フラッシュメモリと同様なので
その説明を省略する。

【００２７】

【発明が解決しようとする課題】しかしながら、上述し
た第１〜第３のトレンチ分離型フラッシュメモリにおい
ては以下に示すような問題点があった。

【００２８】まず第１のトレンチ分離型フラッシュメモ
リにおいては、図１５に示す工程において、過度のエッ
チバックがＴＥＯＳ酸化膜に施されると、図１７に示す
ように、コントロールゲート１１４がトレンチ１０４近
傍のシリコン基板１０２に近接するようになる。このと
き、コントロールゲート１１４の電位により同図中Ａに
示す部分にチャネル領域が形成される。すなわち、寄生
トランジスタが形成される。このため、書込動作および
消去動作が正しく行なわれないことがあった。

【００２９】また、コントロールゲートとフローティン
グゲートとの重なり部分は、フローティングゲートの上
面と、その両側面のそれぞれの一部である。このこと
は、トレンチ分離型のフラッシュメモリのコントロール
ゲートとフローティングゲートの重なり部分の面積は、
ＬＯＣＯＳ分離型のフラッシュメモリの場合の重なり部
分の面積よりも小さくなることを意味している。その結
果、電極間の容量が小さくなる。

【００３０】しかも、フローティングゲートとコントロ
ールゲートとの重なり部分のうち、フローティングゲー
トの両側面のそれぞれの一部の重なり面積は、トレンチ
の加工やＴＥＯＳ酸化膜のエッチング量などの加工精度
に大きく依存する。したがって、これらの加工精度のば
らつきが容量結合定数に与える影響を無視することがで
きなくなる。

【００３１】そこで、トレンチ等の加工のばらつきがフ
ラッシュメモリの動作特性に与える影響として、しきい
値電圧の変動についてシミュレーションを試みた。まず
図２４を参照して、コントロールゲートとフローティン
グゲートとの重なり部分において、フローティングゲー
トの幅をＴｂ、フローティングゲートの両側面部分につ
いて、高さ方向の長さをＴａとした。トレンチの深さを
Ｔ_trenchとした。

【００３２】ところで、長さＴａは製造工程中のウェハ
面内でばらつきを生じる。このばらつきには、トレンチ
の深さのばらつき、ＴＥＯＳ酸化膜膜厚のばらつき、そ
のＴＥＯＳ酸化膜のエッチバック量のばらつき等が含ま
れている。そして、これらトータルのばらつき量は、ト
レンチの深さの−１０％から＋１０％までの範囲である
ことが経験的に判明している。したがって、長さＴａの
ばらつきは、トレンチの深さＴ_trenchの±１０％程度が
見込まれる。

【００３３】そこで、まずトレンチ１０４の深さＴ
_trenchを０．３μｍとし、長さＴａの標準的な値を０．
０５μｍとした。また、フローティングゲート１１０の
ゲート長を０．４μｍ、トンネル酸化膜の膜厚Ｔ_OXを１
０ｎｍ、ＯＮＯ膜の膜厚Ｔ_ONOを１５ｎｍ、フローティ
ングゲート幅Ｔ_bを０．３５μｍにそれぞれ設定した。

【００３４】これらの数値を用い、フローティングゲー
トの電位から算出されるトンネル酸化膜にかかる電界に
基づいてしきい値電圧Ｖ_thを計算し、図２５に示す結果
を得た。

【００３５】図２５を参照して、横軸は、書込動作とし
ての一定電圧一定時間の印加が完了してからの時間を示
し、縦軸は、トンネル酸化膜直下のシリコン基板の領域
にチャネル領域を形成するためにフローティングゲート
に印加すべき電圧、すなわちしきい値電圧を示してい
る。長さＴ_aが標準値（同図中三角印）の場合（標準ケ
ース）では、電圧を印加した後、１ｍｓｅｃを経過した
時点で、書込が完了した。このときのしきい値電圧はお
よそ２．７Ｖと計算された。また、この時点において、
長さＴ_aがトレンチの深さの１０％分短い場合（同図中
丸印、ケースＡ）では、そのしきい値電圧はおよそ４．
０Ｖと計算された。さらに、長さＴ_aがトレンチの深さ
の１０％分長い場合（同図中四角印、ケースＢ）では、
そのしきい値電圧はおよそ１．８Ｖと計算された。

【００３６】以上により、標準ケースにおいて書込が完
了した時点で、しきい値電圧が最小値１．８Ｖから最大
値４．０Ｖの範囲内でばらつくことが見積もられた。

【００３７】ところで、標準ケースにおいて書込が完了
した時点のしきい値電圧は２．７Ｖである。この電圧と
同じ電圧が達成されるまでの時間は、ケースＡの場合で
はおよそ６ｍｓｅｃであり、ケースＢの場合では、およ
そ０．２ｍｓｅｃである。このため、書込が完了するま
での時間が０．２ｍｓｅｃ〜６ｍｓｅｃの間でばらつき
が生じる。したがって、しきい値電圧がばらつくという
ことは、書込が完了するまでの時間がばらつくことを示
している。

【００３８】以上説明したように、第１のトレンチ分離
型のフラッシュメモリにおいては、コントロールゲート
がフローティングゲート直下近傍に接近すると寄生トラ
ンジスタが形成され、正しく動作が行なわれないことが
あった。

【００３９】また、フローティングゲートの両側面にお
けるコントロールゲートとの重なり部分の面積の変動に
伴って、容量結合定数の値が変わり、しきい値電圧にば
らつきが生じた。その結果、書込が完了するまでの時間
にばらつきが生じるなどの動作特性にばらつきが発生し
た。

【００４０】次に、第２のトレンチ分離型のフラッシュ
メモリにおいては、図２０に示す工程において、フロー
ティングゲートとなるポリシリコン膜とコントロールゲ
ートとなるポリシリコン膜とを含む積層膜にエッチング
が施される。このため、フローティングゲートとコント
ロールゲートとの重なり部分は、フローティングゲート
の上面に限られてしまう。このことは、フローティング
ゲートとコントロールゲートとの結合容量を増加させる
ことができず、その結果、たとえば書込が完了するまで
の時間が遅くなるなどの動作特性が悪化することがあっ
た。

【００４１】次に、第３のトレンチ分離型のフラッシュ
メモリにおいては、図２３に示されているように、シリ
コン基板３０７の領域を覆うように、しかも、トレンチ
３１１内に埋込まれるようにフローティングゲート３０
５が形成されている。さらに、そのフローティングゲー
ト３０５上に絶縁膜を介在させてコントロールゲート３
０３が形成されている。つまり、トレンチ内の一部にフ
ローティングゲートとコントロールゲートとが形成され
ていることになり、トレンチ分離型のフラッシュメモリ
の微細化を図ることが困難であった。

【００４２】本発明は、上記問題点を解決するためにな
されたものであり、寄生トランジスタの発生を防止し、
しきい値電圧のばらつきを低減するとともに、微細化の
図られる不揮発性半導体記憶装置を提供することを目的
とする。

【００４３】

【課題を解決するための手段】本発明の１つの局面にお
ける不揮発性半導体記憶装置は、２本の溝部と、１対の
不純物領域と、第１電極と、絶縁体と、第２電極とを備
えている。２本の溝部は、半導体基板の主表面に、第１
の長さを隔てて形成されている。１対の不純物領域は、
２つの溝部によって挟まれた半導体基板の領域に、第１
の長さの方向と交差する方向に第２の長さを隔てて形成
されている。第１電極は、１対の不純物領域および２つ
の溝部によって挟まれた半導体基板のチャネル領域上
に、第１絶縁膜を介在させて形成されている。絶縁体
は、第１電極の下面の位置を超えるように、２つの溝部
に埋込まれている。第２電極は、第１電極上に第２絶縁
膜を介在させて、絶縁体と第１電極の上面および両側面
のそれぞれの一部とを覆うように形成されている。第１
電極と第２電極の間の電極間容量と、その電極間容量と
第１電極と半導体基板の間の電極基板間容量の合成容量
との比を容量結合定数としたときに、チャネル領域上に
位置する第１電極の膜厚を、溝部の深さのばらつきの幅
に対して相対的に大きく設定することにより、溝部の深
さのばらつきによって生じる容量結合定数のばらつきの
幅が低減されている。

【００４４】好ましくは、チャネル領域上に位置する第
１電極の膜厚は、チャネル領域上方に位置する第２電極
の膜厚より厚い。

【００４５】好ましくは、チャネル領域上に位置する第
１電極の膜厚は、溝部の深さの０．２倍よりも厚い。

【００４６】また好ましくは、チャネル領域上に位置す
る第１電極の膜厚は、第１の長さの０．５倍よりも厚
い。

【００４７】また好ましくは、第１電極の両側面におけ
る第１電極と第２電極との重なり部分の高さ方向の長さ
が第１の長さの０．３７倍よりも長い。

【００４８】

【発明の実施の形態】

実施の形態１実施の形態１に係るトレンチ分離型フラッシュメモリに
ついて図を用いて説明する。図１〜図３を参照して、シ
リコン基板２の表面に、溝部としてのトレンチ４が並走
するように形成されている。そのトレンチ４によって挟
まれたシリコン基板２の領域上に第１絶縁膜としてトン
ネル酸化膜８を介在させて、第１電極としてのフローテ
ィングゲート１０が形成されている。また、フローティ
ングゲート１０を挟んでシリコン基板２の表面には１対
の不純物領域としてのソース・ドレイン領域１６ａ、１
６ｂがそれぞれ形成されている。

【００４９】トレンチ４には、フローティングゲート１
０の下面の位置を超えるように絶縁体としてのＴＥＯＳ
酸化膜６が埋込まれている。フローティングゲート１０
およびＴＥＯＳ酸化膜６を覆うように第２絶縁膜として
のＯＮＯ膜１２が形成されている。そのＯＮＯ膜１２上
に、第２電極としてのコントロールゲート１４が形成さ
れている。

【００５０】第１の長さとしての隣接するトレンチ４の
間の距離は、図１に示すように、フローティングゲート
１０の横方向の長さと実質的に等しく、フローティング
ゲート幅に相当する。また、図３に示すように、第２の
長さとしての１対のソース・ドレイン領域１６ａ、１６
ｂ間の距離は、フローティングゲート長に相当する。

【００５１】次に動作について説明する。フラッシュメ
モリの書込動作または消去動作は主に容量結合定数αに
依存している。容量結合定数αとは、フローティングゲ
ート１０とコントロールゲート１４との重なり部分の容
量をＣ１とし、フローティングゲート１０と半導体基板
２、特にチャネル領域との重なり部分の容量をＣ２とし
たときに、α＝Ｃ１／（Ｃ１＋Ｃ２）で定義される定数
である。主にその容量結合定数αとコントロールゲート
１４に印加される電圧とに依存した電圧がフローティン
グゲート１０に印加される。そのフローティングゲート
１０の電圧に基づいて、書込動作等が行なわれる。既に
述べたように、容量結合定数αのばらつきはフラッシュ
メモリの動作特性にばらつきをもたらす。

【００５２】この容量結合定数αのばらつきを抑制する
ために、本構造の場合、フローティングゲート１０の膜
厚Ｔ_{1 G}を、その上に位置するコントロールゲート１４
の膜厚Ｔ_{2 G}よりも厚く設定している。これについて詳
細に説明する。

【００５３】まず、フローティングゲート１０の両側面
におけるフローティングゲート１０とコントロールゲー
ト１４との重なり部分の高さ方向の長さＴ_aには、製造
工程によりある幅のばらつきが生じる。そこで、フロー
ティングゲート１０とコントロールゲート１４を精度よ
く形成することが可能な膜厚の範囲内において、フロー
ティングゲート１０の膜厚Ｔ_{1 G}をコントロールゲート
１４の膜厚Ｔ_{2 G}よりも厚くする。つまり、加工制御性
から要求される膜厚Ｔ_{1 G}と膜厚Ｔ_{2 G}とを合わせた膜
厚の最大膜厚を上限値として、フローティングゲート膜
厚Ｔ_{1 G}をコントロールゲートの膜厚Ｔ_{2 G}よりも厚く
する。

【００５４】これにより、製造工程上のばらつきによっ
て生じる長さＴ_aのばらつきの幅に対して、長さＴ_aが
相対的に大きくなる。このため、製造工程上のばらつき
によって生じるフローティングゲート１０の両側面およ
び上面におけるフローティングゲート１０とコントロー
ルゲート１４との重なり部分の面積のばらつきの幅が相
対的に低減する。すなわち、フローティングゲート１０
とコントロールゲート１４との間の容量のばらつきの幅
が相対的に低減する。これによって、製造工程上のばら
つきによって生じる容量結合定数のばらつきの幅が減少
する。

【００５５】次に、発明が解決しようとする課題の項に
おいて説明したのと同様に、シミュレーションによるし
きい値電圧の計算結果について図を用いて説明する。こ
の場合、フローティングゲートの膜厚Ｔ_{1 G}をコントロ
ールゲートの膜厚Ｔ_{2 G}よりも厚くしたことにより、長
さＴ_aの標準値を０．１μｍとした。トレンチ４の深さ
Ｔ_trenchを０．３μｍ、フローティングゲート１０のゲ
ート長を０．４μｍ、トンネル酸化膜８の膜厚Ｔ_OXを１
０ｎｍ、ＯＮＯ膜の膜厚Ｔ_ONOを１５ｎｍ、フローティ
ングゲート１０の幅Ｔ_bを０．３５μｍにそれぞれ設定
した。

【００５６】図４を参照して、長さＴ_aが標準値（同図
中三角印）の場合（改善標準ケース）では、電圧を印加
した後、１ｍｓｅｃ経過した時点で書込が完了した。こ
のときのしきい値電圧はおよそ２．７Ｖと計算された。
また、この時点において、長さＴ_aがトレンチの深さの
１０％分短い分（同図中丸印，ケース１）では、そのし
きい値電圧はおよそ３．６Ｖと計算された。一方、長さ
Ｔ_aがトレンチの深さの１０％分長い分（同図中四角
印、ケース２）では、そのしきい値電圧はおよそ２．２
Ｖと計算された。

【００５７】これにより、改善標準ケースにおいて、書
込が完了した時点でしきい値電圧が最小値２．２Ｖから
最大値３．６Ｖの範囲内でばらつくことが見積もられ
た。このしきい値電圧のばらつきの幅は、発明が解決し
ようとする課題の項において説明した図２５に示す結果
と比べると、低減されていることがわかる。これによっ
て、フラッシュメモリの動作の特性が安定することがわ
かった。

【００５８】また、ＴＥＯＳ酸化膜６の表面がフローテ
ィングゲート１０の下面を超えるようにトレンチ４に埋
め込まれている。このため、コントロールゲートがチャ
ネル領域に接近せず、寄生トランジスタの発生が防止さ
れる。これによってもフラッシュメモリの動作が安定す
る。

【００５９】さらに、フローティングゲート１０および
コントロールゲート１４は、トレンチ４内部に埋め込ま
れる部分がない。このためトレンチの幅を狭めるなどし
てフラッシュメモリの微細化も図ることができる。

【００６０】なお、フローティングゲート１０の膜厚を
コントロールゲート１４の膜厚よりも厚くしたことによ
り、コントロールゲートをなすワード線の抵抗が上昇す
る。しかしながら、トレンチ分離型のフラッシュメモリ
では、ＬＯＣＯＳ分離型のフラッシュメモリの場合より
もメモリセルの領域が微細化されるため、ワード線の長
さがより短くなる。その結果、ワード線の厚さが薄くな
ることによって抵抗が上昇するが、ワード線が短くなる
ことによって抵抗が減少するため、実質的な抵抗の上昇
はほとんどないと考えられる。

【００６１】実施の形態２実施の形態２に係るトレンチ分離型のフラッシュメモリ
について図を用いて説明する。図５を参照して、機械的
な構造は実施の形態１において説明した構造と同様であ
る。フローティングゲート１０の両側面におけるフロー
ティングゲート１０とコントロールゲート１４との重な
り部分の高さ方向の長さＴ_aには、製造工程によりある
幅のばらつきが生じることは既に述べたとおりである。
その長さＴ_aのばらつきの幅は、経験的にトレンチ４の
深さの±１０％程度であることがわかっている。

【００６２】そこで、フローティングゲート１０の膜厚
Ｔ_{1 G}を、トレンチ４の深さのばらつきの幅であるトレ
ンチ４の深さの０．２倍よりも厚くする。これによっ
て、フローティングゲート１０の膜厚Ｔ_{1 G}がトレンチ
４の深さのばらつきの幅に対して相対的に大きくなる。
このため、トレンチ４の深さのばらつきによって生じる
フローティングゲート１０とコントロールゲート１４と
の間の容量のばらつきの幅は相対的に減少する。これに
よって、トレンチ４の深さのばらつきにより生じる容量
結合定数のばらつきの幅が減少する。その結果、しきい
値電圧のばらつきの幅が減少し、フラッシュメモリの動
作特性が安定する。

【００６３】実施の形態３実施の形態３に係るトレンチ分離型のフラッシュメモリ
について図を用いて説明する。図６を参照して、本構造
も基本的には実施の形態１において説明した構造と同様
である。特に本構造の場合、フローティングゲート１０
の膜厚Ｔ_{1 G}を、トレンチ４の深さの０．２倍よりも厚
くし、しかも、フローティングゲート１０の幅Ｔ_bの
０．５倍よりも厚いものとした。

【００６４】このことについて詳細に説明する。まず、
実施の形態１において説明したように、トレンチ４の深
さのばらつきによって生じるしきい値電圧のばらつきを
シミュレーションにより求めた。このとき、トレンチ４
の深さＴ_trenchを０．３μｍ、フローティングゲート４
のゲート長を０．４μｍ、トンネル酸化膜８の膜厚Ｔ _OX
を１０ｎｍ、ＯＮＯ膜の膜厚Ｔ_ONOを１５ｎｍ、フロー
ティングゲート１０の幅Ｔ_bを０．３μｍにそれぞれ設
定した。そして、フローティングゲート１０の膜厚Ｔ
_{1 G}が、０．１μｍ、０．２μｍ、０．２５μｍおよび
０．３μｍの場合のそれぞれについて図４に示すような
しきい値電圧を計算した。さらに、１ｍｓｅｃ経過した
時点のしきい値電圧の最大値と最小値との差をしきい値
電圧のばらつきの幅として求めた。

【００６５】図７はその結果を示している。横軸は、フ
ローティングゲートの膜厚を示し、縦軸はしきい値電圧
のばらつきの幅を示している。既に述べたように、フロ
ーティングゲートの膜厚が増加して、フローティングゲ
ートの膜厚がトレンチの深さのばらつきの幅に対して相
対的に大きくなると、トレンチの深さのばらつきによっ
て生じる容量結合定数のばらつきの幅が減少する。その
結果、しきい値電圧のばらつきの幅が減少する。したが
って、図７に示すグラフはこのことを定量的に示したも
のである。

【００６６】従来、ＬＯＣＯＳ分離型のフラッシュメモ
リでは、しきい値電圧のばらつきの幅が１．５Ｖ程度生
じていた。図７によりしきい値電圧のばらつきの幅が
１．５Ｖのとき、フローティングゲートの膜厚は０．１
８μｍと見積もられる。この場合、フローティングゲー
トの幅Ｔ_bを０．３５μｍと設定したので、フローティ
ングゲートの幅Ｔ_bに対するフローティングゲートの膜
厚の比であるＴ_FG／Ｔ_b（Ｔ_FG／Ｔ_b＝０．１８／０．
３５）の値は約０．５と見積もられる。したがって、フ
ローティングゲートの膜厚をフローティングゲートの幅
の０．５倍よりも厚くすることで、しきい値電圧のばら
つきの幅を１．５Ｖより低く抑えることができる。これ
により、フラッシュメモリの動作特性が安定する。

【００６７】実施の形態４実施の形態４に係るトレンチ分離型のフラッシュメモリ
について図を用いて説明する。図８を参照して、本構造
の基本的な実施の形態１において説明した構造と同様で
ある。特にこの場合、フローティングゲート１０の膜厚
Ｔ_{1 G}をトレンチの深さＴ_trenchの０．２倍よりも厚く
し、しかも、長さＴ_aをフローティングゲート１０の幅
Ｔ_bの０．３７倍よりも長く設定されている。

【００６８】このことについて詳細に説明する。まず、
実施の形態３の場合と同様にトレンチ４の深さのばらつ
きによって生じるしきい値電圧のばらつきをシミュレー
ションにより求めた。このとき、トレンチ４の深さＴ
_trenchを０．３μｍ、フローティングゲート４のゲート
長を０．４μｍ、トンネル酸化膜８の膜厚Ｔ_OXを１０ｎ
ｍ、ＯＮＯ膜の膜厚Ｔ_ONOを１５ｎｍ、フローティング
ゲート４の幅Ｔ_bを０．３５μｍにそれぞれ設定した。
そして、長さＴ_aが０．０５μｍ、０．１５μｍ、０．
２μｍおよび０．２５μｍの場合のそれぞれについてし
きい値電圧を計算した。さらに、１ｍｓｅｃ経過した時
点のしきい値電圧の最大値と最小値との差をしきい値電
圧のばらつきの幅として求めた。

【００６９】図９はその結果を示している。横軸は長さ
Ｔ_aを示し、縦軸はしきい値電圧のばらつきの幅を示し
ている。実施の形態３において述べたように、従来ＬＯ
ＣＯＳ分離型のフラッシュメモリではしきい値電圧のば
らつきの幅が１．５Ｖ程度生じていた。図９により、し
きい値電圧のばらつきの幅が１．５Ｖのとき、長さＴ _a
は０．１３μｍと見積もられる。この場合、フローティ
ングゲートの幅Ｔ_bを０．３５μｍと設定したので、フ
ローティングゲートの膜厚Ｔ_bに対する長さＴ _aの比で
あるＴ_a／Ｔ_b（Ｔ_a／Ｔ_b＝０．１３／０．３５）の
値は約０．３７と見積もられる。

【００７０】したがって、長さＴ_aをフローティングゲ
ートの幅Ｔ_bの０．３７倍よりも長くすることで、しき
い値電圧のばらつきの幅を１．５Ｖよりも低く抑えるこ
とができる。これにより、フラッシュメモリの動作特性
が安定する。

【００７１】なお、上記実施の形態では、ＤＩＮＯＲ型
のフラッシュメモリについて説明したが、ＮＯＲ型のフ
ラッシュメモリなどの他の方式のフラッシュメモリにも
適用することができ、同様の効果を得ることができる。

【００７２】また、今回開示された実施の形態はすべて
の点の例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記で説明した範囲ではな
く、特許請求の範囲によって示され、特許請求の範囲と
均等の意味および範囲でのすべての変更が含まれること
が意図される。

【００７３】

【発明の効果】本発明の１つの局面における不揮発性半
導体記憶装置は、２本の溝部と、１対の不純物領域と、
第１電極と、絶縁体と、第２電極とを備えている。２本
の溝部は、半導体基板の主表面に、第１の長さを隔てて
形成されている。１対の不純物領域は、２つの溝部によ
って挟まれた半導体基板の領域に、第１の長さの方向と
交差する方向に第２の長さを隔てて形成されている。第
１電極は、１対の不純物領域および２つの溝部によって
挟まれた半導体基板のチャネル領域上に、第１絶縁膜を
介在させて形成されている。絶縁体は、第１電極の下面
の位置を超えるように、２つの溝部に埋込まれている。
第２電極は、第１電極上に第２絶縁膜を介在させて、絶
縁体と第１電極の上面および両側面のそれぞれの一部と
を覆うように形成されている。第１電極と第２電極の間
の電極間容量と、その電極間容量と第１電極と半導体基
板の間の電極基板間容量の合成容量との比を容量結合定
数としたときに、チャネル領域上に位置する第１電極の
膜厚を、溝部の深さのばらつきの幅に対して相対的に大
きく設定することにより、溝部の深さのばらつきによっ
て生じる容量結合定数のばらつきの幅が低減されてい
る。

【００７４】この構成によれば、チャネル領域上に位置
する第１電極の膜厚を、溝部の深さのばらつきの幅に対
して相対的に大きく設定することにより、溝部の深さの
ばらつきによって生じる第１電極の両側面および上面に
おける第１電極と前記第２電極との重なり部分の面積の
ばらつきの幅が相対的に低減する。すなわち、第１電極
と第２電極との間の容量のばらつきの幅が相対的に低減
する。これにより、溝部の深さのばらつきによって生じ
る容量結合定数のばらつきの幅が低減する。このため、
第２電極に印加された所定の電圧に対応した第１電極の
電圧のばらつきの幅が低減する。つまり、第１絶縁膜直
下の半導体基板の領域にチャネル領域を形成するための
しきい値電圧のばらつきの幅が低減する。

【００７５】また、絶縁体が第１電極の下面の位置を超
えるように溝部に埋め込まれているため、第２電極が第
１電極直下の半導体基板のチャネル領域に接近しない。
これにより、第２電極による寄生トランジスタの発生が
防止される。これらの結果、不揮発性半導体記憶装置の
動作が安定する。

【００７６】好ましくは、チャネル領域上に位置する第
１電極の膜厚は、チャネル領域上方に位置する第２電極
の膜厚より厚い。

【００７７】この場合には、溝部の深さのばらつきによ
って生じる第１電極の両側面における第１電極と第２電
極との重なり部分の高さ方向の長さのばらつきの幅が相
対的に減少する。つまり、第１電極と第２電極との間の
容量のばらつきの幅が相対的に減少する。これにより、
溝部の深さのばらつきによって生じる容量結合定数のば
らつきの幅が低減する。その結果、しきい値電圧のばら
つきの幅が低減し、不揮発性半導体記憶装置の動作が安
定する。

【００７８】さらに、第１電極および第２電極は、溝部
内に埋め込まれる部分がないため、溝部の幅を縮めるな
どして、不揮発性半導体記憶装置の微細化を図ることが
できる。

【００７９】好ましくは、チャネル領域上に位置する第
１電極の膜厚は、溝部の深さの０．２倍よりも厚い。

【００８０】第１電極の両側面における第１電極と第２
電極との重なり部分の高さ方向の長さには、溝部の深さ
の±１０％程度のばらつきが生じることが経験的に知ら
れている。そこで、第１電極の膜厚を、溝部の深さのば
らつきの幅である溝部の深さの０．２倍よりも厚くする
ことにより、第１電極の膜厚が溝部の深さのばらつきの
幅に対して相対的に大きくなる。このため、溝部の深さ
のばらつきによって生じる第１電極と第２電極との間の
容量のばらつきの幅が相対的に減少する。これにより、
溝部の深さのばらつきによって生じる容量結合定数のば
らつきの幅が減少する。その結果、しきい値電圧のばら
つきの幅が減少し、不揮発性半導体記憶装置の動作が安
定する。

【００８１】また好ましくは、チャネル領域上に位置す
る第１電極の膜厚は、第１の長さの０．５倍よりも厚
い。

【００８２】この場合、第１電極の両側面における第１
電極と第２電極との重なり部分の領域がより確保され
る。これにより、溝部の深さのばらつきによって生じる
容量結合定数のばらつきの幅が低減する。そしてこの場
合には、しきい値電圧のばらつきの幅が１．５Ｖより低
い値に抑えられ、不揮発性半導体記憶装置の動作が安定
する。

【００８３】また好ましくは、第１電極の両側面におけ
る第１電極と第２電極との重なり部分の高さ方向の長さ
が第１の長さの０．３７倍よりも長い。

【００８４】この場合、第１電極の両側面における第１
電極と第２電極との重なり部分の実質的な面積の増加が
図られ、溝部の深さのばらつきによって生じる容量結合
定数のばらつきの幅が低減する。この場合には、溝部の
深さのばらつきによって生じるしきい値電圧のばらつき
の幅が１．５Ｖより低い値に抑えられ、不揮発性半導体
記憶装置の動作が安定する。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係るトレンチ分離型
のフラッシュメモリの一断面図である。

【図２】同実施の形態におけるトレンチ分離型のフラ
ッシュメモリの一平面図である。

【図３】同実施の形態におけるトレンチ分離型のフラ
ッシュメモリの他の断面図である。

【図４】同実施の形態において、トレンチ分離型のフ
ラッシュメモリのしきい値電圧のシミュレーション結果
を示すグラフである。

【図５】本発明の実施の形態２に係るトレンチ分離型
のフラッシュメモリの一断面図である。

【図６】本発明の実施の形態３に係るトレンチ分離型
のフラッシュメモリの一断面図である。

【図７】同実施の形態における、フローティングゲー
ト膜厚に対するしきい値電圧のばらつきの幅の関係を示
すグラフである。

【図８】本発明の実施の形態４に係るトレンチ分離型
のフラッシュメモリの一断面図である。

【図９】同実施の形態における、長さＴ_aに対するし
きい値電圧のばらつきの幅の関係を示すグラフである。

【図１０】従来のＬＯＣＯＳ分離型のフラッシュメモ
リの一断面図である。

【図１１】従来のＬＯＣＯＳ分離型のフラッシュメモ
リの製造方法の一工程を示す断面図である。

【図１２】図１１に示す工程の後に行なわれる工程を
示す断面図である。

【図１３】従来のトレンチ分離型のフラッシュメモリ
の第１の例を示す断面図である。

【図１４】従来のトレンチ分離型のフラッシュメモリ
の第１の例の製造方法の一工程を示す断面図である。

【図１５】図１４に示す工程の後に行なわれる工程を
示す断面図である。

【図１６】図１５に示す工程の後に行なわれる工程を
示す断面図である。

【図１７】従来のトレンチ分離型のフラッシュメモリ
の第１の例における製造工程上の問題を示す一断面図で
ある。

【図１８】従来のトレンチ分離型のフラッシュメモリ
の第２の例を示す鳥瞰断面図である。

【図１９】従来のトレンチ分離型のフラッシュメモリ
の第２の例の製造方法の一工程を示す断面図である。

【図２０】図１９に示す工程の後に行なわれる工程を
示す断面図である。

【図２１】図２０に示す工程の後に行なわれる工程を
示す断面図である。

【図２２】図２１に示す工程の後に行なわれる工程を
示す断面図である。

【図２３】従来のトレンチ分離型のフラッシュメモリ
の第３の例の鳥瞰断面図である。

【図２４】従来のトレンチ分離型のフラッシュメモリ
の第１の例の部分拡大図である。

【図２５】従来のトレンチ分離型のフラッシュメモリ
の第１の例におけるしきい値電圧のばらつきのグラフで
ある。

【符号の説明】

２シリコン基板、４トレンチ、６ＴＥＯＳ酸化
膜、８トンネル酸化膜、１０フローティングゲー
ト、１２ＯＮＯ膜、１４コントロールゲート。

Claims

【特許請求の範囲】

【請求項１】半導体基板の主表面に、第１の長さを隔
てて形成された２本の溝部と、２つの前記溝部によって挟まれた前記半導体基板の領域
に、前記第１の長さの方向と交差する方向に第２の長さ
を隔てて形成された１対の不純物領域と、１対の前記不純物領域および２つの前記溝部によって挟
まれた前記半導体基板のチャネル領域上に、第１絶縁膜
を介在させて形成された第１電極と、前記第１電極の下面の位置を超えるように、２つの前記
溝部に埋込まれた絶縁体と、前記第１電極上に第２絶縁膜を介在させて、前記絶縁膜
と前記第１電極の上面および両側面のそれぞれの一部と
を覆うように形成された第２電極とを備え、前記第１電極と前記第２電極の間の電極間容量と、前記
電極間容量と前記第１電極と前記半導体基板の間の電極
基板間容量の合成容量との比を容量結合定数としたとき
に、前記チャネル領域上に位置する第１電極の膜厚を、前記
溝部の深さのばらつきの幅に対して相対的に大きく設定
することにより、前記溝部の深さのばらつきによって生じる前記容量結合
定数のばらつきの幅が低減されている、不揮発性半導体
記憶装置。
【請求項２】前記第１電極の膜厚は、前記第１電極上
に位置する前記第２電極の膜厚より厚い、請求項１記載
の不揮発性半導体記憶装置。
【請求項３】前記第１電極の膜厚は、前記溝部の深さ
の０．２倍よりも厚い、請求項１記載の不揮発性半導体
記憶装置。
【請求項４】前記第１電極の膜厚は、前記第１の長さ
の０．５倍よりも厚い、請求項３記載の不揮発性半導体
記憶装置。
【請求項５】前記第１電極の両側面における前記第１
電極と前記第２電極との重なり部分の高さ方向の長さ
が、前記第１の長さの０．３７倍よりも長い、請求項３
記載の不揮発性半導体記憶装置。