JPH1154703A - 高誘電体キャパシタの製造方法 - Google Patents
高誘電体キャパシタの製造方法Info
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- JPH1154703A JPH1154703A JP10088871A JP8887198A JPH1154703A JP H1154703 A JPH1154703 A JP H1154703A JP 10088871 A JP10088871 A JP 10088871A JP 8887198 A JP8887198 A JP 8887198A JP H1154703 A JPH1154703 A JP H1154703A
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- H10D1/00—Resistors, capacitors or inductors
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- H10D1/62—Capacitors having potential barriers
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
- H10P14/63—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
- H10P14/6326—Deposition processes
- H10P14/6328—Deposition from the gas or vapour phase
- H10P14/6334—Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
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- H10P14/692—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses
- H10P14/6938—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses the material containing at least one metal element, e.g. metal oxides, metal oxynitrides or metal oxycarbides
- H10P14/69398—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses the material containing at least one metal element, e.g. metal oxides, metal oxynitrides or metal oxycarbides the material having a perovskite structure, e.g. BaTiO3
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- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H10D1/682—Capacitors having no potential barriers having dielectrics comprising perovskite structures
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＶＬＳＩ半導体装置のキャパシタの製造方法
を提供する。 【解決手段】 非晶質状態を含む高誘電体膜よりなるキ
ャパシタセルユニットを半導体基板上に形成する。次い
で、キャパシタセルユニットを非酸化性雰囲気でアニー
リングして非晶質状態を含む高誘電体膜を結晶化する。
これにより、高誘電体膜の段差被覆性が向上され、キャ
パシタの誘電率が増加されると同時に、漏れ電流が減少
する。
を提供する。 【解決手段】 非晶質状態を含む高誘電体膜よりなるキ
ャパシタセルユニットを半導体基板上に形成する。次い
で、キャパシタセルユニットを非酸化性雰囲気でアニー
リングして非晶質状態を含む高誘電体膜を結晶化する。
これにより、高誘電体膜の段差被覆性が向上され、キャ
パシタの誘電率が増加されると同時に、漏れ電流が減少
する。
Description
【０００１】
【発明の属する技術分野】本発明は高集積（ＶＬＳＩ）
半導体装置の製造方法に係り、特にＶＬＳＩ半導体装置
のキャパシタの製造方法に関する。
半導体装置の製造方法に係り、特にＶＬＳＩ半導体装置
のキャパシタの製造方法に関する。
【０００２】
【従来の技術】最近、高誘電率物質、例えばペロブスカ
イト（perovskite）構造の高誘電率物質を使用して制限
されたセル面積内でキャパシタンスを増加させる方法が
使われている。高誘電率薄膜がキャパシタの誘電体膜と
して使用されるためには漏れ電流値が低く、誘電率が大
きく、段差被覆性に優れるべきである。
イト（perovskite）構造の高誘電率物質を使用して制限
されたセル面積内でキャパシタンスを増加させる方法が
使われている。高誘電率薄膜がキャパシタの誘電体膜と
して使用されるためには漏れ電流値が低く、誘電率が大
きく、段差被覆性に優れるべきである。
【０００３】キャパシタ高誘電率薄膜の漏れ電流値を低
め、誘電率を向上させるための方法がHwang Cheol Seon
g 等の論文(Cheol Seong Hwang et.al.,Appl.Phys.Let
t.67(19),6 November 1995,“Deposition of extremely
thin (Ba、Sr)TiO 3 thin films for ultra-large-scal
e integrated dynamic random access memory applicat
ion”) に開示されている。この論文によれば、下部電
極を形成した後、基板の温度を６６０℃にしてスパッタ
リング方法により（Ｂａ、Ｓｒ）ＴｉＯ3 （以下、ＢＳ
Ｔと称する）を蒸着する。
め、誘電率を向上させるための方法がHwang Cheol Seon
g 等の論文(Cheol Seong Hwang et.al.,Appl.Phys.Let
t.67(19),6 November 1995,“Deposition of extremely
thin (Ba、Sr)TiO 3 thin films for ultra-large-scal
e integrated dynamic random access memory applicat
ion”) に開示されている。この論文によれば、下部電
極を形成した後、基板の温度を６６０℃にしてスパッタ
リング方法により（Ｂａ、Ｓｒ）ＴｉＯ3 （以下、ＢＳ
Ｔと称する）を蒸着する。
【０００４】引続き、ＢＳＴ膜を７５０℃の窒素雰囲気
でアニーリングする。このように窒素雰囲気でアニーリ
ングすると、電極とＢＳＴ膜との間に電位障壁が形成さ
れるので、キャパシタの漏れ電流が減少し、誘電率が向
上されるという事実が明らかになった。しかし、この方
法はスパッタリング方法を用いてＢＳＴ膜を形成するの
で段差被覆性が５０％以下となる。
でアニーリングする。このように窒素雰囲気でアニーリ
ングすると、電極とＢＳＴ膜との間に電位障壁が形成さ
れるので、キャパシタの漏れ電流が減少し、誘電率が向
上されるという事実が明らかになった。しかし、この方
法はスパッタリング方法を用いてＢＳＴ膜を形成するの
で段差被覆性が５０％以下となる。
【０００５】反面、化学気相蒸着法（ＣＶＤ）によりＢ
ＳＴ膜を形成すると、スパッタリング方法に比べてＢＳ
Ｔ膜の段差被覆性を増加させうる。ところが、ＣＶＤに
より形成されるＢＳＴ膜は蒸着温度が高まるほど段差被
覆性は減少する傾向がある。したがって、一般のＢＳＴ
膜の形成温度の５００℃以上の高温ではＢＳＴ膜の段差
被覆性を増加させるに限界があり、５００℃以下の低温
で形成すれば段差被覆性は増加するが、誘電率は減少す
る短所がある。
ＳＴ膜を形成すると、スパッタリング方法に比べてＢＳ
Ｔ膜の段差被覆性を増加させうる。ところが、ＣＶＤに
より形成されるＢＳＴ膜は蒸着温度が高まるほど段差被
覆性は減少する傾向がある。したがって、一般のＢＳＴ
膜の形成温度の５００℃以上の高温ではＢＳＴ膜の段差
被覆性を増加させるに限界があり、５００℃以下の低温
で形成すれば段差被覆性は増加するが、誘電率は減少す
る短所がある。
【０００６】カワハラ等の論文(Takaaki Kawahara,et.a
l.,JJAP,Vol.34,1996, pp. 5077-5082, “(Ba,Sr)TiO3
films prepared by liquid source chemical vapor dep
osition on Ru electrode ”) にはＢＳＴ膜の段差被覆
性と誘電率を改善させるためのＢＳＴ膜を含むキャパシ
タの製造方法が開示されている。この論文によれば、ま
ず半導体基板上に下部電極まで形成した後、基板の温度
を４２０℃にして緩衝膜として機能する第１ＢＳＴ膜を
５０〜６０Åの厚さで蒸着する。次いで、第１ＢＳＴ膜
を７００℃の窒素雰囲気でアニーリングする。引続き、
基板の温度を再び４２０℃に設定して第１ＢＳＴ膜上に
誘電体膜として第２ＢＳＴ膜を蒸着する。
l.,JJAP,Vol.34,1996, pp. 5077-5082, “(Ba,Sr)TiO3
films prepared by liquid source chemical vapor dep
osition on Ru electrode ”) にはＢＳＴ膜の段差被覆
性と誘電率を改善させるためのＢＳＴ膜を含むキャパシ
タの製造方法が開示されている。この論文によれば、ま
ず半導体基板上に下部電極まで形成した後、基板の温度
を４２０℃にして緩衝膜として機能する第１ＢＳＴ膜を
５０〜６０Åの厚さで蒸着する。次いで、第１ＢＳＴ膜
を７００℃の窒素雰囲気でアニーリングする。引続き、
基板の温度を再び４２０℃に設定して第１ＢＳＴ膜上に
誘電体膜として第２ＢＳＴ膜を蒸着する。
【０００７】次いで、基板の温度を７００℃に増加させ
て第２ＢＳＴ膜をアニーリングして結晶化させる。結晶
化された第２ＢＳＴ膜上に上部電極を形成してキャパシ
タを完成する。このような方法により形成されたＢＳＴ
膜は低温で形成するので段差被覆性が増加され、各ＢＳ
Ｔ膜を高温の窒素雰囲気でアニーリングするので電気的
特性が向上される。しかし、この論文によるキャパシタ
の製造方法は２段階の蒸着工程及び２段階のアニーリン
グ工程を必要とするために工程が複雑であるという短所
がある。反面、工程を単純化させるためにＢＳＴ膜を１
段階で形成した直後、７００℃の窒素雰囲気でアニーリ
ングすればキャパシタの漏れ電流が増加され、誘電率の
減少するというさらに他の問題が発生する。
て第２ＢＳＴ膜をアニーリングして結晶化させる。結晶
化された第２ＢＳＴ膜上に上部電極を形成してキャパシ
タを完成する。このような方法により形成されたＢＳＴ
膜は低温で形成するので段差被覆性が増加され、各ＢＳ
Ｔ膜を高温の窒素雰囲気でアニーリングするので電気的
特性が向上される。しかし、この論文によるキャパシタ
の製造方法は２段階の蒸着工程及び２段階のアニーリン
グ工程を必要とするために工程が複雑であるという短所
がある。反面、工程を単純化させるためにＢＳＴ膜を１
段階で形成した直後、７００℃の窒素雰囲気でアニーリ
ングすればキャパシタの漏れ電流が増加され、誘電率の
減少するというさらに他の問題が発生する。
【０００８】
【発明が解決しようとする課題】従って、本発明が解決
しようとする技術的課題は高誘電体膜の段差被覆性を増
加させると同時に、キャパシタの電気的特性を向上さ
せ、かつ工程の単純化されたキャパシタの製造方法を提
供するにある。
しようとする技術的課題は高誘電体膜の段差被覆性を増
加させると同時に、キャパシタの電気的特性を向上さ
せ、かつ工程の単純化されたキャパシタの製造方法を提
供するにある。
【０００９】
【課題を解決するための手段】前記技術的課題を達成す
るための本発明によれば、まず非晶質状態を含む高誘電
体膜よりなるキャパシタセルユニットを半導体基板上に
形成する。次いで、キャパシタセルユニットをアニーリ
ングして非晶質状態を含む高誘電体膜を結晶化させる。
るための本発明によれば、まず非晶質状態を含む高誘電
体膜よりなるキャパシタセルユニットを半導体基板上に
形成する。次いで、キャパシタセルユニットをアニーリ
ングして非晶質状態を含む高誘電体膜を結晶化させる。
【００１０】非晶質状態を含む高誘電体膜よりなるキャ
パシタセルユニットは次の通り形成される。まず、半導
体基板上に第１導電膜パターンを形成した後、第１導電
膜パターン上に非晶質状態を含む高誘電体膜を形成す
る。次いで、前記非晶質状態を含む高誘電体膜上に第２
導電膜を形成し、前記第２導電膜及び高誘電体膜を順次
にパタニングしてキャパシタセルユニットを形成する。
パシタセルユニットは次の通り形成される。まず、半導
体基板上に第１導電膜パターンを形成した後、第１導電
膜パターン上に非晶質状態を含む高誘電体膜を形成す
る。次いで、前記非晶質状態を含む高誘電体膜上に第２
導電膜を形成し、前記第２導電膜及び高誘電体膜を順次
にパタニングしてキャパシタセルユニットを形成する。
【００１１】前記非晶質状態を含む高誘電体膜は化学気
相蒸着法により高誘電体膜の段差被覆性が８０％以上と
なる基板温度で高誘電体物質を蒸着して形成したり、ス
パッタリング法により形成する。段差被覆性の８０％以
上となる温度は４８０℃以下である。
相蒸着法により高誘電体膜の段差被覆性が８０％以上と
なる基板温度で高誘電体物質を蒸着して形成したり、ス
パッタリング法により形成する。段差被覆性の８０％以
上となる温度は４８０℃以下である。
【００１２】前記高誘電体物質としてはＳｒＴｉＯ3 、
（Ｂａ、Ｓｒ）ＴｉＯ3 、ＰｂＺｒＴｉＯ3 、ＳｒＢｉ
2 Ｔａ2 Ｏ9 、（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ3 また
はＢｉ4 Ｔｉ3 Ｏ12のうち選択された何れか１つを使用
することが望ましい。また、前記第１導電膜パターン及
び第２導電膜は耐酸化性物質、即ち白金族金属またはこ
れらの酸化物よりなることが望ましい。前記非晶質状態
を含む高誘電体膜の結晶化はキャパシタセルユニットを
非酸化性雰囲気で５００℃乃至８００℃でアニーリング
することにより行われる。
（Ｂａ、Ｓｒ）ＴｉＯ3 、ＰｂＺｒＴｉＯ3 、ＳｒＢｉ
2 Ｔａ2 Ｏ9 、（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ3 また
はＢｉ4 Ｔｉ3 Ｏ12のうち選択された何れか１つを使用
することが望ましい。また、前記第１導電膜パターン及
び第２導電膜は耐酸化性物質、即ち白金族金属またはこ
れらの酸化物よりなることが望ましい。前記非晶質状態
を含む高誘電体膜の結晶化はキャパシタセルユニットを
非酸化性雰囲気で５００℃乃至８００℃でアニーリング
することにより行われる。
【００１３】
【発明の実施の形態】以下、添付した図面に基づき本発
明の望ましい実施例を詳しく説明する。しかし、本発明
は下記の実施例に限定されなく多様な形に具現でき、本
実施例は本発明の開示を完全にし、通常の知識を有する
者に発明の範囲を完全に知らせるために提供されること
に過ぎない。添付された図面で多数の膜と領域の厚さは
明瞭性のために強調された。また、何れの膜が他の膜、
または基板上に存在するものと指称される時、他の膜ま
たは基板上にあり得、層間膜も存在しうる。図面におい
て同一な番号は同一な部材を示す。
明の望ましい実施例を詳しく説明する。しかし、本発明
は下記の実施例に限定されなく多様な形に具現でき、本
実施例は本発明の開示を完全にし、通常の知識を有する
者に発明の範囲を完全に知らせるために提供されること
に過ぎない。添付された図面で多数の膜と領域の厚さは
明瞭性のために強調された。また、何れの膜が他の膜、
または基板上に存在するものと指称される時、他の膜ま
たは基板上にあり得、層間膜も存在しうる。図面におい
て同一な番号は同一な部材を示す。
【００１４】図１乃至図３に基づき本発明によるキャパ
シタの製造方法を説明する。図１を参照すれば、半導体
基板１００に局部酸化（ＬＯＣＯＳ）方式により素子分
離領域１０２を形成する。次いで、ゲート電極１０４を
形成した後、不純物をイオン注入してソース／ドレイン
領域を形成してトランジスタを完成する。引続き、ゲー
ト電極１０４の間にパッド電極１０６を形成した後、素
子の絶縁及び平坦化のための層間絶縁膜１０８を形成す
る。層間絶縁膜１０８はＣＶＤを用いたＢＰＳＧ(Boro-
Phosphorous Silica Glass) やシリコン酸化膜を使用し
て形成する。層間絶縁膜１０８を蝕刻してパッド電極１
０６を露出させるコンタクトホールを形成した後、コン
タクトホールに多結晶シリコンを充填してプラグ１１０
を形成する。この際、多結晶シリコンを充填する前に、
コンタクトホールの側壁保護のために窒化膜などを用い
てスペーサ１１２を形成することもできる。
シタの製造方法を説明する。図１を参照すれば、半導体
基板１００に局部酸化（ＬＯＣＯＳ）方式により素子分
離領域１０２を形成する。次いで、ゲート電極１０４を
形成した後、不純物をイオン注入してソース／ドレイン
領域を形成してトランジスタを完成する。引続き、ゲー
ト電極１０４の間にパッド電極１０６を形成した後、素
子の絶縁及び平坦化のための層間絶縁膜１０８を形成す
る。層間絶縁膜１０８はＣＶＤを用いたＢＰＳＧ(Boro-
Phosphorous Silica Glass) やシリコン酸化膜を使用し
て形成する。層間絶縁膜１０８を蝕刻してパッド電極１
０６を露出させるコンタクトホールを形成した後、コン
タクトホールに多結晶シリコンを充填してプラグ１１０
を形成する。この際、多結晶シリコンを充填する前に、
コンタクトホールの側壁保護のために窒化膜などを用い
てスペーサ１１２を形成することもできる。
【００１５】引続き、スパッタリング方法で拡散防止膜
パターン１１４Ａと下部電極膜パターン１１６Ａとを形
成する。拡散防止膜パターン１１４Ａは半導体基板１０
０及びポリシリコンプラグ（１０６）などの導電物質に
ドープされている不純物またはシリコンが下部電極膜パ
ターン１１６Ａに広がることを防止するために形成す
る。よって、チタン窒化膜、タンタル窒化膜またはタン
グステン窒化膜のような金属窒化膜、またはＲｕＯ2 の
ような金属酸化膜を使用して拡散防止膜パターン１１４
Ａを形成する。
パターン１１４Ａと下部電極膜パターン１１６Ａとを形
成する。拡散防止膜パターン１１４Ａは半導体基板１０
０及びポリシリコンプラグ（１０６）などの導電物質に
ドープされている不純物またはシリコンが下部電極膜パ
ターン１１６Ａに広がることを防止するために形成す
る。よって、チタン窒化膜、タンタル窒化膜またはタン
グステン窒化膜のような金属窒化膜、またはＲｕＯ2 の
ような金属酸化膜を使用して拡散防止膜パターン１１４
Ａを形成する。
【００１６】下部電極膜パターン１１６Ａは優秀な耐酸
化性を有する物質を使用して単一層または複合層で形成
する。耐酸化性物質を使用する理由は後続工程で形成さ
れる高誘電体膜との接触による酸化を防止するためであ
る。従って、白金族金属またはこれらの酸化物が使用さ
れる。これらは高誘電体物質に比べて仕事関数が大きく
て高誘電体物質と接触する場合、高誘電体膜との界面に
ショットキー障壁が形成されて漏れ電流の特性を向上さ
せる。白金族金属物質としてはＰｔ、Ｒｕ、Ｉｒまたは
Ｐｄ等が使われることが望ましい。
化性を有する物質を使用して単一層または複合層で形成
する。耐酸化性物質を使用する理由は後続工程で形成さ
れる高誘電体膜との接触による酸化を防止するためであ
る。従って、白金族金属またはこれらの酸化物が使用さ
れる。これらは高誘電体物質に比べて仕事関数が大きく
て高誘電体物質と接触する場合、高誘電体膜との界面に
ショットキー障壁が形成されて漏れ電流の特性を向上さ
せる。白金族金属物質としてはＰｔ、Ｒｕ、Ｉｒまたは
Ｐｄ等が使われることが望ましい。
【００１７】次いで、下部電極膜パターン１１６Ａ上に
非晶質状態を含む高誘電体膜１１８を形成する。非晶質
状態を含む高誘電体膜１１８は化学気相蒸着法またはス
パッタリング法により形成する。即ち、化学気相蒸着法
の場合、非晶質状態の含まれる温度は約４８０℃以下で
あり、この温度では段差被覆性が８０％以上となる。
非晶質状態を含む高誘電体膜１１８を形成する。非晶質
状態を含む高誘電体膜１１８は化学気相蒸着法またはス
パッタリング法により形成する。即ち、化学気相蒸着法
の場合、非晶質状態の含まれる温度は約４８０℃以下で
あり、この温度では段差被覆性が８０％以上となる。
【００１８】高誘電体膜１１８はＴａ2 Ｏ5 またはペロ
ブスカイト構造の高誘電体膜で形成することが望まし
い。さらに望ましくは、ＳｒＴｉＯ3 （ＳＴＯ）、（Ｂ
ａ、Ｓｒ）ＴｉＯ3 （ＢＳＴ）、ＰｂＺｒＴｉＯ3 （Ｐ
ＺＴ）、ＳｒＢｉ2 Ｔａ2 Ｏ9 （ＳＢＴ）、（Ｐｂ、Ｌ
ａ）（Ｚｒ、Ｔｉ）Ｏ3 またはＢｉ4 Ｔｉ3 Ｏ12のうち
選択された何れか一つの高誘電体膜を使用する。例え
ば、ＢＳＴを使用して化学気相蒸着法で高誘電体膜１１
８を形成する場合、段差被覆性を８０％以上にするため
には半導体基板の温度を４８０℃以下に設定すべきであ
る。
ブスカイト構造の高誘電体膜で形成することが望まし
い。さらに望ましくは、ＳｒＴｉＯ3 （ＳＴＯ）、（Ｂ
ａ、Ｓｒ）ＴｉＯ3 （ＢＳＴ）、ＰｂＺｒＴｉＯ3 （Ｐ
ＺＴ）、ＳｒＢｉ2 Ｔａ2 Ｏ9 （ＳＢＴ）、（Ｐｂ、Ｌ
ａ）（Ｚｒ、Ｔｉ）Ｏ3 またはＢｉ4 Ｔｉ3 Ｏ12のうち
選択された何れか一つの高誘電体膜を使用する。例え
ば、ＢＳＴを使用して化学気相蒸着法で高誘電体膜１１
８を形成する場合、段差被覆性を８０％以上にするため
には半導体基板の温度を４８０℃以下に設定すべきであ
る。
【００１９】引続き、非晶質状態を含む高誘電体膜１１
８上に上部電極膜１２０を形成する。上部電極膜１２０
は下部電極膜パターン１１６Ａと同様に優秀な耐酸化性
を有する物質で形成する。従って、Ｐｔ、Ｒｕ、Ｉｒま
たはＰｄのような白金族金属またはこれらの酸化物より
なる単一層または複合層で形成する。
８上に上部電極膜１２０を形成する。上部電極膜１２０
は下部電極膜パターン１１６Ａと同様に優秀な耐酸化性
を有する物質で形成する。従って、Ｐｔ、Ｒｕ、Ｉｒま
たはＰｄのような白金族金属またはこれらの酸化物より
なる単一層または複合層で形成する。
【００２０】図２を参照すれば、所定のマスクパターン
１２２を用いて上部電極膜１２０及び非晶質状態を含む
高誘電体膜１１８を異方性乾式蝕刻方法で順次に蝕刻し
て上部電極膜パターン１２０Ａ、高誘電体膜パターン１
１８Ａ、下部電極膜パターン１１６Ａ及び拡散防止膜パ
ターン１１４Ａよりなる各セルブロック単位で分離され
たキャパシタセルユニットを形成する。
１２２を用いて上部電極膜１２０及び非晶質状態を含む
高誘電体膜１１８を異方性乾式蝕刻方法で順次に蝕刻し
て上部電極膜パターン１２０Ａ、高誘電体膜パターン１
１８Ａ、下部電極膜パターン１１６Ａ及び拡散防止膜パ
ターン１１４Ａよりなる各セルブロック単位で分離され
たキャパシタセルユニットを形成する。
【００２１】図３を参照すれば、前記マスクパターン１
２２を除去した後、キャパシタセルユニットをアニーリ
ングして非晶質状態を含む高誘電体膜パターン１１８Ａ
を結晶化し、結晶化された高誘電体膜パターン１１８Ｂ
を形成してキャパシタセルユニットを完成する。
２２を除去した後、キャパシタセルユニットをアニーリ
ングして非晶質状態を含む高誘電体膜パターン１１８Ａ
を結晶化し、結晶化された高誘電体膜パターン１１８Ｂ
を形成してキャパシタセルユニットを完成する。
【００２２】結晶化のためのアニーリング段階は非晶質
状態が完全に結晶質状態に転換されうる温度範囲で行
う。また、半導体基板上に既に形成された多様な膜質が
変化されない温度範囲で行われる。例えば、拡散防止膜
パターン１１４Ａ等の膜質が酸化されない温度で行うこ
とが望ましい。従って、結晶化のためのアニーリング段
階は５００℃乃至８００℃の非酸化性雰囲気で行うこと
が望ましい。そして、アニーリング時間は１０分乃至２
時間、望ましくは１５分乃至６０分余り行うことが望ま
しい。非酸化性雰囲気としては窒素雰囲気、アルゴン雰
囲気または真空状態などを使用する。
状態が完全に結晶質状態に転換されうる温度範囲で行
う。また、半導体基板上に既に形成された多様な膜質が
変化されない温度範囲で行われる。例えば、拡散防止膜
パターン１１４Ａ等の膜質が酸化されない温度で行うこ
とが望ましい。従って、結晶化のためのアニーリング段
階は５００℃乃至８００℃の非酸化性雰囲気で行うこと
が望ましい。そして、アニーリング時間は１０分乃至２
時間、望ましくは１５分乃至６０分余り行うことが望ま
しい。非酸化性雰囲気としては窒素雰囲気、アルゴン雰
囲気または真空状態などを使用する。
【００２３】前記アニーリング段階により非晶質状態を
含む高誘電体膜パターン１１８Ａが結晶化された高誘電
体膜パターン１１８Ｂに転換されると高誘電体膜パター
ン１１８Ｂの誘電率が増加し、高誘電体膜パターン１１
８Ｂと各電極膜パターン１１６Ａ、１２０Ａとの間の界
面が安定化されて漏れ電流が減少する。また、キャパシ
タセルユニットを形成するための乾式蝕刻により誘発さ
れた高誘電体膜パターン１１８Ａの蝕刻損傷も直る。
含む高誘電体膜パターン１１８Ａが結晶化された高誘電
体膜パターン１１８Ｂに転換されると高誘電体膜パター
ン１１８Ｂの誘電率が増加し、高誘電体膜パターン１１
８Ｂと各電極膜パターン１１６Ａ、１２０Ａとの間の界
面が安定化されて漏れ電流が減少する。また、キャパシ
タセルユニットを形成するための乾式蝕刻により誘発さ
れた高誘電体膜パターン１１８Ａの蝕刻損傷も直る。
【００２４】本発明は下記の実施例に基づきさらに詳し
く説明されるが、この実施例が本発明を制限することで
はない。即ち、以下の全ての実施例ではＢＳＴを使用し
て高誘電体膜を形成したが、他の高誘電体物質としても
形成できるのは勿論である。
く説明されるが、この実施例が本発明を制限することで
はない。即ち、以下の全ての実施例ではＢＳＴを使用し
て高誘電体膜を形成したが、他の高誘電体物質としても
形成できるのは勿論である。
【００２５】＜実施例１＞：ＢＳＴ膜の蒸着温度と段差
被覆性との間の関係測定 ＢＳＴ膜の蒸着温度と段差被覆性との間の関係を調べる
ため、複数枚の半導体基板上に各々幅０．６μｍ、高さ
０．９μｍの複数個の酸化膜パターンを０．６μｍの間
隔で形成した。複数枚の基板を４グループに分けた後、
各グループの基板の温度を４２５℃、４７５℃、５２５
℃及び５７５℃に各々異にした後、表１の条件に応じて
化学気相蒸着法によりＢＳＴ薄膜を蒸着した。蒸着され
たＢＳＴ薄膜の段差被覆性｛＝（酸化膜パターンの側壁
に蒸着されたＢＳＴ膜の厚さ／酸化膜パターンの上面に
蒸着されたＢＳＴ膜の厚さ）×１００｝を各々表２と図
４とに示した。
被覆性との間の関係測定 ＢＳＴ膜の蒸着温度と段差被覆性との間の関係を調べる
ため、複数枚の半導体基板上に各々幅０．６μｍ、高さ
０．９μｍの複数個の酸化膜パターンを０．６μｍの間
隔で形成した。複数枚の基板を４グループに分けた後、
各グループの基板の温度を４２５℃、４７５℃、５２５
℃及び５７５℃に各々異にした後、表１の条件に応じて
化学気相蒸着法によりＢＳＴ薄膜を蒸着した。蒸着され
たＢＳＴ薄膜の段差被覆性｛＝（酸化膜パターンの側壁
に蒸着されたＢＳＴ膜の厚さ／酸化膜パターンの上面に
蒸着されたＢＳＴ膜の厚さ）×１００｝を各々表２と図
４とに示した。
【００２６】
【表１】
【００２７】
【表２】
【００２８】表２及び図４に示されたように、基板の温
度が高まるほどＢＳＴ膜の段差被覆性は著しく減少し
た。特に、図４から分かるように、４８０℃以上では段
差被覆性が工程許容限界の８０％以下に低くなった。従
って、ＢＳＴ膜の段差被覆性を高めるためには、基板の
温度を４８０℃以下にしてＢＳＴ膜を形成することが望
ましい。
度が高まるほどＢＳＴ膜の段差被覆性は著しく減少し
た。特に、図４から分かるように、４８０℃以上では段
差被覆性が工程許容限界の８０％以下に低くなった。従
って、ＢＳＴ膜の段差被覆性を高めるためには、基板の
温度を４８０℃以下にしてＢＳＴ膜を形成することが望
ましい。
【００２９】実施例１の結果によって４８０℃以下の基
板温度でＢＳＴ膜を蒸着するとＢＳＴ膜の段差被覆性は
増加するが、非晶質状態を含むＢＳＴ膜が形成される。
即ち、完全非晶質状態のＢＳＴ膜または非晶質状態と結
晶質状態との混合されたＢＳＴ膜が形成される。非晶質
状態を含むＢＳＴ膜は誘電率が低く、漏れ電流値の高い
劣化された特性を示す。従って、非晶質状態を含むＢＳ
Ｔ膜の結晶化のみがＢＳＴ膜を誘電膜として使用するキ
ャパシタの電気的特性を向上させうる。
板温度でＢＳＴ膜を蒸着するとＢＳＴ膜の段差被覆性は
増加するが、非晶質状態を含むＢＳＴ膜が形成される。
即ち、完全非晶質状態のＢＳＴ膜または非晶質状態と結
晶質状態との混合されたＢＳＴ膜が形成される。非晶質
状態を含むＢＳＴ膜は誘電率が低く、漏れ電流値の高い
劣化された特性を示す。従って、非晶質状態を含むＢＳ
Ｔ膜の結晶化のみがＢＳＴ膜を誘電膜として使用するキ
ャパシタの電気的特性を向上させうる。
【００３０】従って、以下の実施例２乃至実施例７はＢ
ＳＴ膜の結晶化の最適条件と結晶化の適期を調べるため
に行った。以下の全ての実施例においてＢＳＴ膜は次の
通り形成した。まず、半導体基板上にシリコン酸化膜と
下部電極用第１白金膜を各々１０００Åの厚さで形成し
た後、基板の温度は４２５℃にし、その他の条件は表１
に記載された条件に応じて金属有機化学気相蒸着法（Ｍ
ＯＣＶＤ）を使用して４００Åの厚さのＢＳＴ膜を形成
した。
ＳＴ膜の結晶化の最適条件と結晶化の適期を調べるため
に行った。以下の全ての実施例においてＢＳＴ膜は次の
通り形成した。まず、半導体基板上にシリコン酸化膜と
下部電極用第１白金膜を各々１０００Åの厚さで形成し
た後、基板の温度は４２５℃にし、その他の条件は表１
に記載された条件に応じて金属有機化学気相蒸着法（Ｍ
ＯＣＶＤ）を使用して４００Åの厚さのＢＳＴ膜を形成
した。
【００３１】＜実施例２＞：ＢＳＴ膜のアニーリングの
可否と漏れ電流との間の関係測定 前記表２の条件によりＢＳＴ膜を形成した後、ＢＳＴ膜
の形成された複数枚の基板を２グループに分けて１つの
グループはアニーリング処理をしなく上部電極用第２白
金膜を１０００Åの厚さでＢＳＴ膜上に直接形成し、他
のグループは３０分間７５０℃でアニーリングした後、
アニーリングされたＢＳＴ膜上に同じ工程で第２白金膜
を形成した。次いで、各グループに対して各々＋１．５
Ｖと−１．５Ｖの電圧を印加して漏れ電流特性を測っ
た。その結果を表３及び図５に示した。
可否と漏れ電流との間の関係測定 前記表２の条件によりＢＳＴ膜を形成した後、ＢＳＴ膜
の形成された複数枚の基板を２グループに分けて１つの
グループはアニーリング処理をしなく上部電極用第２白
金膜を１０００Åの厚さでＢＳＴ膜上に直接形成し、他
のグループは３０分間７５０℃でアニーリングした後、
アニーリングされたＢＳＴ膜上に同じ工程で第２白金膜
を形成した。次いで、各グループに対して各々＋１．５
Ｖと−１．５Ｖの電圧を印加して漏れ電流特性を測っ
た。その結果を表３及び図５に示した。
【００３２】
【表３】
【００３３】表３及び図５に示されたように、ＢＳＴ膜
の蒸着直後にアニーリングした場合の漏れ電流値が１×
１０-3以上でアニーリングしない場合の漏れ電流値１．
７×１０-6よりよほど高い。即ち、ＢＳＴ膜の蒸着直後
のアニーリングが大きくてキャパシタの漏れ電流特性を
劣化させることがわかる。
の蒸着直後にアニーリングした場合の漏れ電流値が１×
１０-3以上でアニーリングしない場合の漏れ電流値１．
７×１０-6よりよほど高い。即ち、ＢＳＴ膜の蒸着直後
のアニーリングが大きくてキャパシタの漏れ電流特性を
劣化させることがわかる。
【００３４】＜実施例３＞：ＢＳＴ膜のアニーリングの
可否と誘電率との関係測定 実施例２と同じ条件でアニーリングしたグループとアニ
ーリングしないグループとに分けて上部電極用第２白金
膜まで形成した。次いで、各グループに対して−２Ｖ乃
至＋２Ｖの電圧を印加しながら誘電率（ε）と誘電損失
（ｔａｎδ）を測定した。その結果が表４及び図６に示
されている。図６において▲、●で示されたグラフはア
ニーリングしない場合を、△、○で示されたグラフはア
ニーリングした場合を各々示す。
可否と誘電率との関係測定 実施例２と同じ条件でアニーリングしたグループとアニ
ーリングしないグループとに分けて上部電極用第２白金
膜まで形成した。次いで、各グループに対して−２Ｖ乃
至＋２Ｖの電圧を印加しながら誘電率（ε）と誘電損失
（ｔａｎδ）を測定した。その結果が表４及び図６に示
されている。図６において▲、●で示されたグラフはア
ニーリングしない場合を、△、○で示されたグラフはア
ニーリングした場合を各々示す。
【００３５】
【表４】
【００３６】表４及び図６に示されたように、ＢＳＴ膜
をアニーリングしない場合、高誘電特性が全然示されて
いない。反面、アニーリング処理を行った場合には誘電
率が増加し、誘電損失が減少した。しかし、アニーリン
グ処理を行っても誘電率が１０８で相変らず低い値を示
している。
をアニーリングしない場合、高誘電特性が全然示されて
いない。反面、アニーリング処理を行った場合には誘電
率が増加し、誘電損失が減少した。しかし、アニーリン
グ処理を行っても誘電率が１０８で相変らず低い値を示
している。
【００３７】＜実施例４＞：第２白金膜の形成後のアニ
ーリングと漏れ電流との間の関係測定 非晶質状態を含むＢＳＴ膜を、上部電極用第２白金膜を
形成した後にアニーリングする場合、電気的特性がどの
ように変化するかを調べるために次のように行った。複
数枚の基板上に各々シリコン酸化膜と下部電極用第１白
金膜を形成した後、表２の蒸着条件に応じてＢＳＴ膜を
形成した。ＢＳＴ膜上に１０００Åの厚さの上部電極用
第２白金膜まで形成してキャパシタを形成した。次い
で、窒素雰囲気で３０分間昇温速度は１２℃／ｍｉｎで
アニーリングした。この際、複数枚の基板を二つのグル
ープに分けて１つのグループは６００℃でアニーリング
し、他のグループは７５０℃で３０分間アニーリングし
た。各グループに対して各々＋１．５Ｖと−１．５Ｖの
電圧を印加して漏れ電流の特性を測定した。その結果を
表５及び図７に示した。
ーリングと漏れ電流との間の関係測定 非晶質状態を含むＢＳＴ膜を、上部電極用第２白金膜を
形成した後にアニーリングする場合、電気的特性がどの
ように変化するかを調べるために次のように行った。複
数枚の基板上に各々シリコン酸化膜と下部電極用第１白
金膜を形成した後、表２の蒸着条件に応じてＢＳＴ膜を
形成した。ＢＳＴ膜上に１０００Åの厚さの上部電極用
第２白金膜まで形成してキャパシタを形成した。次い
で、窒素雰囲気で３０分間昇温速度は１２℃／ｍｉｎで
アニーリングした。この際、複数枚の基板を二つのグル
ープに分けて１つのグループは６００℃でアニーリング
し、他のグループは７５０℃で３０分間アニーリングし
た。各グループに対して各々＋１．５Ｖと−１．５Ｖの
電圧を印加して漏れ電流の特性を測定した。その結果を
表５及び図７に示した。
【００３８】
【表５】
【００３９】表５及び図７に示されたように、上部電
極、即ち第２白金膜を形成した後、アニーリング処理を
行うとキャパシタの漏れ電流が減少することがわかる。
特に、アニーリング温度が高まるほど、漏れ電流値が減
少することがわかる。これはアニーリング処理により白
金膜とＢＳＴ膜との間にショットキー障壁がよく形成さ
れて漏れ電流が減少すると推測される。
極、即ち第２白金膜を形成した後、アニーリング処理を
行うとキャパシタの漏れ電流が減少することがわかる。
特に、アニーリング温度が高まるほど、漏れ電流値が減
少することがわかる。これはアニーリング処理により白
金膜とＢＳＴ膜との間にショットキー障壁がよく形成さ
れて漏れ電流が減少すると推測される。
【００４０】＜実施例５＞：第２白金膜形成後のアニー
リングと誘電率との関係測定 実施例４と同じ方式で二つのグループに対して各々アニ
ーリング温度を異にしてアニーリングした後、各グルー
プに対して−２Ｖ乃至＋２Ｖの電圧を印加しながら、誘
電率（ε）と誘電損失（ｔａｎδ）を測定した。その結
果を表６に示し、図８には６００℃でアニーリングした
場合を、図９には７５０℃でアニーリングした場合を各
々示した。
リングと誘電率との関係測定 実施例４と同じ方式で二つのグループに対して各々アニ
ーリング温度を異にしてアニーリングした後、各グルー
プに対して−２Ｖ乃至＋２Ｖの電圧を印加しながら、誘
電率（ε）と誘電損失（ｔａｎδ）を測定した。その結
果を表６に示し、図８には６００℃でアニーリングした
場合を、図９には７５０℃でアニーリングした場合を各
々示した。
【００４１】
【表６】
【００４２】表６及び図８、図９に示されたように、第
２白金膜の形成後にアニーリング処理を行うと誘電率は
増加し、誘電損失は減少した。また、アニーリング温度
が増加するほど、誘電率は著しく増加した。従って、実
施例４及び実施例５の結果から第２白金膜の形成後、即
ちキャパシタの完成後にアニーリングを行うと非晶質状
態を含むＢＳＴ膜が完全に結晶化されて優秀な電気的特
性を示すことが分かる。
２白金膜の形成後にアニーリング処理を行うと誘電率は
増加し、誘電損失は減少した。また、アニーリング温度
が増加するほど、誘電率は著しく増加した。従って、実
施例４及び実施例５の結果から第２白金膜の形成後、即
ちキャパシタの完成後にアニーリングを行うと非晶質状
態を含むＢＳＴ膜が完全に結晶化されて優秀な電気的特
性を示すことが分かる。
【００４３】＜実施例６＞：２回のアニーリング処理と
漏れ電流との間の関係測定 ＢＳＴ膜の蒸着後に１次アニーリングを行い、第２白金
膜の形成後にも２次アニーリングを行う場合、ＢＳＴ膜
の電気的特性がどのように変化するかを調べるために次
の通り実施した。まず、複数枚の基板上に各々シリコン
酸化膜と下部電極用第１白金膜とを形成した後、表１の
蒸着条件によってＢＳＴ膜を形成した。次いで、７５０
℃で３０分間１次アニーリングした。アニーリングされ
たＢＳＴ膜上に第２白金膜を１０００Åの厚さで形成し
た後、窒素雰囲気で３０分間２次アニーリングした。２
次アニーリングは複数枚の基板を２グループに分けて１
つのグループは６００℃に、残り１つのグループは７５
０℃に各々アニーリングした。各グループに対して各々
＋１．５Ｖと−１．５Ｖの電圧を印加して漏れ電流の特
性を測定した。その結果を表７及び図１０に示した。
漏れ電流との間の関係測定 ＢＳＴ膜の蒸着後に１次アニーリングを行い、第２白金
膜の形成後にも２次アニーリングを行う場合、ＢＳＴ膜
の電気的特性がどのように変化するかを調べるために次
の通り実施した。まず、複数枚の基板上に各々シリコン
酸化膜と下部電極用第１白金膜とを形成した後、表１の
蒸着条件によってＢＳＴ膜を形成した。次いで、７５０
℃で３０分間１次アニーリングした。アニーリングされ
たＢＳＴ膜上に第２白金膜を１０００Åの厚さで形成し
た後、窒素雰囲気で３０分間２次アニーリングした。２
次アニーリングは複数枚の基板を２グループに分けて１
つのグループは６００℃に、残り１つのグループは７５
０℃に各々アニーリングした。各グループに対して各々
＋１．５Ｖと−１．５Ｖの電圧を印加して漏れ電流の特
性を測定した。その結果を表７及び図１０に示した。
【００４４】
【表７】
【００４５】表７及び図１０に示されたように、ＢＳＴ
膜の蒸着後１次アニーリングを行い、第２白金膜の形成
後２次アニーリングを行った場合、ＢＳＴ膜の蒸着後に
のみアニーリングした場合、または何らのアニーリング
処理も行わない場合よりは漏れ電流値が減少した。しか
し、２次アニーリングを７５０℃で行った場合、−電圧
を印加した場合には漏洩電流値が１．７×１０-8に減少
したが、＋電圧を印加した場合には３．２×１０-4に増
加した。反面、実施例４から測定したようにＢＳＴ膜の
形成後にはアニーリングしなく第２白金膜の形成後に７
５０℃でアニーリングした場合が２回のアニーリング処
理を行った場合より漏れ電流値がさらに低い。これは２
回に亙ったアニーリングがむしろ漏れ電流特性を劣化さ
せることがわかる。
膜の蒸着後１次アニーリングを行い、第２白金膜の形成
後２次アニーリングを行った場合、ＢＳＴ膜の蒸着後に
のみアニーリングした場合、または何らのアニーリング
処理も行わない場合よりは漏れ電流値が減少した。しか
し、２次アニーリングを７５０℃で行った場合、−電圧
を印加した場合には漏洩電流値が１．７×１０-8に減少
したが、＋電圧を印加した場合には３．２×１０-4に増
加した。反面、実施例４から測定したようにＢＳＴ膜の
形成後にはアニーリングしなく第２白金膜の形成後に７
５０℃でアニーリングした場合が２回のアニーリング処
理を行った場合より漏れ電流値がさらに低い。これは２
回に亙ったアニーリングがむしろ漏れ電流特性を劣化さ
せることがわかる。
【００４６】＜実施例７＞：２回のアニーリング処理と
誘電率との関係測定 実施例６と同一の方式で２つのグループに対してアニー
リングした後、各グループに対して−２Ｖ乃至＋２Ｖの
電圧を印加しながら誘電率（ε）と誘電損失（ｔａｎ
δ）とを測定した。その結果を表８に記載し、図１１に
は６００℃で２次アニーリングした場合を、図１２には
７５０℃で２次アニーリングした場合を各々示した。
誘電率との関係測定 実施例６と同一の方式で２つのグループに対してアニー
リングした後、各グループに対して−２Ｖ乃至＋２Ｖの
電圧を印加しながら誘電率（ε）と誘電損失（ｔａｎ
δ）とを測定した。その結果を表８に記載し、図１１に
は６００℃で２次アニーリングした場合を、図１２には
７５０℃で２次アニーリングした場合を各々示した。
【００４７】
【表８】
【００４８】表８に示されたように、ＢＳＴ膜の形成後
に１次アニーリングし、第２白金膜の形成後に２次アニ
ーリングを行った場合、誘電率が増加したことが分か
る。しかし、図１１及び図１２に示されたように印加電
圧が１Ｖ以上となる場合、誘電損失が急激に増加した。
実施例５の結果を示す図９と比較すると、ＢＳＴ膜の蒸
着後にアニーリングしなく第２白金膜の蒸着後に７５０
℃でアニーリングした場合の誘電率がさらに大きく、誘
電損失も印加電圧に関係なく均一に示されることが分か
る。
に１次アニーリングし、第２白金膜の形成後に２次アニ
ーリングを行った場合、誘電率が増加したことが分か
る。しかし、図１１及び図１２に示されたように印加電
圧が１Ｖ以上となる場合、誘電損失が急激に増加した。
実施例５の結果を示す図９と比較すると、ＢＳＴ膜の蒸
着後にアニーリングしなく第２白金膜の蒸着後に７５０
℃でアニーリングした場合の誘電率がさらに大きく、誘
電損失も印加電圧に関係なく均一に示されることが分か
る。
【００４９】実施例１乃至実施例７の結果を通して上部
電極用第２白金膜まで形成した後、非酸化性雰囲気、例
えば窒素雰囲気でアニーリング処理を行うと、非晶質状
態を含むＢＳＴ膜が結晶化されて誘電膜の誘電率が向上
され、キャパシタの漏れ電流が減少することが分かる。
電極用第２白金膜まで形成した後、非酸化性雰囲気、例
えば窒素雰囲気でアニーリング処理を行うと、非晶質状
態を含むＢＳＴ膜が結晶化されて誘電膜の誘電率が向上
され、キャパシタの漏れ電流が減少することが分かる。
【００５０】
【発明の効果】以上、前述したように本発明は低温で非
晶質状態を含む高誘電体膜を形成した後、後続工程でア
ニーリングして誘電率を大きく高める。特に、化学気相
蒸着法を用いる場合、高誘電体膜の段差被覆性の８０％
以上となる温度で高誘電体膜を蒸着する。従って、高誘
電体膜の段差被覆性が向上される。そして、上部電極ま
で形成した後に非酸化性雰囲気でキャパシタセルユニッ
トをアニーリングして非晶質状態を含む高誘電体膜を結
晶化させる。よって、キャパシタの誘電率が増加される
と同時に、漏れ電流が減少する。
晶質状態を含む高誘電体膜を形成した後、後続工程でア
ニーリングして誘電率を大きく高める。特に、化学気相
蒸着法を用いる場合、高誘電体膜の段差被覆性の８０％
以上となる温度で高誘電体膜を蒸着する。従って、高誘
電体膜の段差被覆性が向上される。そして、上部電極ま
で形成した後に非酸化性雰囲気でキャパシタセルユニッ
トをアニーリングして非晶質状態を含む高誘電体膜を結
晶化させる。よって、キャパシタの誘電率が増加される
と同時に、漏れ電流が減少する。
【００５１】前記実施例２乃至７ではＭＯＣＶＤにより
ＢＳＴ膜を形成したが、その他の方法で形成された高誘
電体膜にも適用しうる。即ち、図面及び詳細な説明で本
発明の望ましい実施例が記述され、特定の用語が使われ
たが、これは請求の範囲に開示されている発明の範囲で
あって、これを制限する目的でなく、技術的な概念とし
て使われたものである。よって、本発明は前記実施例に
限定されず、当業者の水準でその変形及び改良が可能で
ある。
ＢＳＴ膜を形成したが、その他の方法で形成された高誘
電体膜にも適用しうる。即ち、図面及び詳細な説明で本
発明の望ましい実施例が記述され、特定の用語が使われ
たが、これは請求の範囲に開示されている発明の範囲で
あって、これを制限する目的でなく、技術的な概念とし
て使われたものである。よって、本発明は前記実施例に
限定されず、当業者の水準でその変形及び改良が可能で
ある。
【図１】 本発明の一実施例によるキャパシタの製造方
法を説明するための製造工程中間段階の構造物の断面図
である。
法を説明するための製造工程中間段階の構造物の断面図
である。
【図２】 本発明の一実施例によるキャパシタの製造方
法を説明するための製造工程中間段階の構造物の断面図
である。
法を説明するための製造工程中間段階の構造物の断面図
である。
【図３】 本発明の一実施例によるキャパシタの製造方
法を説明するための製造工程中間段階の構造物の断面図
である。
法を説明するための製造工程中間段階の構造物の断面図
である。
【図４】 ＢＳＴ膜の蒸着温度と段差被覆性との間の関
係を示すグラフである。
係を示すグラフである。
【図５】 ＢＳＴ膜の形成後にアニーリングしない場合
とアニーリングした場合のキャパシタの漏れ電流を示す
グラフである。
とアニーリングした場合のキャパシタの漏れ電流を示す
グラフである。
【図６】 ＢＳＴ膜の形成後にアニーリングしない場合
とアニーリングした場合、印加電圧、キャパシタの誘電
率及び誘電損失の間の関係を示すグラフである。
とアニーリングした場合、印加電圧、キャパシタの誘電
率及び誘電損失の間の関係を示すグラフである。
【図７】 上部電極の形成後、Ｎ２雰囲気でアニーリン
グした場合、アニーリング温度とキャパシタの漏れ電流
との間の関係を示すグラフである。
グした場合、アニーリング温度とキャパシタの漏れ電流
との間の関係を示すグラフである。
【図８】 上部電極の形成後に６００℃でアニーリング
した場合、印加電圧、キャパシタの誘電率及び誘電損失
の間の関係を示すグラフである。
した場合、印加電圧、キャパシタの誘電率及び誘電損失
の間の関係を示すグラフである。
【図９】 上部電極の形成後に７５０℃でアニーリング
した場合、印加電圧、キャパシタの誘電率及び誘電損失
の間の関係を示すグラフである。
した場合、印加電圧、キャパシタの誘電率及び誘電損失
の間の関係を示すグラフである。
【図１０】 ＢＳＴ膜の形成後にアニーリングし、上部
電極の形成後にもアニーリングした場合、上部電極の形
成後のアニーリング温度とキャパシタの漏れ電流値との
関係を示すグラフである。
電極の形成後にもアニーリングした場合、上部電極の形
成後のアニーリング温度とキャパシタの漏れ電流値との
関係を示すグラフである。
【図１１】 ＢＳＴ膜の形成後にアニーリングし、上部
電極の形成後に６００℃でアニーリングした場合、印加
電圧、キャパシタ誘電率及び誘電損失間の関係を示すグ
ラフである。
電極の形成後に６００℃でアニーリングした場合、印加
電圧、キャパシタ誘電率及び誘電損失間の関係を示すグ
ラフである。
【図１２】 ＢＳＴ膜の形成後にアニーリングし、上部
電極の形成後に７５０℃でアニーリングした場合、印加
電圧、キャパシタ誘電率及び誘電損失間の関係を示すグ
ラフである。
電極の形成後に７５０℃でアニーリングした場合、印加
電圧、キャパシタ誘電率及び誘電損失間の関係を示すグ
ラフである。
１００…半導体基板、 １０２…素子分離領域、 １０４…ゲート電極、 １０６…パッド電極、 １０８…層間絶縁膜、 １１０…プラグ、 １１２…スペーサ、 １１４Ａ…拡散防止膜パターン、 １１６Ａ…下部電極膜パターン、 １１８…高誘電体膜、 １２０…上部電極膜、 １２２…マスクパターン。
Claims (16)
- 【請求項１】 半導体装置のキャパシタの製造方法にお
いて、 非晶質状態を含む高誘電体膜よりなるキャパシタセルユ
ニットを半導体基板上に形成する段階と、 前記キャパシタセルユニットをアニーリングして前記非
晶質状態を含む高誘電体膜を結晶化する段階とを含むこ
とを特徴とする半導体装置のキャパシタの製造方法。 - 【請求項２】 前記キャパシタセルユニットを形成する
段階は、 前記非晶質状態を含む高誘電体膜の段差被覆性が８０％
以上となる温度で化学気相蒸着法で高誘電体物質を蒸着
して前記非晶質状態を含む高誘電体膜を形成する段階、
またはスパッタリング方法で前記非晶質状態を含む高誘
電体膜を形成する段階を含むことを特徴とする請求項１
に記載の半導体装置のキャパシタの製造方法。 - 【請求項３】 前記段差被覆性の８０％以上となる温度
は４８０℃以下であることを特徴とする請求項２に記載
の半導体装置のキャパシタの製造方法。 - 【請求項４】 前記高誘電体物質はＳｒＴｉＯ3 、（Ｂ
ａ、Ｓｒ）ＴｉＯ3、ＰｂＺｒＴｉＯ3 、ＳｒＢｉ2 Ｔ
ａ2 Ｏ9 、（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ3 またはＢ
ｉ4 Ｔｉ3 Ｏ12のうち選択された何れか１つであること
を特徴とする請求項２に記載の半導体装置のキャパシタ
の製造方法。 - 【請求項５】 前記高誘電体膜を結晶化する段階は、 前記キャパシタセルユニットを非酸化性雰囲気で５００
℃乃至８００℃でアニーリングする段階を含むことを特
徴とする請求項１に記載の半導体装置のキャパシタの製
造方法。 - 【請求項６】 前記キャパシタセルユニットを半導体基
板上に形成する段階は、 半導体基板上に第１導電膜パターンを形成する段階と、 前記第１導電膜パターン上に非晶質状態を含む高誘電体
膜を形成する段階と、 前記非晶質状態を含む高誘電体膜上に第２導電膜を形成
する段階と、 前記第２導電膜及び高誘電体膜を順次にパタニングして
キャパシタセルユニットを形成する段階とを含むことを
特徴とする請求項１に記載の半導体装置のキャパシタの
製造方法。 - 【請求項７】 前記第１導電膜パターン及び第２導電膜
は耐酸化性物質よりなることを特徴とする請求項６に記
載の半導体装置のキャパシタの製造方法。 - 【請求項８】 前記耐酸化性物質は白金族金属またはこ
れらの酸化物であることを特徴とする請求項７に記載の
半導体装置のキャパシタの製造方法。 - 【請求項９】 前記第１導電膜パターン上に非晶質状態
を含む高誘電体膜を形成する段階は、 前記非晶質状態を含む高誘電体膜の段差被覆性の８０％
以上となる温度で化学気相蒸着法で高誘電体物質を蒸着
して前記非晶質状態を含む高誘電体膜を形成する段階、
またはスパッタリング方法で前記非晶質状態を含む高誘
電体膜を形成する段階を含むことを特徴とする請求項６
に記載の半導体装置のキャパシタの製造方法。 - 【請求項１０】 半導体基板上に第１導電膜パターンを
形成する段階と、 前記第１導電膜パターン上に非晶質状態を含む高誘電体
膜を形成する段階と、 前記非晶質状態を含む高誘電体膜上に第２導電膜を形成
する段階と、 前記第２導電膜及び前記高誘電体膜を順次にパタニング
してキャパシタセルユニットを形成する段階と、 前記キャパシタセルユニットをアニーリングして前記非
晶質状態を含む高誘電体膜を結晶化する段階とを含むこ
とを特徴とする半導体装置のキャパシタの製造方法。 - 【請求項１１】 前記パタニングされた第１導電膜及び
第２導電膜は白金族金属またはこれらの酸化物であるこ
とを特徴とする請求項１０に記載の半導体装置のキャパ
シタの製造方法。 - 【請求項１２】 前記非晶質状態を含む高誘電体膜を形
成する段階は、 前記非晶質状態を含む高誘電体膜の段差被覆性の８０％
以上となる温度で化学気相蒸着法で高誘電体物質を蒸着
して前記非晶質状態を含む高誘電体膜を形成する段階、
またはスパッタリング方法で前記非晶質状態を含む高誘
電体膜を形成する段階を含むことを特徴とする請求項１
０に記載の半導体装置のキャパシタの製造方法。 - 【請求項１３】 前記段差被覆性の８０％以上となる温
度は４８０℃以下であることを特徴とする請求項１２に
記載の半導体装置のキャパシタの製造方法。 - 【請求項１４】 前記高誘電体物質はＳｒＴｉＯ3 、
（Ｂａ、Ｓｒ）ＴｉＯ3 、ＰｂＺｒＴｉＯ3 、ＳｒＢｉ
2 Ｔａ2 Ｏ9 、（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ3 また
はＢｉ4 Ｔｉ3 Ｏ12のうち選択された何れか１つである
ことを特徴とする請求項１２に記載の半導体装置のキャ
パシタの製造方法。 - 【請求項１５】 前記キャパシタセルユニットをアニー
リングする段階は、 前記キャパシタセルユニットを非酸化性雰囲気で５００
℃乃至８００℃でアニーリングする段階を含むことを特
徴とする請求項１０に記載の半導体装置のキャパシタの
製造方法。 - 【請求項１６】 半導体基板上にコンタクトプラグの形
成された絶縁膜を形成する段階と、 前記絶縁膜上に拡散防止膜パターンと耐酸化性金属また
はこれらの酸化物よりなる第１導電膜パターンを順次に
形成する段階と、 前記第１導電膜パターン上に４８０℃以下の温度で高誘
電体物質を蒸着して非晶質状態を含む高誘電体膜を形成
する段階と、 前記非晶質状態を含む高誘電体膜上に耐酸化性金属また
はこれらの酸化物よりなる第２導電膜を形成する段階
と、 前記第２導電膜及び高誘電体膜を順次にパタニングして
キャパシタセルユニットを形成する段階と、 前記キャパシタセルユニットを非酸化性雰囲気で５００
℃乃至８００℃でアニーリングして前記非晶質状態を含
む高誘電体膜を結晶化する段階とを含むことを特徴とす
る半導体装置のキャパシタの製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR97P36165 | 1997-07-30 | ||
| KR1019970036165A KR100238249B1 (ko) | 1997-07-30 | 1997-07-30 | 고유전체 커패시터의 제조방법 |
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| Publication Number | Publication Date |
|---|---|
| JPH1154703A true JPH1154703A (ja) | 1999-02-26 |
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Family Applications (1)
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|---|---|---|---|
| JP10088871A Pending JPH1154703A (ja) | 1997-07-30 | 1998-04-01 | 高誘電体キャパシタの製造方法 |
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|---|---|
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| JP (1) | JPH1154703A (ja) |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7749834B2 (en) | 2005-03-11 | 2010-07-06 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor devices having buried contact plugs |
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| US5587870A (en) * | 1992-09-17 | 1996-12-24 | Research Foundation Of State University Of New York | Nanocrystalline layer thin film capacitors |
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| US5631804A (en) * | 1995-11-13 | 1997-05-20 | Micron Technology, Inc. | Contact fill capacitor having a sidewall that connects the upper and lower surfaces of the dielectric and partially surrounds an insulating layer |
-
1997
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-
1998
- 1998-04-01 JP JP10088871A patent/JPH1154703A/ja active Pending
- 1998-07-28 US US09/123,493 patent/US6180482B1/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7749834B2 (en) | 2005-03-11 | 2010-07-06 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor devices having buried contact plugs |
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| US6180482B1 (en) | 2001-01-30 |
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