JPH1154731A - 半導体装置 - Google Patents
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- JPH1154731A JPH1154731A JP9205592A JP20559297A JPH1154731A JP H1154731 A JPH1154731 A JP H1154731A JP 9205592 A JP9205592 A JP 9205592A JP 20559297 A JP20559297 A JP 20559297A JP H1154731 A JPH1154731 A JP H1154731A
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
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- Y10S257/92—Conductor layers on different levels connected in parallel, e.g. to reduce resistance
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 共通ソース線によってワード線方向にソース
領域が共通に接続された不揮発性メモリの高速動作化を
実現し、工数の増加を伴うことなくＣＭＯＳロジック回
路に混載できるようにする。 【構成】 短冊状のフィールド絶縁膜３を形成し、これ
と直交するようにコントロールゲート７を形成する。コ
ントロールゲート下のチャネル上にはフローティングゲ
ート５が形成される。ソース領域８ｂは、第１層Ａｌ配
線からなる共通ソース線１２ａによりワード線方向に共
通に接続される。ドレイン領域８ａは第１層Ａｌ配線か
らなるビット線座１２ｂにより第１層間絶縁膜上に引き
出された後、第２層Ａｌ配線からなるビット線１５ａに
よりワード線と直交する方向に共通に接続される。１１
は第１層間絶縁膜に形成されたコンタクトホール、１４
は第２層間絶縁膜に形成されたスルーホール。
領域が共通に接続された不揮発性メモリの高速動作化を
実現し、工数の増加を伴うことなくＣＭＯＳロジック回
路に混載できるようにする。 【構成】 短冊状のフィールド絶縁膜３を形成し、これ
と直交するようにコントロールゲート７を形成する。コ
ントロールゲート下のチャネル上にはフローティングゲ
ート５が形成される。ソース領域８ｂは、第１層Ａｌ配
線からなる共通ソース線１２ａによりワード線方向に共
通に接続される。ドレイン領域８ａは第１層Ａｌ配線か
らなるビット線座１２ｂにより第１層間絶縁膜上に引き
出された後、第２層Ａｌ配線からなるビット線１５ａに
よりワード線と直交する方向に共通に接続される。１１
は第１層間絶縁膜に形成されたコンタクトホール、１４
は第２層間絶縁膜に形成されたスルーホール。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にフローティングゲート上にコントロール
ゲートが積層された２層ゲート構造を有し、電気的に書
き込み・消去が可能な不揮発性半導体記憶装置を有する
半導体装置に関するものである。
法に関し、特にフローティングゲート上にコントロール
ゲートが積層された２層ゲート構造を有し、電気的に書
き込み・消去が可能な不揮発性半導体記憶装置を有する
半導体装置に関するものである。
【０００２】
【従来の技術】電気的に書き込み、消去可能な不揮発性
半導体記憶装置はＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌ
ｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ
Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）と称され、通常、
フローティングゲート上にコントロールゲートが積層さ
れた２層ゲート構造のＭＩＳＦＥＴ型メモリトランジス
タをメモリセルとして構成される。この２層ゲート型Ｅ
ＥＰＲＯＭのデータの書き込み、消去は電荷をフローテ
ィングゲートへ注入することによってもしくは排出する
ことによって行う。例えば、データの書き込みは、ドレ
イン側で発生させたチャネルホットエレクトロンをフロ
ーティングゲートに注入することにより、消去はソース
へ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ Ｔｕｎｎｅｌｉ
ｎｇ）等により電子を引き抜くことによって行う。
半導体記憶装置はＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌ
ｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ
Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）と称され、通常、
フローティングゲート上にコントロールゲートが積層さ
れた２層ゲート構造のＭＩＳＦＥＴ型メモリトランジス
タをメモリセルとして構成される。この２層ゲート型Ｅ
ＥＰＲＯＭのデータの書き込み、消去は電荷をフローテ
ィングゲートへ注入することによってもしくは排出する
ことによって行う。例えば、データの書き込みは、ドレ
イン側で発生させたチャネルホットエレクトロンをフロ
ーティングゲートに注入することにより、消去はソース
へ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ Ｔｕｎｎｅｌｉ
ｎｇ）等により電子を引き抜くことによって行う。
【０００３】図１１は、一般的に知られている２層ゲー
ト型メモリセルアレイの平面図であり、図１２は製造途
中段階での平面図である。また、図１３は、図１１のＥ
−Ｅ′線断面での工程順断面図である。以下にこのメモ
リセルアレイの製造方法を図１２〜図１３を参照しなが
ら説明する。図１３（ａ）に示すように、まず、ｐ型半
導体基板１上のメモリセルアレイを形成する領域にｐウ
ェル２を形成し、選択酸化法を用いてフィールド絶縁膜
３を島状に形成する〔図１２参照。図１３（ａ）には示
されていない）。メモリセル第１のゲート絶縁膜４を形
成した後、フローティングゲートを形成するための第１
のポリシリコン層５ａを全面に堆積し、例えばリン
（Ｐ）を熱拡散法又はイオン注入法を用いてポリシリコ
ン内にドープし低抵抗化する。そして、フローティング
ゲートのチャネル幅方向の寸法を確定するために将来形
成されるワード線と直交する方向に長尺となるように第
１のポリシリコン層５ａを短冊状にパターニングする
（図１２参照）。
ト型メモリセルアレイの平面図であり、図１２は製造途
中段階での平面図である。また、図１３は、図１１のＥ
−Ｅ′線断面での工程順断面図である。以下にこのメモ
リセルアレイの製造方法を図１２〜図１３を参照しなが
ら説明する。図１３（ａ）に示すように、まず、ｐ型半
導体基板１上のメモリセルアレイを形成する領域にｐウ
ェル２を形成し、選択酸化法を用いてフィールド絶縁膜
３を島状に形成する〔図１２参照。図１３（ａ）には示
されていない）。メモリセル第１のゲート絶縁膜４を形
成した後、フローティングゲートを形成するための第１
のポリシリコン層５ａを全面に堆積し、例えばリン
（Ｐ）を熱拡散法又はイオン注入法を用いてポリシリコ
ン内にドープし低抵抗化する。そして、フローティング
ゲートのチャネル幅方向の寸法を確定するために将来形
成されるワード線と直交する方向に長尺となるように第
１のポリシリコン層５ａを短冊状にパターニングする
（図１２参照）。
【０００４】次に、第１のポリシリコン層上に第２のゲ
ート絶縁膜６を形成し、全面に第２のポリシリコン層７
ａを堆積する。そして、フォトリソグラフィ法を用い
て、形成すべきワード線のパターン形状のフォトレジス
ト膜１８ａを形成する。次に、図１３（ｂ）に示すよう
に、フォトレジスト膜１８ａをマスクとして第２および
第１のポリシリコン層７ａ、５ａをパターニングして、
コントロールゲート７とフローティングゲート５を形成
し、フォトレジスト膜１８ａの剥離後、積層ゲート
（５、７）およびフィールド絶縁膜３をマスクとしてイ
オン注入法により例えばヒ素（Ａｓ）を導入して、ドレ
イン領域８ａ、ソース領域８ｂを形成する。続いて、図
１３（ｃ）に示すように、メモリセル領域以外のＣＭＯ
ＳトランジスタをＬＤＤ構造に形成するためのサイドウ
ォールスペーサ９をメモリセルの積層ゲートの側壁にも
同時に形成した後、全面に６０００〜８０００Å程度の
ＢＰＳＧ等からなる第１の層間絶縁膜１０堆積する。次
に、ドレイン領域８ａ上に開口を有するフォトレジスト
膜１８ｅを形成し、これをマスクとして第１の層間絶縁
膜１０を選択的にエッチングしてコンタクトホール１１
を開口する。この後、図１３（ｄ）に示すように、例え
ばアルミニウム合金をスパッタ法により４０００〜６０
００Å程度の厚さに堆積し、フォトリソグラフィ法およ
びドライエッチング法によりパターニングして、ワード
線と直交するビット線１２を形成する。最後に、全面を
５０００Å程度のＰＳＧ等からなるパッシベーション膜
１６で覆いメモリセルアレイが完成する。
ート絶縁膜６を形成し、全面に第２のポリシリコン層７
ａを堆積する。そして、フォトリソグラフィ法を用い
て、形成すべきワード線のパターン形状のフォトレジス
ト膜１８ａを形成する。次に、図１３（ｂ）に示すよう
に、フォトレジスト膜１８ａをマスクとして第２および
第１のポリシリコン層７ａ、５ａをパターニングして、
コントロールゲート７とフローティングゲート５を形成
し、フォトレジスト膜１８ａの剥離後、積層ゲート
（５、７）およびフィールド絶縁膜３をマスクとしてイ
オン注入法により例えばヒ素（Ａｓ）を導入して、ドレ
イン領域８ａ、ソース領域８ｂを形成する。続いて、図
１３（ｃ）に示すように、メモリセル領域以外のＣＭＯ
ＳトランジスタをＬＤＤ構造に形成するためのサイドウ
ォールスペーサ９をメモリセルの積層ゲートの側壁にも
同時に形成した後、全面に６０００〜８０００Å程度の
ＢＰＳＧ等からなる第１の層間絶縁膜１０堆積する。次
に、ドレイン領域８ａ上に開口を有するフォトレジスト
膜１８ｅを形成し、これをマスクとして第１の層間絶縁
膜１０を選択的にエッチングしてコンタクトホール１１
を開口する。この後、図１３（ｄ）に示すように、例え
ばアルミニウム合金をスパッタ法により４０００〜６０
００Å程度の厚さに堆積し、フォトリソグラフィ法およ
びドライエッチング法によりパターニングして、ワード
線と直交するビット線１２を形成する。最後に、全面を
５０００Å程度のＰＳＧ等からなるパッシベーション膜
１６で覆いメモリセルアレイが完成する。
【０００５】上記製造工程中において、フィールド絶縁
膜３間のソース領域となる領域（図１２の斜線部分）
は、第１のポリシリコン層のパターニング時と第２のポ
リシリコン層のパターニング時の２回のエッチング工程
に曝されるが、第１のポリシリコン層のパターニング時
には第１のポリシリコン層がエッチングされた後は薄い
第１のゲート絶縁膜によって覆われているに過ぎないた
めゲート絶縁膜が除去された後基板がエッチングされて
しまう。そして続く第２のポリシリコン層のパターニン
グ時には第２のポリシリコン層がエッチングされた後は
この領域は薄い第２のゲート絶縁膜によって覆われてい
るに過ぎないため、基板はさらに深くエッチングされ、
その結果、図１１のＦ−Ｆ′線での断面図である図１４
に示されるように、ここに“基板掘れ１９”が生じてし
まう。そのため、この領域で接合リークが発生し、書き
込み・消去特性を劣化するという問題が生じる。また、
拡散層の深さがこの溝よりも浅い場合には、イオン注入
法による不純物の導入が溝部の側壁部には行われないた
め、この溝を挟んでソース領域に断線が生じ製造歩留ま
りの低下を招く。
膜３間のソース領域となる領域（図１２の斜線部分）
は、第１のポリシリコン層のパターニング時と第２のポ
リシリコン層のパターニング時の２回のエッチング工程
に曝されるが、第１のポリシリコン層のパターニング時
には第１のポリシリコン層がエッチングされた後は薄い
第１のゲート絶縁膜によって覆われているに過ぎないた
めゲート絶縁膜が除去された後基板がエッチングされて
しまう。そして続く第２のポリシリコン層のパターニン
グ時には第２のポリシリコン層がエッチングされた後は
この領域は薄い第２のゲート絶縁膜によって覆われてい
るに過ぎないため、基板はさらに深くエッチングされ、
その結果、図１１のＦ−Ｆ′線での断面図である図１４
に示されるように、ここに“基板掘れ１９”が生じてし
まう。そのため、この領域で接合リークが発生し、書き
込み・消去特性を劣化するという問題が生じる。また、
拡散層の深さがこの溝よりも浅い場合には、イオン注入
法による不純物の導入が溝部の側壁部には行われないた
め、この溝を挟んでソース領域に断線が生じ製造歩留ま
りの低下を招く。
【０００６】上記のような問題は、例えば特開平３−５
２２６７号公報、特開平３−１２６２６６号公報により
提案された素子構造を採ることにより解決することがで
きる。以下にその手段について説明する。図１５は、そ
のメモリセルアレイの構成を示す平面図であり、図１
６、図１７は、それぞれ図１５のＧ−Ｇ′線とＨ−Ｈ′
線での断面図である。また、図１８は、図１５のＧ−
Ｇ′線での工程順の断面図である。この従来例の特徴
は、フィールド絶縁膜３がワード線（７）と直交して連
続的に形成され、そして複数のソース領域８ｂをワード
線方向に接続する共通ソース線１７ａがフィールド絶縁
膜３と直交して形成されていることである。以下に図１
８を参照してこの従来例の製造方法について説明する。
図１８（ａ）に示すように、まず、ｐ型半導体基板１上
にｐ型不純物を導入し熱拡散してｐウェル２を形成す
る。ｐウェル主表面上に選択酸化法を用いて将来形成さ
れるワード線と直交する方向に短冊状のフィールド絶縁
膜３を複数本形成する〔図１５参照。図１８（ａ）には
図示されていない〕。第１のゲート絶縁膜４を形成した
後、全面に第１のポリシリコン層５ａを堆積し、例えば
リンをイオン注入して低抵抗化した後、フローティング
ゲートのチャネル幅方向の寸法を確定するためのパター
ニングを行う（図２、図１２参照）。この時、第１のポ
リシリコン層５ａがエッチングされる領域の下には厚い
フィールド絶縁膜３が存在しているため、“基板掘れ”
が形成されることはない。
２２６７号公報、特開平３−１２６２６６号公報により
提案された素子構造を採ることにより解決することがで
きる。以下にその手段について説明する。図１５は、そ
のメモリセルアレイの構成を示す平面図であり、図１
６、図１７は、それぞれ図１５のＧ−Ｇ′線とＨ−Ｈ′
線での断面図である。また、図１８は、図１５のＧ−
Ｇ′線での工程順の断面図である。この従来例の特徴
は、フィールド絶縁膜３がワード線（７）と直交して連
続的に形成され、そして複数のソース領域８ｂをワード
線方向に接続する共通ソース線１７ａがフィールド絶縁
膜３と直交して形成されていることである。以下に図１
８を参照してこの従来例の製造方法について説明する。
図１８（ａ）に示すように、まず、ｐ型半導体基板１上
にｐ型不純物を導入し熱拡散してｐウェル２を形成す
る。ｐウェル主表面上に選択酸化法を用いて将来形成さ
れるワード線と直交する方向に短冊状のフィールド絶縁
膜３を複数本形成する〔図１５参照。図１８（ａ）には
図示されていない〕。第１のゲート絶縁膜４を形成した
後、全面に第１のポリシリコン層５ａを堆積し、例えば
リンをイオン注入して低抵抗化した後、フローティング
ゲートのチャネル幅方向の寸法を確定するためのパター
ニングを行う（図２、図１２参照）。この時、第１のポ
リシリコン層５ａがエッチングされる領域の下には厚い
フィールド絶縁膜３が存在しているため、“基板掘れ”
が形成されることはない。
【０００７】続いて、第１のポリシリコン層５ａを覆う
ように第２のゲート絶縁膜６を形成し、全面に第２のポ
リシリコン層７ａを堆積し、リン拡散を行って低抵抗化
した後、第２のポリシリコン層７ａ上に形成すべきワー
ド線形状のパターンを有するフォトレジスト膜１８ａを
形成する。次に、図１８（ｂ）に示すように、フォトレ
ジスト膜１８ａをマスクに第２、第１のポリシリコン層
７ａ、５ａを順次エッチングして、ワード線となるコン
トロールゲート７とフローティングゲート５を形成す
る。次いで、フォトレジスト膜１８ａを剥離し、積層ゲ
ートおよびフィールド絶縁膜をマスクとしてｎ型不純物
をイオン注入してドレイン領域８ａおよびソース領域８
ｂを形成する。続いて、図１８（ｃ）に示すように、ゲ
ート５、７の側面にサイドウォールスペーサ９を形成し
た後、全面にＣＶＤ法等により酸化シリコン膜からなる
第１の層間絶縁膜１０を堆積する。その後、第１の層間
絶縁膜１０を選択的にエッチングして、ソース領域８
ｂ、ドレイン領域８ａの表面に到達するコンタクトホー
ルＣｌ、Ｃ２を開口する。
ように第２のゲート絶縁膜６を形成し、全面に第２のポ
リシリコン層７ａを堆積し、リン拡散を行って低抵抗化
した後、第２のポリシリコン層７ａ上に形成すべきワー
ド線形状のパターンを有するフォトレジスト膜１８ａを
形成する。次に、図１８（ｂ）に示すように、フォトレ
ジスト膜１８ａをマスクに第２、第１のポリシリコン層
７ａ、５ａを順次エッチングして、ワード線となるコン
トロールゲート７とフローティングゲート５を形成す
る。次いで、フォトレジスト膜１８ａを剥離し、積層ゲ
ートおよびフィールド絶縁膜をマスクとしてｎ型不純物
をイオン注入してドレイン領域８ａおよびソース領域８
ｂを形成する。続いて、図１８（ｃ）に示すように、ゲ
ート５、７の側面にサイドウォールスペーサ９を形成し
た後、全面にＣＶＤ法等により酸化シリコン膜からなる
第１の層間絶縁膜１０を堆積する。その後、第１の層間
絶縁膜１０を選択的にエッチングして、ソース領域８
ｂ、ドレイン領域８ａの表面に到達するコンタクトホー
ルＣｌ、Ｃ２を開口する。
【０００８】次に、図１８（ｄ）に示すように、全面に
ポリシリコンからなる導電層を形成しこれをパターニン
グして、ソース領域８ｂをワード線方向に接続する共通
ソース線１７ａと、コンタクトホールＣ２を介してドレ
イン領域８ａに接触し、かつコンタクトホールＣ２周囲
の第１の層間絶縁膜上を覆うビット線座１７ｂを形成す
る。なお、これら共通ソース線１７ａ、ビット線座１７
ｂを形成する導電層としては、ポリシリコンの外に高融
点金属、それを用いたシリサイド若しくはポリサイドを
用いて形成してもよい。次に、例えばＢＰＳＧからなる
第２の層間絶縁膜１３を堆積し、フォトリソグラフィ法
を用いてビット線座１７ｂ上に開口を有するフォトレジ
スト膜１８ｃを形成し、これをマスクとして第２の層間
絶縁膜をエッチングしてビット線座上にスルーホール１
４を開口する。
ポリシリコンからなる導電層を形成しこれをパターニン
グして、ソース領域８ｂをワード線方向に接続する共通
ソース線１７ａと、コンタクトホールＣ２を介してドレ
イン領域８ａに接触し、かつコンタクトホールＣ２周囲
の第１の層間絶縁膜上を覆うビット線座１７ｂを形成す
る。なお、これら共通ソース線１７ａ、ビット線座１７
ｂを形成する導電層としては、ポリシリコンの外に高融
点金属、それを用いたシリサイド若しくはポリサイドを
用いて形成してもよい。次に、例えばＢＰＳＧからなる
第２の層間絶縁膜１３を堆積し、フォトリソグラフィ法
を用いてビット線座１７ｂ上に開口を有するフォトレジ
スト膜１８ｃを形成し、これをマスクとして第２の層間
絶縁膜をエッチングしてビット線座上にスルーホール１
４を開口する。
【０００９】フォトレジスト膜１８ｃを剥離した後、ス
パッタ法によりアルミ合金を堆積しパターニングしてワ
ード線と直交する方向に延在するビット線１２を形成す
る。最後に、例えばＰＳＧからなるパッシべ−ション膜
１６を堆積すれば、図１４〜図１７に示される不揮発性
半導体記憶装置が得られる。上記製造方法によれば、前
述したように第１のポリシリコン層５ａのエッチングの
際は、エッチングされる領域の下には厚いフィールド絶
縁膜が存在しており、また、第２、第１のポリシリコン
層７ａ、５ａをパターニングしてコントロールゲート、
フローティングゲートを形成する際に、エッチングされ
るポリシリコン層が１層のみとなる領域はフィールド絶
縁膜上のみであるため、ポリシリコン層のエッチングに
よって“基板掘れ”が形成されることはなくなる。その
ため、接合リークが発生し、書き込み・消去特性を劣化
させることはなくなり、また、ソース領域の断線により
製造歩留まりが低下することもなくなる。
パッタ法によりアルミ合金を堆積しパターニングしてワ
ード線と直交する方向に延在するビット線１２を形成す
る。最後に、例えばＰＳＧからなるパッシべ−ション膜
１６を堆積すれば、図１４〜図１７に示される不揮発性
半導体記憶装置が得られる。上記製造方法によれば、前
述したように第１のポリシリコン層５ａのエッチングの
際は、エッチングされる領域の下には厚いフィールド絶
縁膜が存在しており、また、第２、第１のポリシリコン
層７ａ、５ａをパターニングしてコントロールゲート、
フローティングゲートを形成する際に、エッチングされ
るポリシリコン層が１層のみとなる領域はフィールド絶
縁膜上のみであるため、ポリシリコン層のエッチングに
よって“基板掘れ”が形成されることはなくなる。その
ため、接合リークが発生し、書き込み・消去特性を劣化
させることはなくなり、また、ソース領域の断線により
製造歩留まりが低下することもなくなる。
【００１０】
【発明が解決しようとする課題】現在、高速ＣＭＯＳロ
ジック回路を搭載した製品群では、配線層は２層以上と
することが一般的である。而して、高速ＣＭＯＳロジッ
ク製品に不揮発性メモリを混載させる場合、高速ＣＭＯ
Ｓロジックプロセスに対しての付加工程数が少ないこ
と、混載させるメモリサイズが小さいことが、製造コス
トの低減、高密度集積化のために、強く要求されてい
る。図１５〜図１８を参照して説明した従来例では、コ
ンタクトホールを開口した後にポリシリコン等の導電層
により共通ソース線を形成しているため、２層以上の配
線層を有する高速ＣＭＯＳロジック製品に対して付加工
程数が増加し製造コストが増加するといった問題があ
る。また、共通ソース線をポリシリコン等の導電層で形
成しているため高抵抗になり、不揮発性メモリ自身の書
き込み特性、消去特性の劣化、メモリセルの読み出しス
ピードの低下が問題になる。導電層の面積を大きくする
こと、アルミ配線の裏打ちをすることで低抵抗化を行う
ことは可能であるが、この場合、メモリセルサイズの縮
小が困難になりチップ当たりの製造コストを低減できな
いという問題が生じる。
ジック回路を搭載した製品群では、配線層は２層以上と
することが一般的である。而して、高速ＣＭＯＳロジッ
ク製品に不揮発性メモリを混載させる場合、高速ＣＭＯ
Ｓロジックプロセスに対しての付加工程数が少ないこ
と、混載させるメモリサイズが小さいことが、製造コス
トの低減、高密度集積化のために、強く要求されてい
る。図１５〜図１８を参照して説明した従来例では、コ
ンタクトホールを開口した後にポリシリコン等の導電層
により共通ソース線を形成しているため、２層以上の配
線層を有する高速ＣＭＯＳロジック製品に対して付加工
程数が増加し製造コストが増加するといった問題があ
る。また、共通ソース線をポリシリコン等の導電層で形
成しているため高抵抗になり、不揮発性メモリ自身の書
き込み特性、消去特性の劣化、メモリセルの読み出しス
ピードの低下が問題になる。導電層の面積を大きくする
こと、アルミ配線の裏打ちをすることで低抵抗化を行う
ことは可能であるが、この場合、メモリセルサイズの縮
小が困難になりチップ当たりの製造コストを低減できな
いという問題が生じる。
【００１１】したがって、本発明の解決すべき課題は、
第１に、高速ＣＭＯＳロジック製品に、付加工程数を増
大させることなく混載させることのできる不揮発性メモ
リを提供できるようにすることであり、第２に、セルサ
イズを増大させることなく、不揮発性メモリの高速書き
込み、高速読み出しを可能ならしめることである。
第１に、高速ＣＭＯＳロジック製品に、付加工程数を増
大させることなく混載させることのできる不揮発性メモ
リを提供できるようにすることであり、第２に、セルサ
イズを増大させることなく、不揮発性メモリの高速書き
込み、高速読み出しを可能ならしめることである。
【００１２】
【課題を解決するための手段】上述した課題は、フロー
ティングゲートとワード線を兼ねるコントロールゲート
とを有し、ワード線と直交する方向に連続して延びるフ
ィールド絶縁膜によって各メモリセルがワード線方向に
分離されている不揮発性メモリにおいて、各メモリセル
のソース領域をワード線と平行な方向に接続する共通ソ
ース線と、各ドレイン領域をワード線と直交する方向に
接続するビット線とを、第１および第２のＡｌ配線によ
って形成するようにすることにより、解決することがで
きる。
ティングゲートとワード線を兼ねるコントロールゲート
とを有し、ワード線と直交する方向に連続して延びるフ
ィールド絶縁膜によって各メモリセルがワード線方向に
分離されている不揮発性メモリにおいて、各メモリセル
のソース領域をワード線と平行な方向に接続する共通ソ
ース線と、各ドレイン領域をワード線と直交する方向に
接続するビット線とを、第１および第２のＡｌ配線によ
って形成するようにすることにより、解決することがで
きる。
【００１３】
【発明の実施の形態】本発明による半導体装置は、ワー
ド線と直交する方向に短冊状の複数のフィールド絶縁膜
（３）が形成され、フローティングゲート（５）および
その上に形成されたワード線を兼ねるコントロールゲー
ト（７）と、該コントロールゲートの両サイドに形成さ
れたソース・ドレイン領域（８ａ、８ｂ）とを有するメ
モリセルがマトリックス状に配置されている、電気的に
書き込み・消去が可能な不揮発性半導体記憶装置を有す
るものであって、第１層Ａｌ配線によりワード線と平行
な方向に前記ソース領域（８ｂ）を接続する共通ソース
線（１２ａ）が形成され、第２層Ａｌ配線によりワード
線と直交する方向に前記ドレイン領域（８ａ）を接続す
るビット線（１５ａ）が形成されていることを特徴とす
るものであるか、若しくは、第１層Ａｌ配線によりワー
ド線と直交する方向に前記ドレイン領域（８ａ）を接続
するビット線（１２ｃ）が形成され、第２層Ａｌ配線に
よりワード線と平行な方向に前記ソース領域（８ｂ）を
接続する共通ソース線（１５ｂ）が形成されていること
を特徴とするものである。
ド線と直交する方向に短冊状の複数のフィールド絶縁膜
（３）が形成され、フローティングゲート（５）および
その上に形成されたワード線を兼ねるコントロールゲー
ト（７）と、該コントロールゲートの両サイドに形成さ
れたソース・ドレイン領域（８ａ、８ｂ）とを有するメ
モリセルがマトリックス状に配置されている、電気的に
書き込み・消去が可能な不揮発性半導体記憶装置を有す
るものであって、第１層Ａｌ配線によりワード線と平行
な方向に前記ソース領域（８ｂ）を接続する共通ソース
線（１２ａ）が形成され、第２層Ａｌ配線によりワード
線と直交する方向に前記ドレイン領域（８ａ）を接続す
るビット線（１５ａ）が形成されていることを特徴とす
るものであるか、若しくは、第１層Ａｌ配線によりワー
ド線と直交する方向に前記ドレイン領域（８ａ）を接続
するビット線（１２ｃ）が形成され、第２層Ａｌ配線に
よりワード線と平行な方向に前記ソース領域（８ｂ）を
接続する共通ソース線（１５ｂ）が形成されていること
を特徴とするものである。
【００１４】そして、好ましくは、第２層Ａｌ配線（１
５ａ、１５ｂ）により接続される前記ドレイン領域（８
ａ）上または前記ソース領域（８ｂ）上には、第１層Ａ
ｌ配線により形成されるビット線座（１２ｂ）またはソ
ース領域座（１２ｄ）が形成されており、前記第２層Ａ
ｌ配線層により形成されるビット線（１５ａ）または共
通ソース線（１５ｂ）は、前記ビット線座同士またはソ
ース領域座同士を接続するように形成される。
５ａ、１５ｂ）により接続される前記ドレイン領域（８
ａ）上または前記ソース領域（８ｂ）上には、第１層Ａ
ｌ配線により形成されるビット線座（１２ｂ）またはソ
ース領域座（１２ｄ）が形成されており、前記第２層Ａ
ｌ配線層により形成されるビット線（１５ａ）または共
通ソース線（１５ｂ）は、前記ビット線座同士またはソ
ース領域座同士を接続するように形成される。
【００１５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１は、本発明の第１の実施例のメモ
リセルアレイの構成を示す平面図であり、図４（ｅ）
は、図１のＡ−Ａ′線での断面図である。また、図２は
図１と同じ領域での製造途中段階での平面図であり、図
３、図４は図１のＡ−Ａ′線断面での工程順断面図であ
る。図１に示されるように、ワード線と直交する方向に
複数のフィールド絶縁膜３が短冊状に形成されており、
これと交差してワード線を兼ねるコントロールゲート７
が形成されている。コントロールゲート７下のチャネル
領域上にはフローティングゲート５が形成されており、
この積層ゲートの両サイドの半導体基板上にはドレイン
領域８ａとソース領域８ｂとが形成されている。ソース
領域８ｂはコンタクトホール１１を介して第１層Ａｌ配
線からなり、ワード線と平行な方向に走る共通ソース線
１２ａによりワード線方向に共通に接続されている。ド
レイン領域８ａは、コンタクトホール１１を介して第１
層Ａｌ配線からなるビット線座により引き出され、第２
層Ａｌ配線からなるビット線１５ａによりワード線と直
交する方向に共通に接続されている。
て説明する。 ［第１の実施例］図１は、本発明の第１の実施例のメモ
リセルアレイの構成を示す平面図であり、図４（ｅ）
は、図１のＡ−Ａ′線での断面図である。また、図２は
図１と同じ領域での製造途中段階での平面図であり、図
３、図４は図１のＡ−Ａ′線断面での工程順断面図であ
る。図１に示されるように、ワード線と直交する方向に
複数のフィールド絶縁膜３が短冊状に形成されており、
これと交差してワード線を兼ねるコントロールゲート７
が形成されている。コントロールゲート７下のチャネル
領域上にはフローティングゲート５が形成されており、
この積層ゲートの両サイドの半導体基板上にはドレイン
領域８ａとソース領域８ｂとが形成されている。ソース
領域８ｂはコンタクトホール１１を介して第１層Ａｌ配
線からなり、ワード線と平行な方向に走る共通ソース線
１２ａによりワード線方向に共通に接続されている。ド
レイン領域８ａは、コンタクトホール１１を介して第１
層Ａｌ配線からなるビット線座により引き出され、第２
層Ａｌ配線からなるビット線１５ａによりワード線と直
交する方向に共通に接続されている。
【００１６】次に、第１の実施例の製造方法について説
明する。図３（ａ）に示すように、まず、ｐ型半導体基
板１上にｐ型不純物、例えばホウ素（Ｂ）を、エネルギ
ー：１００ｋｅＶ程度、ドーズ：１０13ａｔｏｍｓ／ｃ
ｍ2 程度の条件でイオン注入し、続いて１０００℃程度
の熱処理を行い、メモリセルアレイが構成される領域に
ｐウェル２を形成する。次に、選択酸化法を用いて後に
形成されるワード線と直交する方向に４０００〜８００
０Å程度の膜厚のシリコン酸化膜からなるフィールド絶
縁膜３を短冊状に複数本形成する〔図２参照、（図３
（ａ）には示されていない〕。
明する。図３（ａ）に示すように、まず、ｐ型半導体基
板１上にｐ型不純物、例えばホウ素（Ｂ）を、エネルギ
ー：１００ｋｅＶ程度、ドーズ：１０13ａｔｏｍｓ／ｃ
ｍ2 程度の条件でイオン注入し、続いて１０００℃程度
の熱処理を行い、メモリセルアレイが構成される領域に
ｐウェル２を形成する。次に、選択酸化法を用いて後に
形成されるワード線と直交する方向に４０００〜８００
０Å程度の膜厚のシリコン酸化膜からなるフィールド絶
縁膜３を短冊状に複数本形成する〔図２参照、（図３
（ａ）には示されていない〕。
【００１７】続いて、活性領域の基板表面を７００〜８
５０℃の温度で熱酸化して、メモリセルのゲート酸化膜
となる第１のゲート絶縁膜４を１００Å程度の膜厚に形
成する。次に、フローティングゲートを形成するための
第１のポリシリコン層５ａを減圧ＣＶＤ法等により１５
００〜２５００Å程度の厚さに堆積し、ｎ型不純物、例
えばリンを熱拡散又はイオン注入によりドープする。そ
して、フローティングゲートのチャネル幅方向の寸法を
確定するために、リソグラフィ技術を用いて第１のポリ
シリコン層５ａをワード線と直交する方向に短冊状の形
状にパターニングする（図２参照）。このとき、第１の
ポリシリコン層が除去される領域の下には厚いフィール
ド絶縁膜３が存在しているため、ゲート電極を形成する
際のエッチング工程において、“基板掘れ”が発生する
ことはない。続いて、２００〜３００Å程度の第２のゲ
ート絶縁膜６を熱酸化法又はＣＶＤ法を用いて形成す
る。この第２のゲート絶縁膜は酸化膜／窒化膜／酸化膜
の３層構造のＯＮＯ膜と呼ばれる構造に形成してもよ
い。続いて、メモリセルアレイ領域以外に堆積した第２
のゲート絶縁膜をフッ酸等を用いたウェットエッチング
又はドライエッチングにより除去した後、コントロール
ゲート、周辺トランジスタのゲート電極を形成するため
の第２のポリシリコン層７ａを減圧ＣＶＤ法を用いて全
面に堆積し、ｎ型不純物、例えばリンを熱拡散又はイオ
ン注入によりポリシリコン内にドープして低抵抗化す
る。なお、第２のポリシリコン層上にＷ、Ｔｉ、Ｍｏな
どの高融点金属のシリサイド膜を積層してポリサイド構
造膜にしてもよい。次に、フォトリソグラフィ法を用い
て、第２のポリシリコン層７ａ上に、形成すべきコント
ロールゲートのパターン形状のフォトレジスト膜１８ａ
を形成する。
５０℃の温度で熱酸化して、メモリセルのゲート酸化膜
となる第１のゲート絶縁膜４を１００Å程度の膜厚に形
成する。次に、フローティングゲートを形成するための
第１のポリシリコン層５ａを減圧ＣＶＤ法等により１５
００〜２５００Å程度の厚さに堆積し、ｎ型不純物、例
えばリンを熱拡散又はイオン注入によりドープする。そ
して、フローティングゲートのチャネル幅方向の寸法を
確定するために、リソグラフィ技術を用いて第１のポリ
シリコン層５ａをワード線と直交する方向に短冊状の形
状にパターニングする（図２参照）。このとき、第１の
ポリシリコン層が除去される領域の下には厚いフィール
ド絶縁膜３が存在しているため、ゲート電極を形成する
際のエッチング工程において、“基板掘れ”が発生する
ことはない。続いて、２００〜３００Å程度の第２のゲ
ート絶縁膜６を熱酸化法又はＣＶＤ法を用いて形成す
る。この第２のゲート絶縁膜は酸化膜／窒化膜／酸化膜
の３層構造のＯＮＯ膜と呼ばれる構造に形成してもよ
い。続いて、メモリセルアレイ領域以外に堆積した第２
のゲート絶縁膜をフッ酸等を用いたウェットエッチング
又はドライエッチングにより除去した後、コントロール
ゲート、周辺トランジスタのゲート電極を形成するため
の第２のポリシリコン層７ａを減圧ＣＶＤ法を用いて全
面に堆積し、ｎ型不純物、例えばリンを熱拡散又はイオ
ン注入によりポリシリコン内にドープして低抵抗化す
る。なお、第２のポリシリコン層上にＷ、Ｔｉ、Ｍｏな
どの高融点金属のシリサイド膜を積層してポリサイド構
造膜にしてもよい。次に、フォトリソグラフィ法を用い
て、第２のポリシリコン層７ａ上に、形成すべきコント
ロールゲートのパターン形状のフォトレジスト膜１８ａ
を形成する。
【００１８】次に、図３（ｂ）に示すように、フォトレ
ジスト膜１８ａをマスクに、反応性イオンエッチング
（ＲＩＥ）法を用いて第２のポリシリコン層７ａ、第２
のゲート絶縁膜６、第１のポリシリコン層５ａを順次エ
ッチングし、コントロールゲート７とフローティングゲ
ート５を自己整合的に形成する。レジスト膜の剥離後、
積層ゲート（５、７）とフィールド絶縁膜３をマスクと
して、ｎ型不純物、例えばヒ素（Ａｓ）を、エネルギ
ー：５０〜７０ｋｅＶ、ドーズ：１０15ａｔｏｍｓ／ｃ
ｍ2 程度の条件で、イオン注入して、ドレイン領域８
ａ、ソース領域８ｂを形成する。
ジスト膜１８ａをマスクに、反応性イオンエッチング
（ＲＩＥ）法を用いて第２のポリシリコン層７ａ、第２
のゲート絶縁膜６、第１のポリシリコン層５ａを順次エ
ッチングし、コントロールゲート７とフローティングゲ
ート５を自己整合的に形成する。レジスト膜の剥離後、
積層ゲート（５、７）とフィールド絶縁膜３をマスクと
して、ｎ型不純物、例えばヒ素（Ａｓ）を、エネルギ
ー：５０〜７０ｋｅＶ、ドーズ：１０15ａｔｏｍｓ／ｃ
ｍ2 程度の条件で、イオン注入して、ドレイン領域８
ａ、ソース領域８ｂを形成する。
【００１９】次に、図３（ｃ）に示すように、メモリセ
ルアレイ領域以外の、ＣＭＯＳトランジスタをＬＤＤ構
造に形成するためのサイドウォールスペーサ９をフロー
ティングゲート５、コントロールゲート７の側面にも形
成した後、ＣＶＤ法により全面に膜厚６０００〜８００
０Å程度のＢＰＳＧなどからなる第１の層間絶縁膜１０
を堆積する。次いで、フォトリソグラフィ法により、各
ソース領域８ｂ、ドレイン領域８ａ上に開口を有するフ
ォトレジスト膜１８ｂを形成し、これをマスクとしてＲ
ＩＥ法により第１の層間絶縁膜１０を選択的にエッチン
グして、メモリセルの全てのソース・ドレイン領域上に
コンタクトホール１１を開口する。この後、図４（ｄ）
に示すように、第１層Ａｌ配線を形成するためのアルミ
ニウム合金をスパッタ法により４０００〜６０００Å程
度の厚さに堆積し、これをパターニングして、ワード線
方向に並んだソース領域を共通に接続する、ワード線と
平行に延在する共通ソース線１２ａと、ドレイン領域８
ａをビット線と接続するための座となるビット線座１２
ｂを形成する。次に、ＣＶＤ法により全面に膜厚４００
０〜５０００Å程度の例えばＢＰＳＧからなる第２の層
間絶縁膜１３を堆積し、フォトリソグラフィ法を用い
て、各ドレイン領域８ａ上に開口を有するフォトレジス
ト膜１８ｃを形成し、これをマスクとしてＲＩＥ法によ
り第２の層間絶縁膜１３を選択的にエッチングして、ビ
ット線座１２ｂ上にスルーホール１４を開口する。
ルアレイ領域以外の、ＣＭＯＳトランジスタをＬＤＤ構
造に形成するためのサイドウォールスペーサ９をフロー
ティングゲート５、コントロールゲート７の側面にも形
成した後、ＣＶＤ法により全面に膜厚６０００〜８００
０Å程度のＢＰＳＧなどからなる第１の層間絶縁膜１０
を堆積する。次いで、フォトリソグラフィ法により、各
ソース領域８ｂ、ドレイン領域８ａ上に開口を有するフ
ォトレジスト膜１８ｂを形成し、これをマスクとしてＲ
ＩＥ法により第１の層間絶縁膜１０を選択的にエッチン
グして、メモリセルの全てのソース・ドレイン領域上に
コンタクトホール１１を開口する。この後、図４（ｄ）
に示すように、第１層Ａｌ配線を形成するためのアルミ
ニウム合金をスパッタ法により４０００〜６０００Å程
度の厚さに堆積し、これをパターニングして、ワード線
方向に並んだソース領域を共通に接続する、ワード線と
平行に延在する共通ソース線１２ａと、ドレイン領域８
ａをビット線と接続するための座となるビット線座１２
ｂを形成する。次に、ＣＶＤ法により全面に膜厚４００
０〜５０００Å程度の例えばＢＰＳＧからなる第２の層
間絶縁膜１３を堆積し、フォトリソグラフィ法を用い
て、各ドレイン領域８ａ上に開口を有するフォトレジス
ト膜１８ｃを形成し、これをマスクとしてＲＩＥ法によ
り第２の層間絶縁膜１３を選択的にエッチングして、ビ
ット線座１２ｂ上にスルーホール１４を開口する。
【００２０】次に、図４（ｅ）に示すように、第２層Ａ
ｌ配線を形成するための、膜厚４０００〜６０００Å程
度アルミニウム合金膜を堆積し、これをパターニングし
て、フィールド絶縁膜と並行に並んでいるドレイン領域
を共通に接続するビット線１５ａを、フィールド絶縁膜
と平行なパターンに形成する。メモリセルが混載される
ＣＭＯＳロジック製品では、メモリセルアレイ領域での
第１、第２層配線においてＣＭＯＳロジック部の配線も
同時に行う。ＣＭＯＳロジック部においてコンタクトホ
ール及びスルーホールにＷ（タングステン）等の金属材
料を埋め込むプロセスを採用する場合には、メモリセル
アレイ部においてもこの配線方法用いて配線を行うこと
ができる。最後に、全面をＰＳＧ等からなるパッシベー
ション膜１６にて覆い、本実施例の製造工程が完了す
る。
ｌ配線を形成するための、膜厚４０００〜６０００Å程
度アルミニウム合金膜を堆積し、これをパターニングし
て、フィールド絶縁膜と並行に並んでいるドレイン領域
を共通に接続するビット線１５ａを、フィールド絶縁膜
と平行なパターンに形成する。メモリセルが混載される
ＣＭＯＳロジック製品では、メモリセルアレイ領域での
第１、第２層配線においてＣＭＯＳロジック部の配線も
同時に行う。ＣＭＯＳロジック部においてコンタクトホ
ール及びスルーホールにＷ（タングステン）等の金属材
料を埋め込むプロセスを採用する場合には、メモリセル
アレイ部においてもこの配線方法用いて配線を行うこと
ができる。最後に、全面をＰＳＧ等からなるパッシベー
ション膜１６にて覆い、本実施例の製造工程が完了す
る。
【００２１】［第２の実施例］図５は、本発明の第２の
実施例のメモリセルアレイの構成を示す平面図、図６、
図７及び図８は、図５のＢ−Ｂ′線、Ｃ−Ｃ′線、及
び、Ｄ−Ｄ′線での断面図である。本実施例の、図１〜
図４に示した第１の実施例と相違する点は、第１層Ａｌ
配線により、ビット線１２ｃが形成され、第２層Ａｌ配
線により共通ソース線１５ｂが形成されている点であ
る。すなわち、本実施例においては、フィールド絶縁膜
と平行に配置されたドレイン領域８ａは、第１層Ａｌ配
線からなる、概ねフィールド絶縁膜３と平行に走るビッ
ト線１２ｃにより共通に接続され、各ソース領域８ｂ上
には第１層Ａｌ配線からなる共通ソース線座１２ｄが形
成される。そして、ワード線と平行に配置されたソース
領域８ｂは、共通ソース線座１２ｄを介して、第２層Ａ
ｌ配線からなり、ワード線と平行に走る共通ソース線１
５ｂに共通に接続される。
実施例のメモリセルアレイの構成を示す平面図、図６、
図７及び図８は、図５のＢ−Ｂ′線、Ｃ−Ｃ′線、及
び、Ｄ−Ｄ′線での断面図である。本実施例の、図１〜
図４に示した第１の実施例と相違する点は、第１層Ａｌ
配線により、ビット線１２ｃが形成され、第２層Ａｌ配
線により共通ソース線１５ｂが形成されている点であ
る。すなわち、本実施例においては、フィールド絶縁膜
と平行に配置されたドレイン領域８ａは、第１層Ａｌ配
線からなる、概ねフィールド絶縁膜３と平行に走るビッ
ト線１２ｃにより共通に接続され、各ソース領域８ｂ上
には第１層Ａｌ配線からなる共通ソース線座１２ｄが形
成される。そして、ワード線と平行に配置されたソース
領域８ｂは、共通ソース線座１２ｄを介して、第２層Ａ
ｌ配線からなり、ワード線と平行に走る共通ソース線１
５ｂに共通に接続される。
【００２２】次に、図５のＢ−Ｂ′線断面での工程順の
断面図である図９を参照して第２の実施例の製造方法に
ついて説明する。本実施例の製造工程において、図３
（ｃ）に示した工程までは第１の実施例の場合と同様の
工程を経る。図３（ｃ）の状態に加工した後、すなわち
図９（ａ）に示すように、メモリセルアレイ領域の全て
のドレイン領域８ａ、ソース領域８ｂ上にコンタクトホ
ール１１を開口した後、フォトレジスト膜１８ｂを除去
する。その後、図９（ｂ）に示すように、第１層Ａｌ配
線を形成するためのアルミニウム合金をスパッタ法によ
り４０００〜６０００Å程度の厚さに堆積し、これをパ
ターニングして、フィールド絶縁膜３に平行に並んだド
レイン領域８ａを接続する、概ねフィールド絶縁膜３と
平行に延在するビット線１２ｃと、ソース領域８ｂを共
通ソース線と接続するための座となる共通ソース線座１
２ｄを各ソース領域８ｂ上に形成する。次に、ＣＶＤ法
により全面に膜厚４０００〜５０００Å程度の例えばＢ
ＰＳＧからなる第２の層間絶縁膜１３を堆積し、フォト
リソグラフィ法を用いて、各ソース領域８ｂ上に開口を
有するフォトレジスト膜１８ｄを形成し、これをマスク
としてＲＩＥ法により第２の層間絶縁膜１３を選択的に
エッチングして、共通ソース線座１２ｄ上にスルーホー
ル１４を開口する。
断面図である図９を参照して第２の実施例の製造方法に
ついて説明する。本実施例の製造工程において、図３
（ｃ）に示した工程までは第１の実施例の場合と同様の
工程を経る。図３（ｃ）の状態に加工した後、すなわち
図９（ａ）に示すように、メモリセルアレイ領域の全て
のドレイン領域８ａ、ソース領域８ｂ上にコンタクトホ
ール１１を開口した後、フォトレジスト膜１８ｂを除去
する。その後、図９（ｂ）に示すように、第１層Ａｌ配
線を形成するためのアルミニウム合金をスパッタ法によ
り４０００〜６０００Å程度の厚さに堆積し、これをパ
ターニングして、フィールド絶縁膜３に平行に並んだド
レイン領域８ａを接続する、概ねフィールド絶縁膜３と
平行に延在するビット線１２ｃと、ソース領域８ｂを共
通ソース線と接続するための座となる共通ソース線座１
２ｄを各ソース領域８ｂ上に形成する。次に、ＣＶＤ法
により全面に膜厚４０００〜５０００Å程度の例えばＢ
ＰＳＧからなる第２の層間絶縁膜１３を堆積し、フォト
リソグラフィ法を用いて、各ソース領域８ｂ上に開口を
有するフォトレジスト膜１８ｄを形成し、これをマスク
としてＲＩＥ法により第２の層間絶縁膜１３を選択的に
エッチングして、共通ソース線座１２ｄ上にスルーホー
ル１４を開口する。
【００２３】次に、第２層Ａｌ配線を形成するための、
膜厚４０００〜６０００Å程度のアルミニウム合金膜を
堆積し、これをパターニングして、ワード線と並行に並
んでいるソース領域を接続する共通ソース線１５ｄを、
ワード線と平行なパターンに形成する。最後に、全面を
ＰＳＧ等からなるパッシベーション膜１６にて覆うと、
図６に示される本実施例の不揮発性メモリが得られる。
この第２の実施例においては、第２層Ａｌ配線によって
形成される配線は共通ソース線のみである。従って、こ
の共通ソース線の幅は第１の実施例に比べて大きく形成
することが可能になるため、共通ソース線の抵抗をさら
に低減することができ、メモリセルの一層の高速動作が
可能となる。
膜厚４０００〜６０００Å程度のアルミニウム合金膜を
堆積し、これをパターニングして、ワード線と並行に並
んでいるソース領域を接続する共通ソース線１５ｄを、
ワード線と平行なパターンに形成する。最後に、全面を
ＰＳＧ等からなるパッシベーション膜１６にて覆うと、
図６に示される本実施例の不揮発性メモリが得られる。
この第２の実施例においては、第２層Ａｌ配線によって
形成される配線は共通ソース線のみである。従って、こ
の共通ソース線の幅は第１の実施例に比べて大きく形成
することが可能になるため、共通ソース線の抵抗をさら
に低減することができ、メモリセルの一層の高速動作が
可能となる。
【００２４】［第３の実施例］図１０は、本発明の第３
の実施例のメモリセルアレイの構成を示す平面図であ
る。図１０において、図５に示した第２の実施例と共通
する部分には同一の参照番号が付せられているので、重
複する説明は省略する。本実施例の第２の実施例と相違
する点は、各コントロールゲート７上に適宜の間隔をお
いてコントロールゲートと接続されるゲート裏打ち配線
１５ｃが第２層Ａｌ配線により形成されている点であ
る。第２の実施例においては、第２層配線が共通ソース
線のみであるため、その幅を大きくすることにより、そ
の低抵抗化を行っていたが、本実施例では、ワード線の
低抵抗化による高速動作が実現できる。図１０に示され
るゲート裏打ち配線１５ｃは、例えば３２ｂｉｔおきに
ワード線（コントロールゲート７）にコンタクトホール
を介して接続される。通常、ワード線はポリシリコンも
しくはポリサイド膜で形成されるが、これらの材料は金
属材料に比較して抵抗値が高くかつワード線が長大であ
るため、大きなＲＣがワード線につき動作遅延の原因と
なるが、本実施例によれば、ワード線裏打ち配線により
ワード線の抵抗値が低減されるため、高速読み出しを実
現できる。
の実施例のメモリセルアレイの構成を示す平面図であ
る。図１０において、図５に示した第２の実施例と共通
する部分には同一の参照番号が付せられているので、重
複する説明は省略する。本実施例の第２の実施例と相違
する点は、各コントロールゲート７上に適宜の間隔をお
いてコントロールゲートと接続されるゲート裏打ち配線
１５ｃが第２層Ａｌ配線により形成されている点であ
る。第２の実施例においては、第２層配線が共通ソース
線のみであるため、その幅を大きくすることにより、そ
の低抵抗化を行っていたが、本実施例では、ワード線の
低抵抗化による高速動作が実現できる。図１０に示され
るゲート裏打ち配線１５ｃは、例えば３２ｂｉｔおきに
ワード線（コントロールゲート７）にコンタクトホール
を介して接続される。通常、ワード線はポリシリコンも
しくはポリサイド膜で形成されるが、これらの材料は金
属材料に比較して抵抗値が高くかつワード線が長大であ
るため、大きなＲＣがワード線につき動作遅延の原因と
なるが、本実施例によれば、ワード線裏打ち配線により
ワード線の抵抗値が低減されるため、高速読み出しを実
現できる。
【００２５】
【発明の効果】以上説明したように、本発明の半導体装
置は、ワード線と直交するフィールド絶縁膜によってワ
ード線方向のメモリセルの分離を行った電気的に書き込
み・消去が可能な不揮発性メモリにおいて、共通ソース
配線とビット線とを２層のＡｌ配線によって形成したも
のであるので、不揮発性メモリの高速動作を実現するこ
とができるとともに、ソース線の断線の恐れのない不揮
発性メモリを工程数の増加を招くことなく高速ＣＭＯＳ
ロジック回路に混載させることが可能になる。
置は、ワード線と直交するフィールド絶縁膜によってワ
ード線方向のメモリセルの分離を行った電気的に書き込
み・消去が可能な不揮発性メモリにおいて、共通ソース
配線とビット線とを２層のＡｌ配線によって形成したも
のであるので、不揮発性メモリの高速動作を実現するこ
とができるとともに、ソース線の断線の恐れのない不揮
発性メモリを工程数の増加を招くことなく高速ＣＭＯＳ
ロジック回路に混載させることが可能になる。
【図１】 本発明の第１の実施例のメモリセルアレイの
構成を示す平面図。
構成を示す平面図。
【図２】 本発明の第１の実施例の製造途中段階での平
面図。
面図。
【図３】 本発明の第１の実施例の製造方法を説明する
ための、図１のＡ−Ａ′線での断面における工程順断面
図の一部。
ための、図１のＡ−Ａ′線での断面における工程順断面
図の一部。
【図４】 本発明の第１の実施例の製造方法を説明する
ための、図３の工程に続く工程での工程順断面図。
ための、図３の工程に続く工程での工程順断面図。
【図５】 本発明の第２の実施例のメモリセルアレイの
構成を示す平面図。
構成を示す平面図。
【図６】 図５のＢ−Ｂ′線での断面図。
【図７】 図５のＣ−Ｃ′線での断面図。
【図８】 図５のＤ−Ｄ′線での断面図。
【図９】 本発明の第２の実施例の製造方法を説明する
ための、図５のＢ−Ｂ′線での断面における工程順断面
図。
ための、図５のＢ−Ｂ′線での断面における工程順断面
図。
【図１０】 本発明の第３の実施例のメモリセルアレイ
の構成を示す平面図。
の構成を示す平面図。
【図１１】 従来のメモリセルアレイの構成を示す平面
図。
図。
【図１２】 図１１に示す従来例の製造途中段階での状
態を示す平面図。
態を示す平面図。
【図１３】 図１１に示す従来例の製造方法を説明する
ための、図１１のＥ−Ｅ′線での断面における工程順断
面図。
ための、図１１のＥ−Ｅ′線での断面における工程順断
面図。
【図１４】 図１１に示す従来例の問題点を説明するた
めの断面図。
めの断面図。
【図１５】 他の従来例のメモリセルアレイの構成を示
す平面図。
す平面図。
【図１６】 図１５のＧ−Ｇ′線での断面図。
【図１７】 図１５のＨ−Ｈ′線での断面図。
【図１８】 図１５に示す従来例の製造方法を説明する
ための、図１５のＧ−Ｇ′線での断面における工程順断
面図。
ための、図１５のＧ−Ｇ′線での断面における工程順断
面図。
１ ｐ型半導体基板 ２ ｐウェル ３ フィールド絶縁膜 ４ 第１のゲート絶縁膜 ５ フローティングゲート ５ａ 第１のポリシリコン層 ６ 第２のゲート絶縁膜 ７ コントロールゲート ７ａ 第２のポリシリコン層 ８ａ ドレイン拡散層 ８ｂ ソース拡散層 ９ サイドウォールスペーサ １０ 第１の層間絶縁膜 １１、Ｃ１、Ｃ２ コンタクトホール １２、１２ｃ ビット線 １２ａ 共通ソース線 １２ｂ ビット線座 １２ｄ 共通ソース線座 １３ 第２の層間絶縁膜 １４ スルーホール １５ａ ビット線 １５ｂ 共通ソース線 １５ｃ ビット線裏打ち配線 １６ パッシべ−ション膜 １７ａ 共通ソース線 １７ｂ ビット線座 １８ａ〜１８ｅ フォトレジスト膜 １９ 基板掘れ
Claims (5)
- 【請求項１】 ワード線と直交する方向に短冊状の複数
のフィールド絶縁膜が形成され、フローティングゲート
およびその上に形成されたワード線を兼ねるコントロー
ルゲートと、該コントロールゲートの両サイドに形成さ
れたソース・ドレイン領域とを有するメモリセルがマト
リックス状に配置されている、電気的に書き込み・消去
が可能な不揮発性半導体記憶装置を有する半導体装置に
おいて、第１層Ａｌ配線によりワード線と平行な方向に
前記ソース領域を接続する共通ソース線が形成され、第
２層Ａｌ配線によりワード線と直交する方向に前記ドレ
イン領域を接続するビット線が形成されていることを特
徴とする半導体装置。 - 【請求項２】 ワード線と直交する方向に短冊状の複数
のフィールド絶縁膜が形成され、フローティングゲート
およびその上に形成されたワード線を兼ねるコントロー
ルゲートと、該コントロールゲートの両サイドに形成さ
れたソース・ドレイン領域とを有するメモリセルがマト
リックス状に配置されている、電気的に書き込み・消去
が可能な不揮発性半導体記憶装置を有する半導体装置に
おいて、第１層Ａｌ配線によりワード線と直交する方向
に前記ドレイン領域を接続するビット線が形成され、第
２層Ａｌ配線によりワード線と平行な方向に前記ソース
領域を接続する共通ソース線が形成されていることを特
徴とする半導体装置。 - 【請求項３】 第２層Ａｌ配線により接続される前記ド
レイン領域上または前記ソース領域上には、第１層Ａｌ
配線により形成されるビット線座または共通ソース線座
が形成されており、前記第２層Ａｌ配線層により形成さ
れるビット線または共通ソース線は、前記ビット線座同
士または共通ソース線座同士を接続するように形成され
ることを特徴とする請求項１または２記載の半導体装
置。 - 【請求項４】 第１および第２層Ａｌ配線を有するＣＭ
ＯＳ論理回路が同一半導体基板上に形成されていること
を特徴とする請求項１または２記載の半導体装置。 - 【請求項５】 前記ワード線上に、所定のビット数毎に
ワード線と接続されるワード線裏打ち配線が第２層Ａｌ
配線により形成されていることを特徴とする請求項２記
載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9205592A JPH1154731A (ja) | 1997-07-31 | 1997-07-31 | 半導体装置 |
| US09/124,851 US6114767A (en) | 1997-07-31 | 1998-07-30 | EEPROM semiconductor device and method of fabricating the same |
| US09/606,159 US6803268B2 (en) | 1997-07-31 | 2000-06-29 | EEPROM semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9205592A JPH1154731A (ja) | 1997-07-31 | 1997-07-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1154731A true JPH1154731A (ja) | 1999-02-26 |
Family
ID=16509443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9205592A Pending JPH1154731A (ja) | 1997-07-31 | 1997-07-31 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6114767A (ja) |
| JP (1) | JPH1154731A (ja) |
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