JPH1154742A - 半導体装置 - Google Patents
半導体装置Info
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- JPH1154742A JPH1154742A JP20636397A JP20636397A JPH1154742A JP H1154742 A JPH1154742 A JP H1154742A JP 20636397 A JP20636397 A JP 20636397A JP 20636397 A JP20636397 A JP 20636397A JP H1154742 A JPH1154742 A JP H1154742A
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Abstract
(57)【要約】
【課題】 素子特性の均一化をはかることができ、容易
に集積化を達成することができる半導体素子を提供す
る。 【解決手段】 半導体基板１１上に形成されたゲート絶
縁膜１２と、半導体基板１１の表面に電導領域１８を誘
起するためのゲート電極１３と、半導体基板１１の表面
に電導領域１８と隣接する電導領域１９を誘起するため
のゲート電極１４と、電導領域１８が誘起される領域に
隣接して形成された不純物領域１６と、電導領域１９が
誘起される領域に隣接して形成された不純物領域１７と
を有し、誘起された電導領域１８及び１９によってエサ
キ・ダイオードが形成される。
に集積化を達成することができる半導体素子を提供す
る。 【解決手段】 半導体基板１１上に形成されたゲート絶
縁膜１２と、半導体基板１１の表面に電導領域１８を誘
起するためのゲート電極１３と、半導体基板１１の表面
に電導領域１８と隣接する電導領域１９を誘起するため
のゲート電極１４と、電導領域１８が誘起される領域に
隣接して形成された不純物領域１６と、電導領域１９が
誘起される領域に隣接して形成された不純物領域１７と
を有し、誘起された電導領域１８及び１９によってエサ
キ・ダイオードが形成される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置、特にト
ンネル効果によって負性微分抵抗を発現する半導体装置
に関する。
ンネル効果によって負性微分抵抗を発現する半導体装置
に関する。
【０００２】
【従来の技術】シリコンＬＳＩは、ＣＭＯＳ素子の微細
化により性能を向上させてきた。今や０．１μｍクラス
のＵＬＳＩも開発されている。ところが、０．１μｍを
境にして、ＣＭＯＳ動作が非常に困難になる。原因は、
パンチスルーに代表される短チャネル効果である。
化により性能を向上させてきた。今や０．１μｍクラス
のＵＬＳＩも開発されている。ところが、０．１μｍを
境にして、ＣＭＯＳ動作が非常に困難になる。原因は、
パンチスルーに代表される短チャネル効果である。
【０００３】このようなＣＭＯＳ素子の限界を克服する
ために、新しい動作原理に基づいた素子が提案されてい
る（特願平８−６７６２８）。図１０は、このような素
子の断面構成を示した図である。ここでは表面接合トン
ネル素子と呼ぶ。構造は通常のＭＯＳＦＥＴと類似して
おり、ＣＭＯＳプロセスで簡単に作製できるという利点
がある。違いは、ソース・ドレインの不純物タイプが互
いに逆になっている点である。
ために、新しい動作原理に基づいた素子が提案されてい
る（特願平８−６７６２８）。図１０は、このような素
子の断面構成を示した図である。ここでは表面接合トン
ネル素子と呼ぶ。構造は通常のＭＯＳＦＥＴと類似して
おり、ＣＭＯＳプロセスで簡単に作製できるという利点
がある。違いは、ソース・ドレインの不純物タイプが互
いに逆になっている点である。
【０００４】以下、表面接合トンネル素子の動作につい
て説明する。ゲートに電圧を与えないと、ソース・ドレ
イン間には通常のｐ−ｎ接合特性が現れ、一定のドレイ
ン電圧を与えると電流が流れ出す。一方、ゲートに電圧
を加えていくと、ドレイン近傍にｎ+ −ｐ++接合、いわ
ゆるエサキ・ダイオードが形成される。エサキ・ダイオ
ードはトンネル効果により負性微分抵抗特性を示すもの
であり、表面接合トンネル素子も負性微分抵抗機能を持
っている。図１１は、表面接合トンネル素子の電流−電
圧特性を示したものであるが、表面接合トンネル素子
は、ゲートによる電流変調機能（スイッチング機能）と
エサキ・ダイオード機能を兼ね備えていることになり、
エサキ・ダイオード回路の短所を克服できる（特願平８
−２４６６９７）。
て説明する。ゲートに電圧を与えないと、ソース・ドレ
イン間には通常のｐ−ｎ接合特性が現れ、一定のドレイ
ン電圧を与えると電流が流れ出す。一方、ゲートに電圧
を加えていくと、ドレイン近傍にｎ+ −ｐ++接合、いわ
ゆるエサキ・ダイオードが形成される。エサキ・ダイオ
ードはトンネル効果により負性微分抵抗特性を示すもの
であり、表面接合トンネル素子も負性微分抵抗機能を持
っている。図１１は、表面接合トンネル素子の電流−電
圧特性を示したものであるが、表面接合トンネル素子
は、ゲートによる電流変調機能（スイッチング機能）と
エサキ・ダイオード機能を兼ね備えていることになり、
エサキ・ダイオード回路の短所を克服できる（特願平８
−２４６６９７）。
【０００５】表面接合トンネル素子には空乏層領域が一
つしか存在しないため、原理的にパンチスルーの問題が
発生しない。また、トンネル効果というミクロな現象を
利用しているため、超微細領域でも正常に動作する。さ
らに、機能性を持った素子であるので、容易に機能回路
を構成できるという利点がある（特願平８−２４６６９
７）。
つしか存在しないため、原理的にパンチスルーの問題が
発生しない。また、トンネル効果というミクロな現象を
利用しているため、超微細領域でも正常に動作する。さ
らに、機能性を持った素子であるので、容易に機能回路
を構成できるという利点がある（特願平８−２４６６９
７）。
【０００６】しかしながら、実際に表面接合トンネル素
子を作製してみると、素子ごとの特性が非常にばらつく
という問題が明らかになった。原因はｐ++領域の形成方
法にある。ｐ++領域の形成にはイオン注入を用いている
が、不純物プロファイルに加工上のばらつきが生じる。
トンネル特性は不純物プロファイルに非常に敏感である
ため、加工ばらつきがそのまま特性ばらつきとなって現
れる。したがって、素子を集積化するＬＳＩに使用する
ことは非常に困難である。
子を作製してみると、素子ごとの特性が非常にばらつく
という問題が明らかになった。原因はｐ++領域の形成方
法にある。ｐ++領域の形成にはイオン注入を用いている
が、不純物プロファイルに加工上のばらつきが生じる。
トンネル特性は不純物プロファイルに非常に敏感である
ため、加工ばらつきがそのまま特性ばらつきとなって現
れる。したがって、素子を集積化するＬＳＩに使用する
ことは非常に困難である。
【０００７】
【発明が解決しようとする課題】以上のように、表面接
合トンネル素子は次世代の超微細電子デバイスとして非
常に有望であるが、加工ばらつきに極めて敏感なために
素子特性が非常にばらつき、ＬＳＩ化が困難であるとい
う問題があった。本発明は、素子特性の均一化をはかる
ことができ、容易に集積化を達成することができる素子
を提供することを目的とする。
合トンネル素子は次世代の超微細電子デバイスとして非
常に有望であるが、加工ばらつきに極めて敏感なために
素子特性が非常にばらつき、ＬＳＩ化が困難であるとい
う問題があった。本発明は、素子特性の均一化をはかる
ことができ、容易に集積化を達成することができる素子
を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明における半導体素
子は、半導体基板上に形成された絶縁膜と、この絶縁膜
上に形成され前記半導体基板の表面に第１導電型の少な
くとも一つの第１の電導領域を誘起するための少なくと
も一つの第１の電極と、前記絶縁膜上に形成され前記半
導体基板の表面に少なくとも一つの前記第１の電導領域
と隣接する第２導電型の少なくとも一つの第２の電導領
域を誘起するための少なくとも一つの第２の電極と、少
なくとも一つの前記第１の電導領域が誘起される領域に
隣接して形成された第１導電型の第１の不純物領域と、
少なくとも一つの前記第２の電導領域が誘起される領域
に隣接して形成された第２導電型の第２の不純物領域と
を有することを特徴とする。
子は、半導体基板上に形成された絶縁膜と、この絶縁膜
上に形成され前記半導体基板の表面に第１導電型の少な
くとも一つの第１の電導領域を誘起するための少なくと
も一つの第１の電極と、前記絶縁膜上に形成され前記半
導体基板の表面に少なくとも一つの前記第１の電導領域
と隣接する第２導電型の少なくとも一つの第２の電導領
域を誘起するための少なくとも一つの第２の電極と、少
なくとも一つの前記第１の電導領域が誘起される領域に
隣接して形成された第１導電型の第１の不純物領域と、
少なくとも一つの前記第２の電導領域が誘起される領域
に隣接して形成された第２導電型の第２の不純物領域と
を有することを特徴とする。
【０００９】上記発明では、第１の電極及び第２の電極
に所定の電位を付与することにより、第１の電極及び第
２の電極下の半導体基板表面には互いに逆の導電型の第
１の電導領域及び第２の電導領域が誘起される。その結
果、第１の電導領域及び第２の電導領域の境界には負性
微分抵抗特性を有するエサキ・ダイオードが形成され
る。このように、半導体表面に電気的に形成された第１
及び第２の電導領域を用いて表面接合トンネル素子を実
現しているので、従来のように加工ばらつきがトンネル
特性に影響を与えることはない。従って、特性ばらつき
がなく素子特性が均一で、超微細化及び集積化に適した
半導体素子が実現可能となる。
に所定の電位を付与することにより、第１の電極及び第
２の電極下の半導体基板表面には互いに逆の導電型の第
１の電導領域及び第２の電導領域が誘起される。その結
果、第１の電導領域及び第２の電導領域の境界には負性
微分抵抗特性を有するエサキ・ダイオードが形成され
る。このように、半導体表面に電気的に形成された第１
及び第２の電導領域を用いて表面接合トンネル素子を実
現しているので、従来のように加工ばらつきがトンネル
特性に影響を与えることはない。従って、特性ばらつき
がなく素子特性が均一で、超微細化及び集積化に適した
半導体素子が実現可能となる。
【００１０】また、本発明における半導体素子は、半導
体基板上に形成された第１の絶縁膜と、この第１の絶縁
膜上に形成され前記半導体基板の表面に第１導電型の少
なくとも一つの第１の電導領域を誘起するための少なく
とも一つの第１の電極と、この第１の電極上に形成され
た第２の絶縁膜と、前記第１の絶縁膜上及び前記第２の
絶縁膜上に形成され、前記半導体基板の表面に少なくと
も一つの前記第１の電導領域と隣接する第２導電型の少
なくとも一つの第２の電導領域を誘起するため及び前記
第１の絶縁膜を通して前記半導体基板と少なくとも一つ
の前記第１の電極との間で電荷の注入及び放出を行うた
めの少なくとも一つの第２の電極と、少なくとも一つの
前記第１の電導領域が誘起される領域に隣接して形成さ
れた第１導電型の第１の不純物領域と、少なくとも一つ
の前記第２の電導領域が誘起される領域に隣接して形成
された第２導電型の第２の不純物領域とを有することを
特徴とする。
体基板上に形成された第１の絶縁膜と、この第１の絶縁
膜上に形成され前記半導体基板の表面に第１導電型の少
なくとも一つの第１の電導領域を誘起するための少なく
とも一つの第１の電極と、この第１の電極上に形成され
た第２の絶縁膜と、前記第１の絶縁膜上及び前記第２の
絶縁膜上に形成され、前記半導体基板の表面に少なくと
も一つの前記第１の電導領域と隣接する第２導電型の少
なくとも一つの第２の電導領域を誘起するため及び前記
第１の絶縁膜を通して前記半導体基板と少なくとも一つ
の前記第１の電極との間で電荷の注入及び放出を行うた
めの少なくとも一つの第２の電極と、少なくとも一つの
前記第１の電導領域が誘起される領域に隣接して形成さ
れた第１導電型の第１の不純物領域と、少なくとも一つ
の前記第２の電導領域が誘起される領域に隣接して形成
された第２導電型の第２の不純物領域とを有することを
特徴とする。
【００１１】上記発明では、第１の電極を浮遊電極と
し、第２の電極に所定の電圧を印加することによって半
導体基板と第１の電極との間で電荷の注入及び放出を行
う。従って、注入された電荷によって第１の電極には予
め所定の電位が付与され、第１の電極下の半導体基板表
面に予め第１の電導領域を形成しておくことができる。
よって、第１の電極に電荷が注入されているか否か、す
なわち予め第１の電導領域が形成されているか否かによ
ってメモリー機能を持たせることができる。これによ
り、特性ばらつきがなく素子特性が均一で、超微細化及
び集積化に適した不揮発性のメモリー機能を有する半導
体素子が実現可能となる。
し、第２の電極に所定の電圧を印加することによって半
導体基板と第１の電極との間で電荷の注入及び放出を行
う。従って、注入された電荷によって第１の電極には予
め所定の電位が付与され、第１の電極下の半導体基板表
面に予め第１の電導領域を形成しておくことができる。
よって、第１の電極に電荷が注入されているか否か、す
なわち予め第１の電導領域が形成されているか否かによ
ってメモリー機能を持たせることができる。これによ
り、特性ばらつきがなく素子特性が均一で、超微細化及
び集積化に適した不揮発性のメモリー機能を有する半導
体素子が実現可能となる。
【００１２】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は、本発明に係る半導体装置の第
１の実施形態である。ｐ型シリコン基板１１上に、ゲー
ト酸化膜１２を介して第１のゲート電極１３及び第２の
ゲート電極１４が形成されている。ゲート電極１３及び
１４の形成材料には例えばポリシリコンが用いられる。
ゲート電極１３とゲート電極１４とは酸化膜１５によっ
て絶縁されており、ゲート電極１３及び１４の両側には
ｐ++ドレイン１６及びｎ++ソース１７が形成されてい
る。
用いて説明する。図１は、本発明に係る半導体装置の第
１の実施形態である。ｐ型シリコン基板１１上に、ゲー
ト酸化膜１２を介して第１のゲート電極１３及び第２の
ゲート電極１４が形成されている。ゲート電極１３及び
１４の形成材料には例えばポリシリコンが用いられる。
ゲート電極１３とゲート電極１４とは酸化膜１５によっ
て絶縁されており、ゲート電極１３及び１４の両側には
ｐ++ドレイン１６及びｎ++ソース１７が形成されてい
る。
【００１３】ゲート電極１３に負のバイアス、ゲート電
極１４に正のバイアスを与えると、シリコン基板１１の
表面に、それぞれ正孔蓄積層１８及び電子反転層１９が
形成される。その結果、正孔蓄積層１８及び電子反転層
１９の境界にエサキ・ダイオードが発生し、電気特性に
負性微分抵抗が現れる。一方、どちらかのゲートに電圧
が与えられていないときは、エサキ・ダイオードは形成
されず、通常のｐ−ｎ接合特性となる。電流−電圧特性
は、従来技術の項で述べた表面接合トンネル素子と同様
であり、図１１に示すような特性となる。
極１４に正のバイアスを与えると、シリコン基板１１の
表面に、それぞれ正孔蓄積層１８及び電子反転層１９が
形成される。その結果、正孔蓄積層１８及び電子反転層
１９の境界にエサキ・ダイオードが発生し、電気特性に
負性微分抵抗が現れる。一方、どちらかのゲートに電圧
が与えられていないときは、エサキ・ダイオードは形成
されず、通常のｐ−ｎ接合特性となる。電流−電圧特性
は、従来技術の項で述べた表面接合トンネル素子と同様
であり、図１１に示すような特性となる。
【００１４】大きな特徴は、エサキ・ダイオードを構成
する二つの領域がいずれも、ゲート電極１３とゲート電
極１４によって電気的に制御されていることである。こ
のため、ソース・ドレインの不純物プロファイルがばら
ついても、トンネル特性に何ら影響を及ぼさない。従っ
て、素子特性の均一な表面接合トンネル素子が実現でき
る。また、電子や正孔の分布が非常に急峻であることか
ら、トンネル電流の増大や寄生容量の低減といった利点
を引き出すこともできる。このような急峻なプロファイ
ルをイオン注入で制御することは非常に難しい。
する二つの領域がいずれも、ゲート電極１３とゲート電
極１４によって電気的に制御されていることである。こ
のため、ソース・ドレインの不純物プロファイルがばら
ついても、トンネル特性に何ら影響を及ぼさない。従っ
て、素子特性の均一な表面接合トンネル素子が実現でき
る。また、電子や正孔の分布が非常に急峻であることか
ら、トンネル電流の増大や寄生容量の低減といった利点
を引き出すこともできる。このような急峻なプロファイ
ルをイオン注入で制御することは非常に難しい。
【００１５】ところで、上述のようにゲート電極１３と
ゲート電極１４に別々の電圧を与えてもよいが、ゲート
電極１３を浮遊電極にすることも可能である。この場
合、ゲート電極１４に正の高い電圧を与えてシリコン基
板１１からゲート電極１３に電子を注入することによ
り、シリコン基板１１表面に正孔蓄積層１８が形成され
る。また、ゲート電極１４に負の高い電圧を与えるとゲ
ート電極１３中の電子はシリコン基板１１に放出され、
正孔蓄積層１８は消失する。つまり、ゲート電極１３に
電子が注入されているか注入されていないかによって、
ゲート電極１４に正の電圧を印加しても負性微分抵抗が
現れたり現れなかったりする。このような一種のメモリ
ー機能を表面接合トンネル素子へ付加することで、不揮
発性メモリーを構成することも可能である。
ゲート電極１４に別々の電圧を与えてもよいが、ゲート
電極１３を浮遊電極にすることも可能である。この場
合、ゲート電極１４に正の高い電圧を与えてシリコン基
板１１からゲート電極１３に電子を注入することによ
り、シリコン基板１１表面に正孔蓄積層１８が形成され
る。また、ゲート電極１４に負の高い電圧を与えるとゲ
ート電極１３中の電子はシリコン基板１１に放出され、
正孔蓄積層１８は消失する。つまり、ゲート電極１３に
電子が注入されているか注入されていないかによって、
ゲート電極１４に正の電圧を印加しても負性微分抵抗が
現れたり現れなかったりする。このような一種のメモリ
ー機能を表面接合トンネル素子へ付加することで、不揮
発性メモリーを構成することも可能である。
【００１６】図２は、本発明に係る半導体装置の第２の
実施形態である。本実施形態では、図２に示すように、
ゲート電極１３とゲート電極１４とが重なり合うことな
く平面的に加工されている。具体的な素子動作は図１に
示した第１の実施形態と同様である。
実施形態である。本実施形態では、図２に示すように、
ゲート電極１３とゲート電極１４とが重なり合うことな
く平面的に加工されている。具体的な素子動作は図１に
示した第１の実施形態と同様である。
【００１７】図３は、本発明に係る半導体装置の第３の
実施形態である。本実施形態では、ゲート電極の形状が
図１に示した構造とは異なっており、ゲート電極１３を
テーパ形状に加工することで電界集中を緩和させるとい
うものである。ゲート電極１３とゲート電極１４とを絶
縁する酸化膜１５の電気的耐圧が悪い場合に本構造は特
に有効である。
実施形態である。本実施形態では、ゲート電極の形状が
図１に示した構造とは異なっており、ゲート電極１３を
テーパ形状に加工することで電界集中を緩和させるとい
うものである。ゲート電極１３とゲート電極１４とを絶
縁する酸化膜１５の電気的耐圧が悪い場合に本構造は特
に有効である。
【００１８】図４は、本発明に係る半導体装置の第４の
実施形態である。本実施形態では、ゲート電極１３及び
１４の平面形状が櫛形になっている。これによって実効
的なトンネル領域が増し、トンネル電流を稼ぐことがで
きる。また、トンネル領域が素子分離端２０と接点を持
たないことも本実施形態の特徴である。これにより、素
子分離端２０でのリーク電流が排除され、良好な負性微
分特性を実現することができる。なお、ここでは櫛形を
例にあげたが、これ以外にも渦巻形など変形が可能であ
る。
実施形態である。本実施形態では、ゲート電極１３及び
１４の平面形状が櫛形になっている。これによって実効
的なトンネル領域が増し、トンネル電流を稼ぐことがで
きる。また、トンネル領域が素子分離端２０と接点を持
たないことも本実施形態の特徴である。これにより、素
子分離端２０でのリーク電流が排除され、良好な負性微
分特性を実現することができる。なお、ここでは櫛形を
例にあげたが、これ以外にも渦巻形など変形が可能であ
る。
【００１９】図５は、図１に示した第１の実施形態に係
る半導体装置を作製する場合の製造工程を示した断面図
である。まず、ｐ型シリコン基板１１の表面に、例えば
ＬＯＣＯＳ法を用いて素子分離用酸化膜（図示せず）を
形成する。続いて、ゲート酸化膜１２を形成した後、第
１のゲート電極を形成するために例えばポリシリコン膜
１３を成膜し、これを所定の形状に加工する（図５
（ａ））。
る半導体装置を作製する場合の製造工程を示した断面図
である。まず、ｐ型シリコン基板１１の表面に、例えば
ＬＯＣＯＳ法を用いて素子分離用酸化膜（図示せず）を
形成する。続いて、ゲート酸化膜１２を形成した後、第
１のゲート電極を形成するために例えばポリシリコン膜
１３を成膜し、これを所定の形状に加工する（図５
（ａ））。
【００２０】次に、ポリシリコン膜１３の表面を酸化し
て酸化膜１５を形成した後、第２のゲート電極を形成す
るために例えばポリシリコン膜１４を成膜し、これを所
定の形状に加工する。続いて、ポリシリコン膜１４の加
工に用いたレジストをマスクとしてひ素のイオン注入を
行い、ソース領域１７を形成する（図５（ｂ））。
て酸化膜１５を形成した後、第２のゲート電極を形成す
るために例えばポリシリコン膜１４を成膜し、これを所
定の形状に加工する。続いて、ポリシリコン膜１４の加
工に用いたレジストをマスクとしてひ素のイオン注入を
行い、ソース領域１７を形成する（図５（ｂ））。
【００２１】次に、レジスト２１をマスクとして、ゲー
ト電極１４及びゲート電極１３を連続的にパターン加工
する。さらに、レジスト２１を残した状態でボロンのイ
オン注入を行い、ドレイン領域１６を形成する（図５
（ｃ））。最後に、レジスト２１を除去し、図１に示す
ような構造が完成する。
ト電極１４及びゲート電極１３を連続的にパターン加工
する。さらに、レジスト２１を残した状態でボロンのイ
オン注入を行い、ドレイン領域１６を形成する（図５
（ｃ））。最後に、レジスト２１を除去し、図１に示す
ような構造が完成する。
【００２２】通常では、第１のゲート電極１３の加工、
第２のゲート電極１４の加工、ソース領域１７の形成及
びドレイン領域１６の形成と、合計４回のパターニング
が必要になるが、上記の製造プロセスを採用すればパタ
ーニングが３回で済み、製造工程の短縮、コストの削減
につながる。
第２のゲート電極１４の加工、ソース領域１７の形成及
びドレイン領域１６の形成と、合計４回のパターニング
が必要になるが、上記の製造プロセスを採用すればパタ
ーニングが３回で済み、製造工程の短縮、コストの削減
につながる。
【００２３】上記製造方法と同様の考え方は、図１０に
示した従来の構造にも適用が可能である。図１０の構造
を実現するためには、通常は、ゲート電極の加工、ソー
ス領域の形成及びドレイン領域の形成と、合計３回のパ
ターニングを必要とする。これを２回に簡略化した製造
プロセスを図６を用いて説明する。
示した従来の構造にも適用が可能である。図１０の構造
を実現するためには、通常は、ゲート電極の加工、ソー
ス領域の形成及びドレイン領域の形成と、合計３回のパ
ターニングを必要とする。これを２回に簡略化した製造
プロセスを図６を用いて説明する。
【００２４】まず、ｐ型シリコン基板３１の表面に、例
えばＬＯＣＯＳ法を用いて素子分離用酸化膜（図示せ
ず）を形成する。続いて、ゲート酸化膜３２を形成した
後、ゲート電極を形成するために例えばポリシリコン膜
３３を成膜し、これを所定の形状に加工する。続いて、
ポリシリコン膜３３の加工に用いたレジスト３５をマス
クとしてひ素のイオン注入を行いソース領域３４を形成
する（図６（ａ））。
えばＬＯＣＯＳ法を用いて素子分離用酸化膜（図示せ
ず）を形成する。続いて、ゲート酸化膜３２を形成した
後、ゲート電極を形成するために例えばポリシリコン膜
３３を成膜し、これを所定の形状に加工する。続いて、
ポリシリコン膜３３の加工に用いたレジスト３５をマス
クとしてひ素のイオン注入を行いソース領域３４を形成
する（図６（ａ））。
【００２５】次に、レジスト３５を除去した後、レジス
ト３７を形成し、これをマスクとしてゲート電極３３の
加工及びドレイン領域３６の形成を行う（図６
（ｂ））。最後にレジスト３７を除去すれば、２回のパ
ターニングで図１０に示すような素子が完成する。
ト３７を形成し、これをマスクとしてゲート電極３３の
加工及びドレイン領域３６の形成を行う（図６
（ｂ））。最後にレジスト３７を除去すれば、２回のパ
ターニングで図１０に示すような素子が完成する。
【００２６】図７は、図２に示した第２の実施形態に係
る半導体装置を作製する場合の製造工程を示した断面図
である。まず、ｐ型シリコン基板１１の表面に、例えば
ＬＯＣＯＳ法を用いて素子分離用酸化膜（図示せず）を
形成する。続いて、ゲート酸化膜１２を形成した後、第
１のゲート電極を形成するために例えばポリシリコン膜
１３を成膜し、これを所定の形状に加工する（図７
（ａ））。
る半導体装置を作製する場合の製造工程を示した断面図
である。まず、ｐ型シリコン基板１１の表面に、例えば
ＬＯＣＯＳ法を用いて素子分離用酸化膜（図示せず）を
形成する。続いて、ゲート酸化膜１２を形成した後、第
１のゲート電極を形成するために例えばポリシリコン膜
１３を成膜し、これを所定の形状に加工する（図７
（ａ））。
【００２７】次に、ポリシリコン膜１３の表面を酸化し
て酸化膜１５を形成した後、第２のゲート電極を形成す
るために例えばポリシリコン膜１４を成膜する。続い
て、異方性エッチングを行い、ポリシリコン膜１３の側
壁部のみにゲート電極１４を残す。その後、ゲート電極
をマスクにしてひ素のイオン注入を行うことにより、ソ
ース領域１７を形成する（図７（ｂ））。
て酸化膜１５を形成した後、第２のゲート電極を形成す
るために例えばポリシリコン膜１４を成膜する。続い
て、異方性エッチングを行い、ポリシリコン膜１３の側
壁部のみにゲート電極１４を残す。その後、ゲート電極
をマスクにしてひ素のイオン注入を行うことにより、ソ
ース領域１７を形成する（図７（ｂ））。
【００２８】次に、レジスト２１をマスクとして、ゲー
ト電極１３をパターン加工する。さらに、レジスト２１
を残した状態でボロンのイオン注入を行い、ドレイン領
域１６を形成する（図７（ｃ））。最後に、レジスト２
１を除去し、図２に示すような構造が完成する。
ト電極１３をパターン加工する。さらに、レジスト２１
を残した状態でボロンのイオン注入を行い、ドレイン領
域１６を形成する（図７（ｃ））。最後に、レジスト２
１を除去し、図２に示すような構造が完成する。
【００２９】図８は、本発明に係る半導体装置の第５の
実施形態である。図８（Ａ）はその等価回路図、図８
（Ｂ）は平面図、図８（Ｃ）は断面図である。本実施形
態では、複数の表面接合トンネル素子を直列に接続した
構造になっている。図８に示すように、高電源Ｖddと低
電源Ｖssを配置して双安定回路が構成される。すなわ
ち、二つの表面接合トンネル素子を直列接続した場合に
は、図９に示すように二つの安定点ａ及びｂが存在する
ため、双安定回路を構成することができる（詳細につい
ては、特願平８−２４６６９７に記載されている）。負
性微分抵抗素子では、このような双安定回路を基本にし
て機能回路が組まれる。
実施形態である。図８（Ａ）はその等価回路図、図８
（Ｂ）は平面図、図８（Ｃ）は断面図である。本実施形
態では、複数の表面接合トンネル素子を直列に接続した
構造になっている。図８に示すように、高電源Ｖddと低
電源Ｖssを配置して双安定回路が構成される。すなわ
ち、二つの表面接合トンネル素子を直列接続した場合に
は、図９に示すように二つの安定点ａ及びｂが存在する
ため、双安定回路を構成することができる（詳細につい
ては、特願平８−２４６６９７に記載されている）。負
性微分抵抗素子では、このような双安定回路を基本にし
て機能回路が組まれる。
【００３０】本実施形態では、図８（Ｃ）に示すよう
に、シリコンベース基板５１上に酸化膜５２を介してシ
リコン素子領域５３が形成されたＳＯＩ基板５４を用い
ている。図８の例では３個のエサキ・ダイオードＤ1 、
Ｄ2 及びＤ3 が形成されるが、順バイアスになるのはＤ
1 とＤ3 のみで、これらで双安定回路が構成される。Ｄ
2 は逆バイアス状態なので、単に抵抗とみなすことがで
きる。
に、シリコンベース基板５１上に酸化膜５２を介してシ
リコン素子領域５３が形成されたＳＯＩ基板５４を用い
ている。図８の例では３個のエサキ・ダイオードＤ1 、
Ｄ2 及びＤ3 が形成されるが、順バイアスになるのはＤ
1 とＤ3 のみで、これらで双安定回路が構成される。Ｄ
2 は逆バイアス状態なので、単に抵抗とみなすことがで
きる。
【００３１】単体素子だけで見ると、図１０の従来構造
よりも図１に代表される本発明の構造の方が大きく、チ
ップ面積の増大が懸念される。ところが、ＬＳＩによう
に複数の素子を配置する場合には、図８に示すように、
本発明の素子を用いることによりソース・ドレイン領域
を省略できるため、結果的にコンパクトなレイアウトが
実現可能である。従って、懸念されるようなチップ面積
の増大はなく、むしろ省面積化を図ることができる。
よりも図１に代表される本発明の構造の方が大きく、チ
ップ面積の増大が懸念される。ところが、ＬＳＩによう
に複数の素子を配置する場合には、図８に示すように、
本発明の素子を用いることによりソース・ドレイン領域
を省略できるため、結果的にコンパクトなレイアウトが
実現可能である。従って、懸念されるようなチップ面積
の増大はなく、むしろ省面積化を図ることができる。
【００３２】以上、各実施形態について説明したが、本
発明はこれらの実施形態に限定されるものではなく、そ
の主旨を逸脱しない範囲内で種々変形して実施すること
ができる。
発明はこれらの実施形態に限定されるものではなく、そ
の主旨を逸脱しない範囲内で種々変形して実施すること
ができる。
【００３３】
【発明の効果】本発明によれば、半導体表面に電気的に
誘起された電導領域を用いてエサキダイオードが形成さ
れるので、加工ばらつきがトンネル特性に影響を与える
ことがない。従って、素子特性が均一で、超微細化及び
集積化に適した半導体素子が実現可能となる。
誘起された電導領域を用いてエサキダイオードが形成さ
れるので、加工ばらつきがトンネル特性に影響を与える
ことがない。従って、素子特性が均一で、超微細化及び
集積化に適した半導体素子が実現可能となる。
【図１】本発明の第１の実施形態を示した断面図。
【図２】本発明の第２の実施形態を示した断面図。
【図３】本発明の第３の実施形態を示した断面図。
【図４】本発明の第４の実施形態を示した平面図。
【図５】本発明の第１の実施形態に係る製造工程を示し
た図。
た図。
【図６】第１の実施形態に係る製造方法と同様の考え方
を図１０に示した従来構成に適用した場合の製造工程を
示した図。
を図１０に示した従来構成に適用した場合の製造工程を
示した図。
【図７】本発明の第２の実施形態に係る製造工程を示し
た図。
た図。
【図８】本発明の第５の実施形態を示した図。
【図９】第５の実施形態によって双安定回路を実現する
場合の動作原理について示した図。
場合の動作原理について示した図。
【図１０】従来技術に係る半導体素子の構成を示した断
面図。
面図。
【図１１】本発明及び従来技術に係る半導体素子の電流
−電圧特性を示した図。
−電圧特性を示した図。
１１…シリコン基板（半導体基板） １２…ゲート絶縁膜（第１の絶縁膜） １３…ゲート電極（第１の電極） １４…ゲート電極（第２の電極） １５…酸化膜（第２の絶縁膜） １６…ドレイン領域（第１の不純物領域） １７…ソース領域（第２の不純物領域） １８…蓄積層（第１の電導領域） １９…反転層（第２の電導領域） ５４…ＳＯＩ基板（半導体基板）
Claims (2)
- 【請求項１】 半導体基板上に形成された絶縁膜と、こ
の絶縁膜上に形成され前記半導体基板の表面に第１導電
型の少なくとも一つの第１の電導領域を誘起するための
少なくとも一つの第１の電極と、前記絶縁膜上に形成さ
れ前記半導体基板の表面に少なくとも一つの前記第１の
電導領域と隣接する第２導電型の少なくとも一つの第２
の電導領域を誘起するための少なくとも一つの第２の電
極と、少なくとも一つの前記第１の電導領域が誘起され
る領域に隣接して形成された第１導電型の第１の不純物
領域と、少なくとも一つの前記第２の電導領域が誘起さ
れる領域に隣接して形成された第２導電型の第２の不純
物領域とを有することを特徴とする半導体装置。 - 【請求項２】 半導体基板上に形成された第１の絶縁膜
と、この第１の絶縁膜上に形成され前記半導体基板の表
面に第１導電型の少なくとも一つの第１の電導領域を誘
起するための少なくとも一つの第１の電極と、この第１
の電極上に形成された第２の絶縁膜と、前記第１の絶縁
膜上及び前記第２の絶縁膜上に形成され、前記半導体基
板の表面に少なくとも一つの前記第１の電導領域と隣接
する第２導電型の少なくとも一つの第２の電導領域を誘
起するため及び前記第１の絶縁膜を通して前記半導体基
板と少なくとも一つの前記第１の電極との間で電荷の注
入及び放出を行うための少なくとも一つの第２の電極
と、少なくとも一つの前記第１の電導領域が誘起される
領域に隣接して形成された第１導電型の第１の不純物領
域と、少なくとも一つの前記第２の電導領域が誘起され
る領域に隣接して形成された第２導電型の第２の不純物
領域とを有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20636397A JP3592898B2 (ja) | 1997-07-31 | 1997-07-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20636397A JP3592898B2 (ja) | 1997-07-31 | 1997-07-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1154742A true JPH1154742A (ja) | 1999-02-26 |
| JP3592898B2 JP3592898B2 (ja) | 2004-11-24 |
Family
ID=16522092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20636397A Expired - Fee Related JP3592898B2 (ja) | 1997-07-31 | 1997-07-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3592898B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2417131A (en) * | 2004-08-13 | 2006-02-15 | Infineon Technologies Ag | Semiconductor memory device |
| JP2014154862A (ja) * | 2013-02-14 | 2014-08-25 | Toshiba Corp | 半導体装置 |
| JP2014525144A (ja) * | 2011-07-22 | 2014-09-25 | インターナショナル・ビジネス・マシーンズ・コーポレーション | トンネル電界効果トランジスタ |
-
1997
- 1997-07-31 JP JP20636397A patent/JP3592898B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2417131A (en) * | 2004-08-13 | 2006-02-15 | Infineon Technologies Ag | Semiconductor memory device |
| JP2006054435A (ja) * | 2004-08-13 | 2006-02-23 | Infineon Technologies Ag | 集積メモリデバイスおよびその製造方法 |
| GB2417131B (en) * | 2004-08-13 | 2006-10-11 | Infineon Technologies Ag | Integrated memory devices |
| US8288813B2 (en) | 2004-08-13 | 2012-10-16 | Infineon Technologies Ag | Integrated memory device having columns having multiple bit lines |
| JP2014525144A (ja) * | 2011-07-22 | 2014-09-25 | インターナショナル・ビジネス・マシーンズ・コーポレーション | トンネル電界効果トランジスタ |
| JP2014154862A (ja) * | 2013-02-14 | 2014-08-25 | Toshiba Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3592898B2 (ja) | 2004-11-24 |
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