JPH1154843A5

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Publication number: JPH1154843A5
Application number: JP1997207737A
Authority: JP
Filing date: 1997-08-01
Publication date: 2005-04-21
Anticipated expiration: 2017-08-01

Description

【００１２】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
図１参照
（１）本発明は、半導体装置において、ｐ型Ａｌ _x Ｉｎ _y Ｇａ _1-x-y Ｎ（但し、０≦ｘ≦１，０≦ｙ≦１）からなる半導体層１上にＮｉ層２、Ｔｉ層３、ボンディングメタル層としてのＡｕ層４を順次積層させたことを特徴とする。

この様に、ｐ型Ａｌ _x Ｉｎ _y Ｇａ _1-x-y Ｎ（但し、０≦ｘ≦１，０≦ｙ≦１）からなる半導体層１に対するオーミックコンタクト層としてのＮｉ層２とボンディングメタル層としてのＡｕ層４との間に、Ｔｉ層３を介在させることによって密着性が高まり、電極の剥離を防止することができる。

（２）本発明は、上記（１）において、ｐ型Ａｌ _x Ｉｎ _y Ｇａ _1-x-y Ｎが、発光半導体素子のｐ型半導体層を構成することを特徴とする。

この様な構成のｐ型Ａｌ _x Ｉｎ _y Ｇａ _1-x-y Ｎに対するｐ側電極は、特に、青色半導体レーザや青色発光ダイオード等の発光半導体素子用のｐ側電極として好適である。

（３）また、本発明は、半導体装置において、ｎ型ＳｉＣからなる半導体層１上にＮｉ層２、Ｔｉ層３、ボンディングメタル層としてのＡｕ層４を順次積層させたことを特徴とする。

この様に、ｎ型ＳｉＣからなる半導体層１に対するオーミックコンタクト層としてのＮｉ層２とボンディングメタル層としてのＡｕ層４との間に、Ｔｉ層３を介在させることによって密着性が高まり、電極の剥離を防止することができる。

（４）また、本発明は、上記（３）において、ｎ型ＳｉＣが、発光半導体素子のｎ型半導体層を構成することを特徴とする。

（５）本発明は、上記（３）または（４）において、ｎ型ＳｉＣ上に設ける積層構造の最上層としてのｐ型Ａｌ_xＩｎ_yＧａ_1-x-yＮ（但し、０≦ｘ≦１，０≦ｙ≦１）を設けるとともに、このｐ型Ａｌ_xＩｎ_yＧａ_1-x-yＮに接するＮｉ層２と、ボンディングメタル層としてのＡｕ層４との間にＴｉ層３を介在させたことを特徴とする。

（６）また、本発明は、半導体装置の製造方法において、半導体層１上にＮｉ層２を堆積させたのち、引き続いて、その上に、Ｔｉ層３及びＡｕ層４を順次堆積させたことを特徴とする。

（７）また、本発明は、半導体装置の製造方法において、半導体層１にＮｉ層２を堆積させたのち、アニール処理を施し、次いで、その上に、Ｔｉ層３及びＡｕ層４を順次堆積させたことを特徴とする。

（８）また、本発明は、上記（６）または（７）において、半導体層１がｐ型Ａｌ_xＩｎ_yＧａ_1-x-yＮ（但し、０≦ｘ≦１，０≦ｙ≦１）であることを特徴とする。

（９）また、本発明は、上記（８）において、アニール処理の温度が８００℃以下であることを特徴とする。

（１０）また、本発明は、上記（６）乃至（９）のいずれかにおいて、ｐ型Ａｌ_xＩｎ_yＧａ_1-x-yＮ１が、発光半導体素子のｐ型半導体層を構成することを特徴とする。

（１１）また、本発明は、上記（７）において、半導体層１がｎ型ＳｉＣであることを特徴とする。

（１２）また、本発明は、上記（１１）において、アニール処理の温度が８００℃以上であることを特徴とする。

（１３）また、本発明は、上記（１２）において、アニール処理を施したのち、Ｔｉ層を堆積する前にフッ酸系溶剤による処理を行うことを特徴とする。

（１４）また、本発明は、上記（７）乃至（１３）のいずれかにおいて、ｎ型ＳｉＣが、発光半導体素子のｎ型半導体層を構成することを特徴とする。

（１５）また、本発明は、上記（７）乃至（１４）のいずれかにおいて、ｎ型ＳｉＣ上に、ｐ型Ａｌ_xＩｎ_yＧａ_1-x-yＮ（但し、０≦ｘ≦１，０≦ｙ≦１）を最上層とする多層構造を形成すると共に、このｐ型Ａｌ_xＩｎ_yＧａ_1-x-yＮにＮｉ層２を堆積させたのち、その上に、Ｔｉ層３及びＡｕ層４を順次堆積させたことを特徴とする。

（１６）また、本発明は、上記（１５）において、ｎ型ＳｉＣに対するｎ側電極を設けたのち、ｐ型Ａｌ_xＩｎ_yＧａ_1-x-yＮに対するｐ側電極を形成することを特徴とする。

（１７）また、本発明は、上記（６）乃至（１６）のいずれかにおいて、Ｎｉ層２、Ｔｉ層３、及び、Ａｕ層４のうち、少なくとも、Ｔｉ層３及びＡｕ層４を所定の形状にエッチングして電極を形成することを特徴とする。

Claims

ｐ型Ａｌ _x Ｉｎ _y Ｇａ _1-x-y Ｎ（但し、０≦ｘ≦１，０≦ｙ≦１）からなる半導体層上にＮｉ層、Ｔｉ層、ボンディングメタル層としてのＡｕ層を順次積層させたことを特徴とする半導体装置。
上記ｐ型Ａｌ_xＩｎ_yＧａ_1-x-yＮが、発光半導体素子のｐ型半導体層を構成することを特徴とする請求項１記載の半導体装置。
ｎ型ＳｉＣからなる半導体層上にＮｉ層、Ｔｉ層、ボンディングメタル層としてのＡｕ層を順次積層させたことを特徴とする半導体装置。
上記ｎ型ＳｉＣが、発光半導体素子のｎ型半導体層を構成することを特徴とする請求項３記載の半導体装置。
上記ｎ型ＳｉＣ上に設けた積層構造の最上層となるｐ型Ａｌ_xＩｎ_yＧａ_1-x-yＮ（但し、０≦ｘ≦１，０≦ｙ≦１）を設けると共に、前記ｐ型Ａｌ_xＩｎ_yＧａ_1-x-yＮに接するＮｉ層を設け、前記Ｎｉ層とボンディングメタル層としてのＡｕ層との間にＴｉ層を介在させることを特徴とする請求項３または４に記載の半導体装置。
半導体層上にＮｉ層を堆積させたのち、引き続いて、前記Ｎｉ層上に、Ｔｉ層及びＡｕ層を順次堆積させたことを特徴とする半導体装置の製造方法。
半導体層にＮｉ層を堆積させたのち、アニール処理を施し、次いで、前記Ｎｉ層上に、Ｔｉ層及びＡｕ層を順次堆積させたことを特徴とする半導体装置の製造方法。
上記半導体層が、ｐ型Ａｌ_xＩｎ_yＧａ_1-x-yＮ（但し、０≦ｘ≦１，０≦ｙ≦１）であることを特徴とする請求項６または７に記載の半導体装置の製造方法。
上記アニール処理の温度が、８００℃以下であることを特徴とする請求項８記載の半導体装置の製造方法。
上記ｐ型Ａｌ_xＩｎ_yＧａ_1-x-yＮが、発光半導体素子のｐ型半導体層を構成することを特徴とする請求項６乃至９のいずれか１項に記載の半導体装置の製造方法。
上記半導体層が、ｎ型ＳｉＣであることを特徴とする請求項７記載の半導体装置の製造方法。
上記アニール処理の温度が、８００℃以上であることを特徴とする請求項１１記載の半導体装置の製造方法。
上記アニール処理を施したのち、Ｔｉ層を堆積する前にフッ酸系溶剤による処理を行うことを特徴とする請求項１２記載の半導体装置の製造方法。
上記ｎ型ＳｉＣが、発光半導体素子のｎ型半導体層を構成することを特徴とする請求項７乃至請求項１３のいずれか１項に記載の半導体装置の製造方法。
上記ｎ型ＳｉＣ上に、ｐ型Ａｌ_xＩｎ_yＧａ_1-x-yＮ（但し、０≦ｘ≦１，０≦ｙ≦１）を最上層とする多層構造を設けると共に、前記ｐ型Ａｌ_xＩｎ_yＧａ_1-x-yＮにＮｉ層を堆積させたのち、前記Ｎｉ層上に、Ｔｉ層３及びＡｕ層４を順次堆積させたことを特徴とする請求項７乃至１４のいずれか１項に記載の半導体装置の製造方法。
上記ｎ型ＳｉＣに対するｎ側電極を形成したのち、上記ｐ型Ａｌ_xＩｎ_yＧａ_1-x-yＮに対するｐ側電極を形成することを特徴とする請求項１５記載の半導体装置の製造方法。
上記Ｎｉ層、Ｔｉ層、及び、Ａｕ層のうち、少なくとも、Ｔｉ層及びＡｕ層を所定の形状にエッチングして電極を形成することを特徴とする請求項６乃至１６のいずれか１項に記載の半導体装置の製造方法。