JPH1155145A - 送受信機用集積回路 - Google Patents
送受信機用集積回路Info
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- JPH1155145A JPH1155145A JP9211598A JP21159897A JPH1155145A JP H1155145 A JPH1155145 A JP H1155145A JP 9211598 A JP9211598 A JP 9211598A JP 21159897 A JP21159897 A JP 21159897A JP H1155145 A JPH1155145 A JP H1155145A
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Abstract
(57)【要約】
【課題】 アナログ回路とデジタル回路とを同一のチッ
プ上に集積化した場合、デジタル回路の信号が雑音とし
てアナログ回路に悪影響を与えることになる。 【解決手段】 テレビジョン放送などのチューナ部に使
用される周波数変換ブロックと局部発振周波数を制御す
るためのＰＬＬブロックを同一チップ上に集積化してな
る集積回路において、周波数変換ブロックであるアナロ
グ部２２とＰＬＬブロックであるデジタル部２３の正・
負の電源端子を各々分け、かつアナログ部２２とデジタ
ル部２３の境界部分の半導体基板２１上に、アナログ用
およびデジタル用の各負側電源端子２５，２７およびグ
ランドパターン２９，３３とは独立した基準電位端子３
８および半導体基板２１に接続された基準電位パターン
３６を設けてアナログ部２２とデジタル部２３とを分離
し、アナログ部２２に対するデジタル部２３の雑音の影
響を抑制する。
プ上に集積化した場合、デジタル回路の信号が雑音とし
てアナログ回路に悪影響を与えることになる。 【解決手段】 テレビジョン放送などのチューナ部に使
用される周波数変換ブロックと局部発振周波数を制御す
るためのＰＬＬブロックを同一チップ上に集積化してな
る集積回路において、周波数変換ブロックであるアナロ
グ部２２とＰＬＬブロックであるデジタル部２３の正・
負の電源端子を各々分け、かつアナログ部２２とデジタ
ル部２３の境界部分の半導体基板２１上に、アナログ用
およびデジタル用の各負側電源端子２５，２７およびグ
ランドパターン２９，３３とは独立した基準電位端子３
８および半導体基板２１に接続された基準電位パターン
３６を設けてアナログ部２２とデジタル部２３とを分離
し、アナログ部２２に対するデジタル部２３の雑音の影
響を抑制する。
Description
【０００１】
【発明の属する技術分野】本発明は、送受信機用集積回
路に関し、特にアナログ部とデジタル部とを同一の半導
体基板（チップ）上に集積化してなる送受信機用集積回
路に関する。
路に関し、特にアナログ部とデジタル部とを同一の半導
体基板（チップ）上に集積化してなる送受信機用集積回
路に関する。
【０００２】
【従来の技術】従来、例えばテレビジョン放送のチュー
ナ部分は、周波数変換用発振器、ミキサおよび中間周波
増幅器を一つにまとめた周波数変換ブロック用の集積回
路と、上記周波数変換用発振器に供給する局部発振周波
数を希望受信周波数に応じて制御するためのＰＬＬ(Pha
se Locked Loop) 回路用の集積回路の２つの集積回路に
よって構成されていた。ところが、今後は、液晶テレビ
等の薄型・小型化、パーソナルコンピュータへのテレビ
チューナの内蔵化の傾向に伴い、又不要輻射（発振信号
の漏洩）の点から、２つの集積回路を１つの集積回路に
まとめることが要求されている。
ナ部分は、周波数変換用発振器、ミキサおよび中間周波
増幅器を一つにまとめた周波数変換ブロック用の集積回
路と、上記周波数変換用発振器に供給する局部発振周波
数を希望受信周波数に応じて制御するためのＰＬＬ(Pha
se Locked Loop) 回路用の集積回路の２つの集積回路に
よって構成されていた。ところが、今後は、液晶テレビ
等の薄型・小型化、パーソナルコンピュータへのテレビ
チューナの内蔵化の傾向に伴い、又不要輻射（発振信号
の漏洩）の点から、２つの集積回路を１つの集積回路に
まとめることが要求されている。
【０００３】
【発明が解決しようとする課題】しかしながら、周波数
変換ブロック用の集積回路はアナログ回路によって構成
され、ＰＬＬ回路用の集積回路はデジタル回路によって
構成されており、この場合、アナログ回路は５０〜８５
０ＭＨｚで動作する高周波／高感度／低雑音が要求され
るが、デジタル回路と同一のチップ上に集積化した際
に、デジタル回路の信号が雑音としてアナログ回路に悪
影響を与えることになるため、これをどのようにして防
ぐかが課題である。
変換ブロック用の集積回路はアナログ回路によって構成
され、ＰＬＬ回路用の集積回路はデジタル回路によって
構成されており、この場合、アナログ回路は５０〜８５
０ＭＨｚで動作する高周波／高感度／低雑音が要求され
るが、デジタル回路と同一のチップ上に集積化した際
に、デジタル回路の信号が雑音としてアナログ回路に悪
影響を与えることになるため、これをどのようにして防
ぐかが課題である。
【０００４】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、アナログ回路とデジ
タル回路の同一チップへの混載化に際して、両回路の相
互干渉を抑えるようにした送受信機用集積回路を提供す
ることにある。
であり、その目的とするところは、アナログ回路とデジ
タル回路の同一チップへの混載化に際して、両回路の相
互干渉を抑えるようにした送受信機用集積回路を提供す
ることにある。
【０００５】
【課題を解決するための手段】本発明による送受信機用
集積回路は、アナログ部とデジタル部とを同一のチップ
上に集積化するに当り、アナログ部に電力を供給する第
１の電源供給手段と、デジタル部に電力を供給する第２
の電源供給手段と、チップ上のアナログ部とデジタル部
との境界部分に、第１，第２の電源供給手段とは独立し
て設けられた基準電位付与手段とを備えた構成となって
いる。
集積回路は、アナログ部とデジタル部とを同一のチップ
上に集積化するに当り、アナログ部に電力を供給する第
１の電源供給手段と、デジタル部に電力を供給する第２
の電源供給手段と、チップ上のアナログ部とデジタル部
との境界部分に、第１，第２の電源供給手段とは独立し
て設けられた基準電位付与手段とを備えた構成となって
いる。
【０００６】上記構成の送受信機用集積回路において、
アナログ部およびデジタル部には、互いに独立した第
１，第２の電源供給手段によって別々に電力が供給され
る。そして、アナログ部とデジタル部は、チップ上に設
けられた基準電位付与手段によって分離されていること
から、デジタル部で発生した雑音はアナログ部には回り
込まずに、当該基準電位付与手段を経由して外部の基準
電位点（例えば、グランド）へ出力される。
アナログ部およびデジタル部には、互いに独立した第
１，第２の電源供給手段によって別々に電力が供給され
る。そして、アナログ部とデジタル部は、チップ上に設
けられた基準電位付与手段によって分離されていること
から、デジタル部で発生した雑音はアナログ部には回り
込まずに、当該基準電位付与手段を経由して外部の基準
電位点（例えば、グランド）へ出力される。
【０００７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しつつ詳細に説明する。
て図面を参照しつつ詳細に説明する。
【０００８】図１は、本発明が適用される例えばテレビ
ジョン放送のチューナ部の構成を示すブロック図であ
る。図１において、アンテナ１１で受信されたテレビ電
波は、バンドパスフィルタ１２、高周波増幅器１３およ
びバンドパスフィルタ１４を経てミキサ１５の一方の入
力となる。また、ミキサ１５の他方の入力として、発振
器１６から出力される局部発振周波数が供給される。
ジョン放送のチューナ部の構成を示すブロック図であ
る。図１において、アンテナ１１で受信されたテレビ電
波は、バンドパスフィルタ１２、高周波増幅器１３およ
びバンドパスフィルタ１４を経てミキサ１５の一方の入
力となる。また、ミキサ１５の他方の入力として、発振
器１６から出力される局部発振周波数が供給される。
【０００９】発振器１６から出力される局部発振周波数
は、ＰＬＬ回路１７によって希望受信周波数に応じて制
御される。ミキサ１５は、高周波増幅器１３で増幅され
た高周波テレビ信号を、発振器１６から出力される局部
発振周波数と混合することによって５８．７５ＭＨｚの
映像中間周波数（ＩＦ）信号として取り出す。この映像
中間周波数信号は、中間周波増幅器１８を介して映像検
波回路（図示せず）に供給される。
は、ＰＬＬ回路１７によって希望受信周波数に応じて制
御される。ミキサ１５は、高周波増幅器１３で増幅され
た高周波テレビ信号を、発振器１６から出力される局部
発振周波数と混合することによって５８．７５ＭＨｚの
映像中間周波数（ＩＦ）信号として取り出す。この映像
中間周波数信号は、中間周波増幅器１８を介して映像検
波回路（図示せず）に供給される。
【００１０】上記構成のテレビジョン放送のチューナ部
において、通常、ミキサ１５、発振器１６および中間周
波増幅器１８からなる周波数変換ブロックはアナログ回
路によって構成され、ＰＬＬ回路１７はデジタル回路に
よって構成される。本発明では、アナログ回路であるミ
キサ１５、発振器１６および中間周波増幅器１８と、デ
ジタル回路であるＰＬＬ回路１７とを、同一の半導体基
板（チップ）上に集積化しようとするものである。
において、通常、ミキサ１５、発振器１６および中間周
波増幅器１８からなる周波数変換ブロックはアナログ回
路によって構成され、ＰＬＬ回路１７はデジタル回路に
よって構成される。本発明では、アナログ回路であるミ
キサ１５、発振器１６および中間周波増幅器１８と、デ
ジタル回路であるＰＬＬ回路１７とを、同一の半導体基
板（チップ）上に集積化しようとするものである。
【００１１】図２は、本発明の一実施形態を示すチップ
のレイアウトパターンの概略断面図である。図２におい
て、例えばＰ型の半導体基板（チップ）２１上には、例
えば中央付近を境界として、アナログ部２２とデジタル
部２３とが搭載されている。アナログ部２２にはミキサ
１５、発振器１６および中間周波増幅器１８からなる周
波数変換ブロックが形成され、デジタル部２３にはＰＬ
Ｌ回路１７が形成される。そして、アナログ部２２に対
して電力を供給する正側電源端子２４および負側電源端
子２５が、またデジタル部２３に対して電力を供給する
正側電源端子２６および負側電源端子２７がそれぞれ別
々に設けられている。
のレイアウトパターンの概略断面図である。図２におい
て、例えばＰ型の半導体基板（チップ）２１上には、例
えば中央付近を境界として、アナログ部２２とデジタル
部２３とが搭載されている。アナログ部２２にはミキサ
１５、発振器１６および中間周波増幅器１８からなる周
波数変換ブロックが形成され、デジタル部２３にはＰＬ
Ｌ回路１７が形成される。そして、アナログ部２２に対
して電力を供給する正側電源端子２４および負側電源端
子２５が、またデジタル部２３に対して電力を供給する
正側電源端子２６および負側電源端子２７がそれぞれ別
々に設けられている。
【００１２】アナログ用の正側電源端子２４および負側
電源端子２５は、アナログ部２２の領域内にＡｌ（アル
ミニウム）配線されている電源パターン２８およびグラ
ンドパターン２９にそれぞれコンタクトがとられたパッ
ド３０，３１に対してワイヤボンディングによって接続
されている。同様に、デジタル用の正側電源端子２６お
よび負側電源端子２７は、デジタル部２３の領域内にＡ
ｌ配線されている電源パターン３２およびグランドパタ
ーン３３にそれぞれコンタクトがとられたパッド３４，
３５に対してワイヤボンディングによって接続されてい
る。
電源端子２５は、アナログ部２２の領域内にＡｌ（アル
ミニウム）配線されている電源パターン２８およびグラ
ンドパターン２９にそれぞれコンタクトがとられたパッ
ド３０，３１に対してワイヤボンディングによって接続
されている。同様に、デジタル用の正側電源端子２６お
よび負側電源端子２７は、デジタル部２３の領域内にＡ
ｌ配線されている電源パターン３２およびグランドパタ
ーン３３にそれぞれコンタクトがとられたパッド３４，
３５に対してワイヤボンディングによって接続されてい
る。
【００１３】また、半導体基板２１上のアナログ部２２
とデジタル部２３の境界部分には、アナログ用のグラン
ドパターン２９およびデジタル用のグランドパターン３
３とは独立した基準電位パターン３６がＡｌ配線されて
いる。この基準電位パターン３６は、その下方に例えば
イオン注入によって形成されたＰ+ 不純物層３７とコン
タクトがとられることによって半導体基板２１と接続さ
れている。また、基準電位パターン３６に対して基準電
位（例えば、グランドレベル）を付与する基準電位端子
３７が設けられている。
とデジタル部２３の境界部分には、アナログ用のグラン
ドパターン２９およびデジタル用のグランドパターン３
３とは独立した基準電位パターン３６がＡｌ配線されて
いる。この基準電位パターン３６は、その下方に例えば
イオン注入によって形成されたＰ+ 不純物層３７とコン
タクトがとられることによって半導体基板２１と接続さ
れている。また、基準電位パターン３６に対して基準電
位（例えば、グランドレベル）を付与する基準電位端子
３７が設けられている。
【００１４】この基準電位端子３７は、基準電位パター
ン３６にコンタクトがとられたパッド３９に対してワイ
ヤボンディングによって接続されており、デジタル用の
負側電源端子２７と共に外部のデジタル用グランドに接
続される。なお、アナログ用の負側電源端子２５は、デ
ジタル用グランドとは独立した外部のアナログ用のグラ
ンドに接続される。
ン３６にコンタクトがとられたパッド３９に対してワイ
ヤボンディングによって接続されており、デジタル用の
負側電源端子２７と共に外部のデジタル用グランドに接
続される。なお、アナログ用の負側電源端子２５は、デ
ジタル用グランドとは独立した外部のアナログ用のグラ
ンドに接続される。
【００１５】上述したように、テレビジョン放送のチュ
ーナ部に使用される周波数変換ブロックと局部発振周波
数を制御するためのＰＬＬブロックを同一チップ上に集
積化してなる集積回路において、周波数変換ブロックで
あるアナログ部２２とＰＬＬブロックであるデジタル部
２３の正・負の電源端子を各々分け、かつアナログ部２
２とデジタル部２３の境界部分の半導体基板２１上に、
アナログ用およびデジタル用の各負側電源端子２５，２
７およびグランドパターン２９，３３とは独立した基準
電位端子３８および半導体基板２１に接続された基準電
位パターン３６を設けたことで、アナログ部２２に対す
るデジタル部２３の雑音の影響を抑制することができ
る。
ーナ部に使用される周波数変換ブロックと局部発振周波
数を制御するためのＰＬＬブロックを同一チップ上に集
積化してなる集積回路において、周波数変換ブロックで
あるアナログ部２２とＰＬＬブロックであるデジタル部
２３の正・負の電源端子を各々分け、かつアナログ部２
２とデジタル部２３の境界部分の半導体基板２１上に、
アナログ用およびデジタル用の各負側電源端子２５，２
７およびグランドパターン２９，３３とは独立した基準
電位端子３８および半導体基板２１に接続された基準電
位パターン３６を設けたことで、アナログ部２２に対す
るデジタル部２３の雑音の影響を抑制することができ
る。
【００１６】すなわち、アナログ部２２とデジタル部２
３を混載した集積回路において、デジタル部２３のカウ
ンター等によって発生したデジタル雑音電流は、トラン
ジスタ等の寄生容量を介して半導体基板２１に漏れ、当
該基板２１を介してアナログ部２２に回り込むが、アナ
ログ部２２とデジタル部２３の間にインピーダンスの低
い基準電位パターン３６を設けたことにより、デジタル
部２３で発生し、トランジスタ等の寄生容量を介して半
導体基板２１に漏れたデジタル雑音電流は、基準電位端
子３７に接続された基準電位パターン３６に吸い上げら
れ、外部の基準電位点（例えば、グランド）に出力され
る。したがって、デジタル部２３で発生したデジタル雑
音電流は、アナログ部２２に悪影響を及ぼさないため、
良好な電気的特性が得られる。
３を混載した集積回路において、デジタル部２３のカウ
ンター等によって発生したデジタル雑音電流は、トラン
ジスタ等の寄生容量を介して半導体基板２１に漏れ、当
該基板２１を介してアナログ部２２に回り込むが、アナ
ログ部２２とデジタル部２３の間にインピーダンスの低
い基準電位パターン３６を設けたことにより、デジタル
部２３で発生し、トランジスタ等の寄生容量を介して半
導体基板２１に漏れたデジタル雑音電流は、基準電位端
子３７に接続された基準電位パターン３６に吸い上げら
れ、外部の基準電位点（例えば、グランド）に出力され
る。したがって、デジタル部２３で発生したデジタル雑
音電流は、アナログ部２２に悪影響を及ぼさないため、
良好な電気的特性が得られる。
【００１７】ところで、デジタル部２３であるＰＬＬ回
路１７は、図３に示すように、位相比較器（ＰＤ）４１
と、ループフィルタ４２と、電圧制御発振器（ＶＣＯ）
４３と、分周器４４とから構成されている。このＰＬＬ
回路１７からなるデジタル部２３は、上述した集積回路
化に当たっては、エミッタ結合論理回路および電流注入
論理回路によって構成される。
路１７は、図３に示すように、位相比較器（ＰＤ）４１
と、ループフィルタ４２と、電圧制御発振器（ＶＣＯ）
４３と、分周器４４とから構成されている。このＰＬＬ
回路１７からなるデジタル部２３は、上述した集積回路
化に当たっては、エミッタ結合論理回路および電流注入
論理回路によって構成される。
【００１８】図４に、エミッタ結合論理回路（Ａ）およ
び電流注入論理回路（Ｂ）の回路構成の一例（インバー
タ）を示す。図４（Ａ）において、エミッタ結合論理回
路は、エミッタが共通に接続された一対のＮＰＮトラン
ジスタＱ１，Ｑ２と、これらトランジスタＱ１，Ｑ２の
エミッタ共通接続点とグランドとの間に接続された定電
流源Ｉ１と、トランジスタＱ１，Ｑ２の各コレクタと電
源Ｖｃｃの間に接続された抵抗Ｒ１，Ｒ２とからなる差
動対である。
び電流注入論理回路（Ｂ）の回路構成の一例（インバー
タ）を示す。図４（Ａ）において、エミッタ結合論理回
路は、エミッタが共通に接続された一対のＮＰＮトラン
ジスタＱ１，Ｑ２と、これらトランジスタＱ１，Ｑ２の
エミッタ共通接続点とグランドとの間に接続された定電
流源Ｉ１と、トランジスタＱ１，Ｑ２の各コレクタと電
源Ｖｃｃの間に接続された抵抗Ｒ１，Ｒ２とからなる差
動対である。
【００１９】図４（Ｂ）において、電流注入論理回路
は、電源Ｖｃｃに一端が接続された抵抗Ｒ３と、この抵
抗Ｒ３の他端にエミッタが接続されかつベースが接地さ
れたＰＮＰトランジスタＱ３と、このトランジスタＱ３
のコレクタにベースが接続されかつエミッタが接地され
たＮＰＮトランジスタＱ４とからなり、トランジスタＱ
４のコレクタから出力が導出される構成となっている。
は、電源Ｖｃｃに一端が接続された抵抗Ｒ３と、この抵
抗Ｒ３の他端にエミッタが接続されかつベースが接地さ
れたＰＮＰトランジスタＱ３と、このトランジスタＱ３
のコレクタにベースが接続されかつエミッタが接地され
たＮＰＮトランジスタＱ４とからなり、トランジスタＱ
４のコレクタから出力が導出される構成となっている。
【００２０】このデジタル部２３において、エミッタ結
合論理回路については、図４（Ａ）に示すようにすべて
差動型にし、かつ論理振幅を小さく設定する。論理振幅
を小さく、差動型にすることにより、アナログ部２２に
おいて発生した高周波アナログ信号による論理回路の誤
動作を防ぐことができ、また高い周波数成分を含んでい
る方形波のようなデジタル信号が、トランジスタＱ１，
Ｑ２の寄生容量Ｃｏを介して半導体基板２１へ漏れるの
を防いでいる。
合論理回路については、図４（Ａ）に示すようにすべて
差動型にし、かつ論理振幅を小さく設定する。論理振幅
を小さく、差動型にすることにより、アナログ部２２に
おいて発生した高周波アナログ信号による論理回路の誤
動作を防ぐことができ、また高い周波数成分を含んでい
る方形波のようなデジタル信号が、トランジスタＱ１，
Ｑ２の寄生容量Ｃｏを介して半導体基板２１へ漏れるの
を防いでいる。
【００２１】図５に、エミッタ結合論理回路として、Ｐ
ＬＬ回路の例えば分周器４４（図３を参照）の一部を構
成するデータフリップ・フロップの回路例を示す。
ＬＬ回路の例えば分周器４４（図３を参照）の一部を構
成するデータフリップ・フロップの回路例を示す。
【００２２】図５において、トランジスタＱ１１，Ｑ１
２の各エミッタが共通に接続され、これらトランジスタ
Ｑ１１，Ｑ１２の各ベースがＤ入力、ＸＤ入力となる。
また、トランジスタＱ１３，Ｑ１４の各エミッタが共通
に接続され、トランジスタＱ１３のコレクタおよびトラ
ンジスタＱ１４のベースがトランジスタＱ１１のコレク
タと接続点ａで接続され、さらに抵抗Ｒ１１を介して電
源Ｖｃｃに接続されている。同様に、トランジスタＱ１
４のコレクタおよびトランジスタＱ１３のベースがトラ
ンジスタＱ１２のコレクタと接続点ｂで接続され、さら
に抵抗Ｒ１２を介して電源Ｖｃｃに接続されている。
２の各エミッタが共通に接続され、これらトランジスタ
Ｑ１１，Ｑ１２の各ベースがＤ入力、ＸＤ入力となる。
また、トランジスタＱ１３，Ｑ１４の各エミッタが共通
に接続され、トランジスタＱ１３のコレクタおよびトラ
ンジスタＱ１４のベースがトランジスタＱ１１のコレク
タと接続点ａで接続され、さらに抵抗Ｒ１１を介して電
源Ｖｃｃに接続されている。同様に、トランジスタＱ１
４のコレクタおよびトランジスタＱ１３のベースがトラ
ンジスタＱ１２のコレクタと接続点ｂで接続され、さら
に抵抗Ｒ１２を介して電源Ｖｃｃに接続されている。
【００２３】接続点ａ，ｂにはトランジスタＱ１５，Ｑ
１６の各ベースが接続され、これらトランジスタＱ１
５，Ｑ１６の各エミッタが共通に接続されている。ま
た、トランジスタＱ１７，Ｑ１８の各エミッタが共通に
接続され、トランジスタＱ１７のコレクタおよびトラン
ジスタＱ１８のベースがトランジスタＱ１５のコレクタ
と接続点ｃで接続され、さらに抵抗Ｒ１３を介して電源
Ｖｃｃに接続されている。同様に、トランジスタＱ１８
のコレクタおよびトランジスタＱ１７のベースがトラン
ジスタＱ１６のコレクタと接続点ｄで接続され、さらに
抵抗Ｒ１４を介して電源Ｖｃｃに接続されている。そし
て、接続点ｃ，ｄからＱ出力およびＸＱ出力が導出され
る。
１６の各ベースが接続され、これらトランジスタＱ１
５，Ｑ１６の各エミッタが共通に接続されている。ま
た、トランジスタＱ１７，Ｑ１８の各エミッタが共通に
接続され、トランジスタＱ１７のコレクタおよびトラン
ジスタＱ１８のベースがトランジスタＱ１５のコレクタ
と接続点ｃで接続され、さらに抵抗Ｒ１３を介して電源
Ｖｃｃに接続されている。同様に、トランジスタＱ１８
のコレクタおよびトランジスタＱ１７のベースがトラン
ジスタＱ１６のコレクタと接続点ｄで接続され、さらに
抵抗Ｒ１４を介して電源Ｖｃｃに接続されている。そし
て、接続点ｃ，ｄからＱ出力およびＸＱ出力が導出され
る。
【００２４】また、トランジスタＱ１１，Ｑ１２のエミ
ッタ共通接続点にはトランジスタＱ１９のコレクタが、
トランジスタＱ１３，Ｑ１４のエミッタ共通接続点には
トランジスタＱ２０のコレクタが、トランジスタＱ１
５，Ｑ１６のエミッタ共通接続点にはトランジスタＱ２
１のコレクタが、トランジスタＱ１７，Ｑ１８のエミッ
タ共通接続点にはトランジスタＱ２２のコレクタがそれ
ぞれ接続されている。トランジスタＱ１９とトランジス
タＱ２０の各エミッタが共通に接続され、トランジスタ
Ｑ２１とトランジスタＱ２２の各エミッタが共通に接続
されている。
ッタ共通接続点にはトランジスタＱ１９のコレクタが、
トランジスタＱ１３，Ｑ１４のエミッタ共通接続点には
トランジスタＱ２０のコレクタが、トランジスタＱ１
５，Ｑ１６のエミッタ共通接続点にはトランジスタＱ２
１のコレクタが、トランジスタＱ１７，Ｑ１８のエミッ
タ共通接続点にはトランジスタＱ２２のコレクタがそれ
ぞれ接続されている。トランジスタＱ１９とトランジス
タＱ２０の各エミッタが共通に接続され、トランジスタ
Ｑ２１とトランジスタＱ２２の各エミッタが共通に接続
されている。
【００２５】そして、トランジスタＱ１９，Ｑ２２の各
ベースが共通に接続されてＸＣＫ入力となり、トランジ
スタＱ２０，Ｑ２１の各ベースが共通に接続されてＣＫ
入力となる。また、トランジスタＱ１９，Ｑ２０のエミ
ッタ共通接続点には抵抗Ｒ１５の一端が接続され、トラ
ンジスタＱ２１，Ｑ２２の各エミッタ共通接続点には抵
抗Ｒ１６の一端が接続されている。抵抗Ｒ１５，Ｒ１６
の各他端には、トランジスタＱ２３，Ｑ２４の各コレク
タが接続されている。トランジスタＱ２３，Ｑ２４は各
ベースに所定の直流バイアス電圧Ｅが印加され、各エミ
ッタと接地間に接続された抵抗Ｒ１７，Ｒ１８と共に定
電流源５１，５２を構成している。
ベースが共通に接続されてＸＣＫ入力となり、トランジ
スタＱ２０，Ｑ２１の各ベースが共通に接続されてＣＫ
入力となる。また、トランジスタＱ１９，Ｑ２０のエミ
ッタ共通接続点には抵抗Ｒ１５の一端が接続され、トラ
ンジスタＱ２１，Ｑ２２の各エミッタ共通接続点には抵
抗Ｒ１６の一端が接続されている。抵抗Ｒ１５，Ｒ１６
の各他端には、トランジスタＱ２３，Ｑ２４の各コレク
タが接続されている。トランジスタＱ２３，Ｑ２４は各
ベースに所定の直流バイアス電圧Ｅが印加され、各エミ
ッタと接地間に接続された抵抗Ｒ１７，Ｒ１８と共に定
電流源５１，５２を構成している。
【００２６】ここで、エミッタ結合論理回路の代表的な
回路である上記構成のデータフリップ・フロップ回路に
おいて、定電流源５１，５２を構成しているトランジス
タＱ２３，Ｑ２４の各コレクタに直列に接続された抵抗
Ｒ１５，Ｒ１６が無い場合を考えると、トランジスタＱ
２３，Ｑ２４には寄生容量Ｃｏが存在することから、こ
の寄生容量Ｃｏを介して半導体基板へ高周波信号がリー
クすることになる。
回路である上記構成のデータフリップ・フロップ回路に
おいて、定電流源５１，５２を構成しているトランジス
タＱ２３，Ｑ２４の各コレクタに直列に接続された抵抗
Ｒ１５，Ｒ１６が無い場合を考えると、トランジスタＱ
２３，Ｑ２４には寄生容量Ｃｏが存在することから、こ
の寄生容量Ｃｏを介して半導体基板へ高周波信号がリー
クすることになる。
【００２７】ところが、本実施形態においては、定電流
源５１，５２を構成しているトランジスタＱ２３，Ｑ２
４の各コレクタに抵抗Ｒ１５，Ｒ１６を直列に接続した
ことで、この直列抵抗Ｒ１５，Ｒ１６とトランジスタＱ
２３，Ｑ２４の寄生容量Ｃｏによって高域遮断フィルタ
が形成されることになるため、この高域遮断フィルタに
よって高周波信号が遮断される。
源５１，５２を構成しているトランジスタＱ２３，Ｑ２
４の各コレクタに抵抗Ｒ１５，Ｒ１６を直列に接続した
ことで、この直列抵抗Ｒ１５，Ｒ１６とトランジスタＱ
２３，Ｑ２４の寄生容量Ｃｏによって高域遮断フィルタ
が形成されることになるため、この高域遮断フィルタに
よって高周波信号が遮断される。
【００２８】したがって、半導体基板への高周波信号の
リークを抑制できるため、アナログ部２２に対するビー
ト障害などの悪影響を抑制することができる。なお、本
例では、エミッタ結合論理回路としてデータフリップ・
フロップ回路を示したが、これに限定されるものではな
く、種々の回路構成のエミッタ結合論理回路に適用可能
である。
リークを抑制できるため、アナログ部２２に対するビー
ト障害などの悪影響を抑制することができる。なお、本
例では、エミッタ結合論理回路としてデータフリップ・
フロップ回路を示したが、これに限定されるものではな
く、種々の回路構成のエミッタ結合論理回路に適用可能
である。
【００２９】なお、上記実施形態においては、テレビジ
ョン放送のチューナ部に適用した場合について説明した
が、これに限定されるものではなく、ＡＭ放送、ＦＭ放
送、短波放送などのチューナ部や、携帯電話の送受信機
などにも同様に適用し得るものである。
ョン放送のチューナ部に適用した場合について説明した
が、これに限定されるものではなく、ＡＭ放送、ＦＭ放
送、短波放送などのチューナ部や、携帯電話の送受信機
などにも同様に適用し得るものである。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
アナログ部とデジタル部とを同一のチップ上に集積化す
るに当り、アナログ部とデジタル部に別々の電源供給手
段にて電力を供給する一方、チップ上のアナログ部とデ
ジタル部との境界部分に、アナログ部・デジタル部の電
源供給手段とは独立した基準電位付与手段を設けてアナ
ログ部とデジタル部を分離したことにより、デジタル部
で発生した雑音がアナログ部には回り込まず、当該基準
電位付与手段を経由して外部の基準電位点へ出力される
ため、アナログ部とデジタル部の相互干渉を抑えること
ができる。
アナログ部とデジタル部とを同一のチップ上に集積化す
るに当り、アナログ部とデジタル部に別々の電源供給手
段にて電力を供給する一方、チップ上のアナログ部とデ
ジタル部との境界部分に、アナログ部・デジタル部の電
源供給手段とは独立した基準電位付与手段を設けてアナ
ログ部とデジタル部を分離したことにより、デジタル部
で発生した雑音がアナログ部には回り込まず、当該基準
電位付与手段を経由して外部の基準電位点へ出力される
ため、アナログ部とデジタル部の相互干渉を抑えること
ができる。
【図１】本発明が適用される例えばテレビジョン放送の
チューナ部の構成を示すブロック図である。
チューナ部の構成を示すブロック図である。
【図２】本発明の一実施形態を示すチップのレイアウト
パターンの概略断面図である。
パターンの概略断面図である。
【図３】ＰＬＬ回路の構成を示すブロック図である。
【図４】エミッタ結合論理回路（Ａ）および電流注入論
理回路（Ｂ）の一例を示す回路図である。
理回路（Ｂ）の一例を示す回路図である。
【図５】エミッタ結合論理回路の代表的な回路であるデ
ータフリップ・フロップ回路の回路構成の一例を示す回
路図である。
ータフリップ・フロップ回路の回路構成の一例を示す回
路図である。
１１…アンテナ、１３…高周波増幅器、１５…ミキサ、
１６…発振器、１７…ＰＬＬ回路、１８…中間周波増幅
器、２１…半導体基板、２２…アナログ部、２３…デジ
タル部、２４，２６…正側電源端子、２５，２７…負側
電源端子、２８，３２…電源パターン、２９，３３…グ
ランドパターン、３６…基準電位パターン、３８…基準
電位端子
１６…発振器、１７…ＰＬＬ回路、１８…中間周波増幅
器、２１…半導体基板、２２…アナログ部、２３…デジ
タル部、２４，２６…正側電源端子、２５，２７…負側
電源端子、２８，３２…電源パターン、２９，３３…グ
ランドパターン、３６…基準電位パターン、３８…基準
電位端子
Claims (5)
- 【請求項１】 アナログ部とデジタル部とを同一の半導
体基板上に集積化してなる送受信機用集積回路であっ
て、 前記アナログ部に電力を供給する第１の電源供給手段
と、 前記デジタル部に電力を供給する第２の電源供給手段
と、 前記半導体基板上の前記アナログ部と前記デジタル部と
の境界部分に、前記第１，第２の電源供給手段とは独立
して設けられた基準電位付与手段とを備えたことを特徴
とする送受信機用集積回路。 - 【請求項２】 前記基準電位付与手段は、前記アナログ
部と前記デジタル部との境界部分における前記半導体基
板に接続されていることを特徴とする請求項１記載の送
受信機用集積回路。 - 【請求項３】 前記アナログ部は、受信機部分に使用さ
れる周波数変換ブロックであり、 前記デジタル部は、前記周波数変換ブロックに供給する
局部発振周波数を制御するためのＰＬＬ回路であること
を特徴とする請求項１記載の送受信機用集積回路。 - 【請求項４】 前記デジタル部は、エミッタ結合論理回
路および電流注入論理回路からなることを特徴とする請
求項１記載の送受信機用集積回路。 - 【請求項５】 前記エミッタ結合論理回路において、定
電流源を構成するトランジスタのコレクタに対して抵抗
が直列に接続されていることを特徴とする請求項４記載
の送受信機用集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21159897A JP3743131B2 (ja) | 1997-08-06 | 1997-08-06 | 送受信機用集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21159897A JP3743131B2 (ja) | 1997-08-06 | 1997-08-06 | 送受信機用集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1155145A true JPH1155145A (ja) | 1999-02-26 |
| JP3743131B2 JP3743131B2 (ja) | 2006-02-08 |
Family
ID=16608423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21159897A Expired - Fee Related JP3743131B2 (ja) | 1997-08-06 | 1997-08-06 | 送受信機用集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3743131B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6377511B1 (en) | 1999-08-30 | 2002-04-23 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2002246553A (ja) * | 2001-02-16 | 2002-08-30 | Matsushita Electric Ind Co Ltd | 半導体集積回路のノイズ低減装置 |
| KR20030049919A (ko) * | 2001-12-17 | 2003-06-25 | 엘지전자 주식회사 | 전자파발생 방지회로 |
| US7196738B2 (en) | 2002-01-22 | 2007-03-27 | Alps Electric Co., Ltd. | Tuner integrated circuit and television tuner using the same circuit |
| JP2009033175A (ja) * | 2007-07-27 | 2009-02-12 | Fujitsu Ltd | 低雑音フリップチップ・パッケージ及びそのフリップ・チップ |
| WO2011030464A1 (ja) * | 2009-09-14 | 2011-03-17 | 富士通株式会社 | Ｐｌｌ回路、ｐｌｌ回路の制御方法、及び受信回路 |
| US9641366B2 (en) | 2014-07-18 | 2017-05-02 | Seiko Epson Corporation | Wireless communication device, electronic apparatus, and moving object |
| US9984991B2 (en) | 2014-07-18 | 2018-05-29 | Seiko Epson Corporation | Circuit device, electronic apparatus and moving object |
| CN112751509A (zh) * | 2019-10-31 | 2021-05-04 | 精工爱普生株式会社 | 电机驱动电路、集成电路装置以及电子设备 |
-
1997
- 1997-08-06 JP JP21159897A patent/JP3743131B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6463008B2 (en) | 1999-08-30 | 2002-10-08 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US8179733B2 (en) | 1999-08-30 | 2012-05-15 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| US6594197B2 (en) | 1999-08-30 | 2003-07-15 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US6819626B2 (en) | 1999-08-30 | 2004-11-16 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7072242B2 (en) | 1999-08-30 | 2006-07-04 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7936621B2 (en) | 1999-08-30 | 2011-05-03 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| US6377511B1 (en) | 1999-08-30 | 2002-04-23 | Hitachi, Ltd. | Semiconductor integrated circuit device |
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| WO2011030464A1 (ja) * | 2009-09-14 | 2011-03-17 | 富士通株式会社 | Ｐｌｌ回路、ｐｌｌ回路の制御方法、及び受信回路 |
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| US9984991B2 (en) | 2014-07-18 | 2018-05-29 | Seiko Epson Corporation | Circuit device, electronic apparatus and moving object |
| CN112751509A (zh) * | 2019-10-31 | 2021-05-04 | 精工爱普生株式会社 | 电机驱动电路、集成电路装置以及电子设备 |
| CN112751509B (zh) * | 2019-10-31 | 2024-02-13 | 精工爱普生株式会社 | 电机驱动电路、集成电路装置以及电子设备 |
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| Publication number | Publication date |
|---|---|
| JP3743131B2 (ja) | 2006-02-08 |
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