JPH1164452A - テスト容易化回路 - Google Patents
テスト容易化回路Info
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- JPH1164452A JPH1164452A JP9219463A JP21946397A JPH1164452A JP H1164452 A JPH1164452 A JP H1164452A JP 9219463 A JP9219463 A JP 9219463A JP 21946397 A JP21946397 A JP 21946397A JP H1164452 A JPH1164452 A JP H1164452A
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- 238000004806 packaging method and process Methods 0.000 abstract 1
- 230000007547 defect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000002950 deficient Effects 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【課題】 従来回路は、テスト論理状態が順次フリップ
フロップを伝搬し、テスト出力ピンに全フリップフロッ
プの論理状態が到達するまでのテストデータ作成に時間
がかかる。 【解決手段】 ボードテスト時にはボードテストピン１
１に予め設定した論理値の信号を入力することにより、
論理ＬＳＩ１内の本来回路２０の論理動作に無関係に、
出力ピン群１２の出力信号を所定論理値に固定する。こ
の状態で入力ピン群１０の中の１つのピンを第１の論理
にし、他のすべての入力ピンを第２の論理値にすると、
テスト出力ピン１３が所定論理値となる。これらのこと
を順次、入力ピン群１０のすべてのピンについて繰り返
すことにより、論理ＬＳＩ１の入力ピン群１０に対する
ボードテストが可能となる。これにより、本来回路２０
の中の論理回路を使用することなく、容易にボードテス
トを実行できる。
フロップを伝搬し、テスト出力ピンに全フリップフロッ
プの論理状態が到達するまでのテストデータ作成に時間
がかかる。 【解決手段】 ボードテスト時にはボードテストピン１
１に予め設定した論理値の信号を入力することにより、
論理ＬＳＩ１内の本来回路２０の論理動作に無関係に、
出力ピン群１２の出力信号を所定論理値に固定する。こ
の状態で入力ピン群１０の中の１つのピンを第１の論理
にし、他のすべての入力ピンを第２の論理値にすると、
テスト出力ピン１３が所定論理値となる。これらのこと
を順次、入力ピン群１０のすべてのピンについて繰り返
すことにより、論理ＬＳＩ１の入力ピン群１０に対する
ボードテストが可能となる。これにより、本来回路２０
の中の論理回路を使用することなく、容易にボードテス
トを実行できる。
Description
【０００１】
【発明の属する技術分野】本発明はテスト容易化回路に
係り、特にプリント基板に論理大規模半導体集積化回路
（ＬＳＩ）を実装してボードテストを容易に行うテスト
容易化回路に関する。
係り、特にプリント基板に論理大規模半導体集積化回路
（ＬＳＩ）を実装してボードテストを容易に行うテスト
容易化回路に関する。
【０００２】
【従来の技術】図２は従来のテスト容易化回路の一例の
構成図を示す。入力端子ＩＮ１とＩＮ２とプリント基板
の接続状態をテストする場合、ＴＥ１端子から信号Ａを
入力してマルチプレクサ１ａ、１ｂが入力端子ＩＮ１、
ＩＮ２の信号を選択するようにする。入力端子ＩＮ１、
ＩＮ２にはハイレベルまたはローレベルを入力し、ま
た、ＳＣＫ端子よりテストクロックＣＫを入力すること
により、フリップフロップ４ａ、４ｂに入力端子ＩＮ
１、ＩＮ２の入力レベルを保持させる。その後、テスト
クロックＣＫにより順次保持データがフリップフロップ
４ａ〜４ｄにシフトされて、出力端子ＴＯＤに出力され
る。ここで、入力端子ＩＮ１、ＩＮ２がオープン不良ま
たは他の端子とショート不良となっている場合は、入力
端子ＩＮ１、ＩＮ２に与えたレベルと異なるレベルが出
力されるので、この場合は不良と判定する。
構成図を示す。入力端子ＩＮ１とＩＮ２とプリント基板
の接続状態をテストする場合、ＴＥ１端子から信号Ａを
入力してマルチプレクサ１ａ、１ｂが入力端子ＩＮ１、
ＩＮ２の信号を選択するようにする。入力端子ＩＮ１、
ＩＮ２にはハイレベルまたはローレベルを入力し、ま
た、ＳＣＫ端子よりテストクロックＣＫを入力すること
により、フリップフロップ４ａ、４ｂに入力端子ＩＮ
１、ＩＮ２の入力レベルを保持させる。その後、テスト
クロックＣＫにより順次保持データがフリップフロップ
４ａ〜４ｄにシフトされて、出力端子ＴＯＤに出力され
る。ここで、入力端子ＩＮ１、ＩＮ２がオープン不良ま
たは他の端子とショート不良となっている場合は、入力
端子ＩＮ１、ＩＮ２に与えたレベルと異なるレベルが出
力されるので、この場合は不良と判定する。
【０００３】出力端子ＯＵＴ１、ＯＵＴ２とプリント基
板との接続状態をテストする場合、ＴＥ１端子から信号
Ａを入力してマルチプレクサ１ａがＴＩＤ端子より入力
されるテストデータを選択し、かつ、マルチプレクサ１
ｂがフリップフロップ４ａの出力データＳ１を選択する
ようにする。これにより、フリップフロップ４ａ〜４ｄ
がシフトレジスタ構造となり、ＴＩＤ端子に与えられる
レベルがＳＣＫ端子より入力されるテストクロックＣＫ
により順次シフトし、出力端子ＯＵＴ１、ＯＵＴ２用の
フリップフロップ４ｃ、４ｄに任意のレベルが設定され
る。
板との接続状態をテストする場合、ＴＥ１端子から信号
Ａを入力してマルチプレクサ１ａがＴＩＤ端子より入力
されるテストデータを選択し、かつ、マルチプレクサ１
ｂがフリップフロップ４ａの出力データＳ１を選択する
ようにする。これにより、フリップフロップ４ａ〜４ｄ
がシフトレジスタ構造となり、ＴＩＤ端子に与えられる
レベルがＳＣＫ端子より入力されるテストクロックＣＫ
により順次シフトし、出力端子ＯＵＴ１、ＯＵＴ２用の
フリップフロップ４ｃ、４ｄに任意のレベルが設定され
る。
【０００４】フリップフロップ４ｃ、４ｄに設定された
レベルは、マルチプレクサ５ａ、５ｂを介してそれぞれ
出力端子ＯＵＴ１、ＯＵＴ２に出力される。ここで、出
力端子ＯＵＴ１、ＯＵＴ２がオープン不良または他の端
子とショート不良となっている場合は、期待値と異なっ
たレベルが出力されるので、この場合は不良と判定す
る。
レベルは、マルチプレクサ５ａ、５ｂを介してそれぞれ
出力端子ＯＵＴ１、ＯＵＴ２に出力される。ここで、出
力端子ＯＵＴ１、ＯＵＴ２がオープン不良または他の端
子とショート不良となっている場合は、期待値と異なっ
たレベルが出力されるので、この場合は不良と判定す
る。
【０００５】このように、この従来回路では、実動作
上、タイミングに余裕のあるフリップフロップ４ａ〜４
ｄを回路基板テスト回路と共用することで、実動作論理
部６の実動作上のタイミングへの影響を小さくできる。
上、タイミングに余裕のあるフリップフロップ４ａ〜４
ｄを回路基板テスト回路と共用することで、実動作論理
部６の実動作上のタイミングへの影響を小さくできる。
【０００６】
【発明が解決しようとする課題】しかるに、上記の従来
回路では、フリップフロップ４ａ〜４ｄ自体の出力にと
って余分な負荷が増えることになり、回路遅延を考慮す
る回路構成とする必要があり、そのため実動作論理のフ
リップフロップを抽出して、データ入力及びクロック入
力部それぞれに実動作信号とテスト信号を切り換えでき
る回路を設けなければならない。
回路では、フリップフロップ４ａ〜４ｄ自体の出力にと
って余分な負荷が増えることになり、回路遅延を考慮す
る回路構成とする必要があり、そのため実動作論理のフ
リップフロップを抽出して、データ入力及びクロック入
力部それぞれに実動作信号とテスト信号を切り換えでき
る回路を設けなければならない。
【０００７】また、従来回路では、実動作論理で使用す
るフリップフロップを、直列に接続してテスト状態の設
定を行っているため、テスト状態を直列に論理値を伝搬
させるための切り換え回路が余分に増え、フリップフロ
ップを動作させてテスト論理状態を出力させるためにク
ロック信号を、テスト論理状態が順次フリップフロップ
を伝搬し、テスト出力ピンに全フリップフロップの論理
状態が到達するまでのテストデータ作成に時間がかか
る。
るフリップフロップを、直列に接続してテスト状態の設
定を行っているため、テスト状態を直列に論理値を伝搬
させるための切り換え回路が余分に増え、フリップフロ
ップを動作させてテスト論理状態を出力させるためにク
ロック信号を、テスト論理状態が順次フリップフロップ
を伝搬し、テスト出力ピンに全フリップフロップの論理
状態が到達するまでのテストデータ作成に時間がかか
る。
【０００８】本発明は以上の点に鑑みなされたもので、
本来回路を出力ピンに出力させないよう簡単なゲート回
路で実現し得るテスト容易化回路を提供することを目的
とする。
本来回路を出力ピンに出力させないよう簡単なゲート回
路で実現し得るテスト容易化回路を提供することを目的
とする。
【０００９】また、本発明の他の目的は、入力ピンのテ
スト状態を本来回路を通さずテスト出力ピンに簡単なゲ
ート回路を通して出力するテスト容易化回路を提供する
ことにある。
スト状態を本来回路を通さずテスト出力ピンに簡単なゲ
ート回路を通して出力するテスト容易化回路を提供する
ことにある。
【００１０】
【課題を解決するための手段】本発明は上記の目的を達
成するため、入力ピン群と出力ピン群の間に接続された
本来回路を内蔵し、プリント基板に実装される論理集積
回路のボードテストを行うテスト容易化回路において、
入力ピン群から本来回路へ入力される信号がそれぞれ分
岐されて入力され、所定の論理演算を行って論理集積回
路に設けたテスト出力ピンへ出力するテスト出力回路
と、論理集積回路に設けたボードテストピンと、ボード
テストピンからのボードテスト信号が共通に入力され、
かつ、本来回路から出力されて出力ピン群を構成する各
出力ピンへ供給される出力信号が入力され、これらの入
力信号に対して所定の論理演算を行って出力ピン群を構
成する各出力ピンへ出力する、出力ピン毎に設けられた
出力回路とを有し、ボードテスト時はボードテストピン
に予め設定した論理値の信号を入力して出力ピン群の出
力信号を所定論理値に固定し、入力ピン群にテスト信号
を入力してテスト出力ピンの出力信号の論理値に基づい
てボードテストを行うように構成したものである。
成するため、入力ピン群と出力ピン群の間に接続された
本来回路を内蔵し、プリント基板に実装される論理集積
回路のボードテストを行うテスト容易化回路において、
入力ピン群から本来回路へ入力される信号がそれぞれ分
岐されて入力され、所定の論理演算を行って論理集積回
路に設けたテスト出力ピンへ出力するテスト出力回路
と、論理集積回路に設けたボードテストピンと、ボード
テストピンからのボードテスト信号が共通に入力され、
かつ、本来回路から出力されて出力ピン群を構成する各
出力ピンへ供給される出力信号が入力され、これらの入
力信号に対して所定の論理演算を行って出力ピン群を構
成する各出力ピンへ出力する、出力ピン毎に設けられた
出力回路とを有し、ボードテスト時はボードテストピン
に予め設定した論理値の信号を入力して出力ピン群の出
力信号を所定論理値に固定し、入力ピン群にテスト信号
を入力してテスト出力ピンの出力信号の論理値に基づい
てボードテストを行うように構成したものである。
【００１１】本発明では、ボードテスト時にはボードテ
ストピンに予め設定した論理値の信号を入力することに
より、本来回路の論理動作に無関係に出力ピン群の出力
信号を所定論理値に固定した状態で、入力ピン群の入力
論理値に応じた論理値を本来回路をバイパスしてテスト
出力回路を介してテスト出力ピンに出力することができ
る。
ストピンに予め設定した論理値の信号を入力することに
より、本来回路の論理動作に無関係に出力ピン群の出力
信号を所定論理値に固定した状態で、入力ピン群の入力
論理値に応じた論理値を本来回路をバイパスしてテスト
出力回路を介してテスト出力ピンに出力することができ
る。
【００１２】
【発明の実施の形態】次に本発明の実施の形態について
図面と共に説明する。
図面と共に説明する。
【００１３】図１は本発明になるテスト容易化回路の一
実施の形態の構成図を示す。この実施の形態は、論理大
規模集積回路（ＬＳＩ）１をプリント基板に実装して論
理ＬＳＩ１とプリント基板の接続テスト、すなわちボー
ドテストを簡単に実現するために、論理ＬＳＩ１内のす
べての入力ピン群（テスト入力ピンは除く）１０直後の
入力回路２１の出力を、本来回路２０へ入力すると共
に、分岐して多入力論理和回路のテスト出力回路３１に
接続し、その出力信号をテスト出力ピン１３に出力する
構成である。
実施の形態の構成図を示す。この実施の形態は、論理大
規模集積回路（ＬＳＩ）１をプリント基板に実装して論
理ＬＳＩ１とプリント基板の接続テスト、すなわちボー
ドテストを簡単に実現するために、論理ＬＳＩ１内のす
べての入力ピン群（テスト入力ピンは除く）１０直後の
入力回路２１の出力を、本来回路２０へ入力すると共
に、分岐して多入力論理和回路のテスト出力回路３１に
接続し、その出力信号をテスト出力ピン１３に出力する
構成である。
【００１４】また、論理ＬＳＩ１の本来回路２０のすべ
ての出力ピン群（テスト出力ピンは除く）１２の直近の
入力に、２入力論理和回路の出力回路３０を接続する構
成であり、ボードテストピン１１の出力を、すべての出
力回路３０の片方の入力に接続して、ボードテスト実行
時出力ピン群１２を、本来回路２０の出力状態に関係な
く論理”１”に固定できる形態とする。
ての出力ピン群（テスト出力ピンは除く）１２の直近の
入力に、２入力論理和回路の出力回路３０を接続する構
成であり、ボードテストピン１１の出力を、すべての出
力回路３０の片方の入力に接続して、ボードテスト実行
時出力ピン群１２を、本来回路２０の出力状態に関係な
く論理”１”に固定できる形態とする。
【００１５】次に、この実施の形態の動作について、図
１と共に詳細に説明する。ボードテスト実施時に、本論
理ＬＳＩ１のボードテストピン１１に、論理ＬＳＩ１の
出力ピン群１２をテスト状態にする論理レベルを与え
る。これにより、論理ＬＳＩ１内の出力回路３０が有効
になり、本来回路２０の出力信号を抑え、ボードテスト
ピン１１のテスト状態論理レベルが、出力ピン群１２に
出力され、出力ピン群１２と接続されているボード上の
論理回路の入力ピンで論理状態をチェックすることでボ
ードテストが容易に可能となる。
１と共に詳細に説明する。ボードテスト実施時に、本論
理ＬＳＩ１のボードテストピン１１に、論理ＬＳＩ１の
出力ピン群１２をテスト状態にする論理レベルを与え
る。これにより、論理ＬＳＩ１内の出力回路３０が有効
になり、本来回路２０の出力信号を抑え、ボードテスト
ピン１１のテスト状態論理レベルが、出力ピン群１２に
出力され、出力ピン群１２と接続されているボード上の
論理回路の入力ピンで論理状態をチェックすることでボ
ードテストが容易に可能となる。
【００１６】また、本論理ＬＳＩ１の入力ピン群１０に
接続されている、ボード上の論理回路とのボードテスト
を行うには、入力ピン群１０の１ピンのみに論理”０”
レベルを与え、ほかのすべての入力ピンには論理”１”
レベルとすることで、その論理レベルがそのままテスト
出力回路３１を通してテスト出力ピン１３に現れ、入力
ピン群１０の中の論理”０”レベルを与えられたピンの
接続確認ができる。
接続されている、ボード上の論理回路とのボードテスト
を行うには、入力ピン群１０の１ピンのみに論理”０”
レベルを与え、ほかのすべての入力ピンには論理”１”
レベルとすることで、その論理レベルがそのままテスト
出力回路３１を通してテスト出力ピン１３に現れ、入力
ピン群１０の中の論理”０”レベルを与えられたピンの
接続確認ができる。
【００１７】次に、先程の入力ピン群１０の中の論理”
０”にしたピンを論理”１”にすると、テスト出力ピン
１３が論理”１”となる。これらのことを順次、入力ピ
ン群１０のすべてのピンについて繰り返すことにより、
論理ＬＳＩ１の入力ピン群１０に対するボードテストが
可能となる。
０”にしたピンを論理”１”にすると、テスト出力ピン
１３が論理”１”となる。これらのことを順次、入力ピ
ン群１０のすべてのピンについて繰り返すことにより、
論理ＬＳＩ１の入力ピン群１０に対するボードテストが
可能となる。
【００１８】このように、この実施の形態では、ボード
テスト実行時にボードテストピン１１に論理”１”レベ
ルを与えて出力ピン群１２を、本来回路２０の出力状態
に関係無く論理”１”に固定できるようにし、出力ピン
群１２に接続されている、ボード上の論理回路にテスト
可能な状態を短時間に、かつ、正確に作ることができ
る。
テスト実行時にボードテストピン１１に論理”１”レベ
ルを与えて出力ピン群１２を、本来回路２０の出力状態
に関係無く論理”１”に固定できるようにし、出力ピン
群１２に接続されている、ボード上の論理回路にテスト
可能な状態を短時間に、かつ、正確に作ることができ
る。
【００１９】
【実施例】入力回路２１はテスト容易化回路のために設
けられたものではなく、通常回路として設けられたもの
である。また、テスト出力回路３１は多入力ＯＲ回路に
より構成されている。出力回路３０はこのテスト容易化
回路のために設けられた回路で、それぞれ２入力ＯＲ回
路からなり、出力ピン群１２を構成する複数の出力ピン
に１対１に対応して設けられている。
けられたものではなく、通常回路として設けられたもの
である。また、テスト出力回路３１は多入力ＯＲ回路に
より構成されている。出力回路３０はこのテスト容易化
回路のために設けられた回路で、それぞれ２入力ＯＲ回
路からなり、出力ピン群１２を構成する複数の出力ピン
に１対１に対応して設けられている。
【００２０】なお、本発明は上記の実施の形態及び実施
例に限定されるものではなく、例えば出力回路３０及び
テスト出力回路３１はＯＲ回路でなくＡＮＤ回路とし、
論理レベルを実施の形態及び実施例と逆の値としても同
様にテストが実行できるものである。
例に限定されるものではなく、例えば出力回路３０及び
テスト出力回路３１はＯＲ回路でなくＡＮＤ回路とし、
論理レベルを実施の形態及び実施例と逆の値としても同
様にテストが実行できるものである。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
ボードテスト実行時に、論理ＬＳＩ内の本来回路の出力
を所定論理値に固定し、入力ピン群の入力論理値に応じ
た論理値を本来回路をバイパスしてテスト出力回路を介
してテスト出力ピンに出力するようにしたため、本来回
路の中の論理回路を使用することなく、容易にボードテ
ストを実行でき、また、本来回路の論理動作を意識せ
ず、入力ピン、出力ピンの状態に対して、ボードテスト
のテストデータを短時間に、かつ、正確に作成できる。
ボードテスト実行時に、論理ＬＳＩ内の本来回路の出力
を所定論理値に固定し、入力ピン群の入力論理値に応じ
た論理値を本来回路をバイパスしてテスト出力回路を介
してテスト出力ピンに出力するようにしたため、本来回
路の中の論理回路を使用することなく、容易にボードテ
ストを実行でき、また、本来回路の論理動作を意識せ
ず、入力ピン、出力ピンの状態に対して、ボードテスト
のテストデータを短時間に、かつ、正確に作成できる。
【図１】本発明の一実施の形態の構成図である。
【図２】従来の一例の構成図である。
１ 論理大規模集積回路（ＬＳＩ） １０ 入力ピン群 １１ ボードテストピン １２ 出力ピン群 １３ テスト出力ピン ２０ 本来回路 ２１ 入力回路 ３０ 出力回路 ３１ テスト出力回路
Claims (3)
- 【請求項１】 入力ピン群と出力ピン群の間に接続され
た本来回路を内蔵し、プリント基板に実装される論理集
積回路のボードテストを行うテスト容易化回路におい
て、 前記入力ピン群から前記本来回路へ入力される信号がそ
れぞれ分岐されて入力され、所定の論理演算を行って前
記論理集積回路に設けたテスト出力ピンへ出力するテス
ト出力回路と、 前記論理集積回路に設けたボードテストピンと、 前記ボードテストピンからのボードテスト信号が共通に
入力され、かつ、前記本来回路から出力されて前記出力
ピン群を構成する各出力ピンへ供給される出力信号が入
力され、これらの入力信号に対して所定の論理演算を行
って該出力ピン群を構成する各出力ピンへ出力する、該
出力ピン毎に設けられた出力回路とを有し、ボードテス
ト時は前記ボードテストピンに予め設定した論理値の信
号を入力して前記出力ピン群の出力信号を所定論理値に
固定し、前記入力ピン群にテスト信号を入力して前記テ
スト出力ピンの出力信号の論理値に基づいてボードテス
トを行うことを特徴とするテスト容易化回路。 - 【請求項２】 前記テスト出力回路は、前記入力ピン群
を構成する複数の入力ピンのうち一の入力ピンにのみ第
１の論理値の信号を入力し、残りの入力ピンのすべてに
第２の論理値の信号を入力したとき、正常接続時は所定
論理値の信号を前記テスト出力ピンへ出力することを特
徴とする請求項１記載のテスト容易化回路。 - 【請求項３】 前記出力回路は、前記ボードテストピン
から入力されるボードテスト信号が前記予め設定した論
理値の信号であるときは、前記本来回路の出力信号の論
理値に無関係に前記所定論理値の信号を出力し、前記ボ
ードテスト信号が前記予め設定した論理値と異なる論理
値の信号であるときは、前記本来回路の出力信号を出力
することを特徴とする請求項１又は２記載のテスト容易
化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9219463A JPH1164452A (ja) | 1997-08-14 | 1997-08-14 | テスト容易化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9219463A JPH1164452A (ja) | 1997-08-14 | 1997-08-14 | テスト容易化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1164452A true JPH1164452A (ja) | 1999-03-05 |
Family
ID=16735835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9219463A Pending JPH1164452A (ja) | 1997-08-14 | 1997-08-14 | テスト容易化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1164452A (ja) |
-
1997
- 1997-08-14 JP JP9219463A patent/JPH1164452A/ja active Pending
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