JPH1165923A

JPH1165923A - 演算処理装置およびメモリアクセス方法

Info

Publication number: JPH1165923A
Application number: JP21962397A
Authority: JP
Inventors: Yoshihiko Imamura; 義彦今村
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-08-14
Filing date: 1997-08-14
Publication date: 1999-03-09

Abstract

(57)【要約】【課題】レジスタ資源を効率的に利用でき、特に汎用
レジスタの機能を適切に発揮できる演算処理装置を提供
する。【解決手段】それぞれページを記憶するバンク１６１
〜１６４と、メモリアドレス空間上のアドレスを記憶す
るＤＰレジスタ１４９と、データレジスタｒ₀と、バン
ク１６１〜１６４に記憶されたページのメモリアドレス
空間内の先頭アドレスを記憶し、当該記憶された先頭ア
ドレスと、ＤＰレジスタ１４９に記憶されたアドレスと
を比較し、前記比較の結果に基づいて複数のバンクのい
ずれかにアクセス対象となるページが存在するか否かを
判別し、判別の結果、アクセス対象となるページが複数
のバンクのいずれかに存在する場合に、アクセス対象と
なるページが記憶されたバンクとデータレジスタｒ₀と
の間で、ＤＰレジスタ１４９に記憶されたアドレスを用
いてデータの転送を行うように制御するバンク選択モジ
ュール１５１および制御回路１８０とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は演算処理装置および
メモリアクセス方法に関する。

【０００２】

【従来の技術】マイクロプロセッサを、一般的な設計思
想によって分類すると、例えば、ＲＩＳＣ(Reduced Ins
truction Set Computer)型と、ＣＩＳＣ(Complex Instr
uctionSet Computer)型とに分けられる。ところで、マ
イクロプロセッサ単体の性能を決めるプログラム実行時
間は下記式（１）で示される

【０００３】

【数１】プログラム実行時間＝実行命令数（ＩＣ）×１命令当たりの平均所要クロックサイクル数（ＣＰＩ）×クロックサイクル時間（ＣＣＴ） …（１）

【０００４】ＲＩＳＣ型のマイクロプロセッサは、命令
パイプライン処理を駆使して、上記式（１）のＣＰＩを
可能な限り１に近づけることを設計思想としている。そ
のため、ＲＩＳＣ型のマイクロプロセッサでは、命令パ
イプライン処理に適するように命令の機能を単純化する
という観点から、命令を固定単一長とし、命令形式とし
てレジスタ−レジスタ形式（ロード／ストア型アーキテ
クチャ：演算命令のソースオペランドはレジスタオペラ
ンドのみ）を採用している。また、ＲＩＳＣ型のマイク
ロプロセッサでは、命令パイプライン処理が滞らないよ
うにコンパイラによる静的コードスケジューリングを行
う。

【０００５】これに対して、ＣＩＳＣ型のマイクロプロ
セッサは、命令の機能レベルを上げて上記式（１）のＩ
Ｃを削減することを設計思想としている。そのため、Ｃ
ＩＳＣ型のマイクロプロセッサでは、命令を固定複数長
あるいは可変長とし、命令形式には、レジスタ−メモリ
形式と、メモリ−メモリ形式（演算命令のソースオペラ
ンドにメモリオペランドも可能）とが混在している。す
なわち、レジスタとメモリとの直接的な演算を可能とし
ている。

【０００６】ところで、メモリ上のデータをＡＬＵ(Ari
thmetic Logic Unit) 演算の対象にした場合、ＲＩＳＣ
型のマイクロプロセッサでは、メモリアクセスを行うた
めに、ロード命令とストア命令の２つが最低必要であ
る。これに対して、ＣＩＳＣ型のマイクロプロセッサで
は、メモリアクセスのためのみの命令は必要ではない。
ＣＩＳＣ型のマイクロプロセッサでは、メモリアドレス
を指定するための命令中のビットフィールドが多く必要
であり、前述したように可変長命令を採用することが多
い。しかしながら、可変長命令を用いると、デコード回
路が複雑かつ大規模になる傾向がある。そのため、ＣＩ
ＳＣ型のマイクロプロセッサでは、プログラム実行時間
を短縮するために、スーパースケーラ技術やアウトオブ
オーダ技術を用いてメモリ上のデータに対する演算を加
速させているのが現状である。

【０００７】以下、従来のＲＩＳＣ型およびＣＩＳＣ型
のマイクロプロセッサにおけるメモリアクセス方法につ
いて説明する。図２６は、従来のＲＩＳＣ型およびＣＩ
ＳＣ型のマイクロプロセッサの汎用レジスタを説明する
ための図である。図２６に示すように、従来のマイクロ
プロセッサには、例えば、１６本の汎用レジスタセット
が備えられ、それら１６本の汎用レジスタに、ｒ０から
ｒ１５までの名前が付されていると仮定する。これらの
レジスタは、３オペランド演算命令セットのプロセッサ
アーキテクチャに実装する場合には、２個のリードポー
トと１個のライトポートとの合計３ポートが必要であ
る。

【０００８】３オペランド演算命令では、図２７に示す
ように、ＡＬＵ演算命令のレジスタ指定子を３個指定で
きる。なお、図２７において、「；」の右側に
は、「；」の左側に記述された命令についてのコメント
文が記述されている。図２７に示す命令は、「ｒ２←ｒ
３＋ｒ４」を実行する命令である。ｒ０からｒ１５まで
のレジスタは汎用として、値を一時的に保持する目的と
して使用される。また、ロード／ストア型アーキテクチ
ュアを採用しているプロセッサでは、メモリのロード／
ストアを実現するために汎用レジスタに対してロード／
ストア命令を実行する。直接、ＡＬＵ演算器に代入する
ような命令はない。このタイプは、ＲＩＳＣ型のプロセ
ッサに多く見られる。図２８に示すように、メモリ上の
データを加工する場合、一旦、ロード命令「ｌｗｒ
３，０（ｒ１０）」を実行する必要がある。これに対し
て、ＣＩＳＣ型のプロセッサにはメモリ上のデータをＡ
ＬＵ演算命令のオペランドとして指定することができる
ものがある。しかし、その場合、汎用レジスタを使用せ
ずにメモリバッファを直接使用することになる。

【０００９】以下、従来のＲＩＳＣ型プロセッサのパイ
プライン処理について説明する。ＲＩＳＣ型プロセッサ
では、５段あるいは８段パイプライン構造となっている
ものが多い。例えば、ＭＩＰＳ社のＲ３０００（商標
名）は、図２９に示すように、ＩＦ(Instruction Fetc
h) ステージ、ＤＥＣ(Instruction Decode)ステージ、
ＡＬＵステージ、ＭＥＭ(Memory)ステージおよびＷＢ(W
rite Back)ステージの５段パイプラインを採用してい
る。このプロセッサでは、１段目のＩＦステージで命令
をフェッチし（読み込み）、２段目のＤＥＣステージで
命令をデコードする。なお、汎用レジスタをソースレジ
スタとして指定した命令であれば、ＤＥＣステージで命
令をデコードした後に、汎用レジスタからデータを読み
出す。次に、３段目のＡＬＵステージで、ＡＬＵ演算命
令を実行する。なお、フェッチした命令がＡＬＵ命令で
ない場合は、ＡＬＵステージでは何も行わないので、デ
ータをＡＬＵの出力ポートにそのまま出力する。

【００１０】次に、４段目のＭＥＭステージでは、フェ
ッチした命令がメモリアクセス命令であるときに、メモ
リアクセスのためのメモリアドレスをメモリユニットに
出力してメモリアクセスを実行する。次に、５段目で、
汎用レジスタをディスティネーションレジスタとして指
定した命令について、ＡＬＵの演算結果を汎用レジスタ
に書き戻す。メモリリード命令（ロード命令）であれ
ば、メモリユニットから値を受け取り汎用レジスタに書
き込む。図２９に示すように、５段パイプラインを採用
したプロセッサでは、例えば、クロックサイクルＸにお
いて、コードＣ₁のＷＢステージと、コードＣ₂のＭＥ
Ｍステージと、コードＣ₃のＡＬＵステージと、コード
Ｃ₄のＤＥＣステージと、コードＣ₅のＩＦステージと
を多重化して行う。

【００１１】ところで、前述したようにＲＩＳＣ型プロ
セッサでは、ロード／ストア型命令セットアーキテクチ
ュアを採用していることから、ＡＬＵ演算命令とロード
／ストア命令とが分離して各々独立して存在している。
そのため、これらの命令を含めて任意の命令を多重化す
るためには、例えば、図２９に示す５段パイプライン構
造にすることが都合がよい。すなわち、メモリアクセス
命令とその他の命令とを同時に実行することができる。
メモリアクセスのパスは１系統（１セット）のみ存在す
ることを前提としているので、メモリリードとメモリラ
イトとを同じＭＥＭステージで同時に実行することはな
い。また、メモリアクセス命令とそれ以外の命令とを各
々単独で扱うと、使用しないパイプラインステージが生
じてしまう。例えば、レジスタ間転送命令では、ＭＥＭ
ステージの機能は使用されない。また、メモリアクセス
命令では、ＡＬＵステージの機能を使用しない。なお、
メモリアクセスのためのアドレス生成演算は、ＡＬＵ以
外の別のユニットで行われる。

【００１２】図２９に示す５段パイプライン処理では、
メモリ上のデータをＡＬＵ演算の対象にした場合に、例
えば図３０に示すようにプログラムを記述する。図３０
に示すプログラムでは、先ず、命令「ｌｗｒ２，０
（ｒ１０）」によって、レジスタｒ１０が示すメモリア
ドレス上のデータをレジスタｒ２にロードする。次に、
命令「ａｄｄｕｒ３，ｒ２，ｒ９」によって、レジス
タｒ２とレジスタｒ９の値を加算し、その結果をレジス
タｒ３に代入する。次に、命令「ｓｗｒ３，０（ｒ１
１）」によって、レジスタｒ３の値をレジスタｒ１１が
示すメモリアドレスにストアする（書き戻す）。これら
の操作を３命令で記述している。各命令とも実行には最
低１クロックサイクルを必要とするので、３命令を実行
するには、３クロックサイクルを必要とする。実際に
は、メモリリード（ロード）したデータは、その直後の
命令で参照できないので、もう１クロックサイクル必要
である。

【００１３】

【発明が解決しようとする課題】しかしながら、画像処
理や音声処理などのメディア処理では、連続したメモリ
アドレス空間上のデータに対して所定のＡＬＵ演算を繰
り返して行う必要がある。この場合には、図３１に示す
ように、図３０に示すプログラムに対して、メモリアド
レスを更新するための命令「ａｄｄｉｒ１０，４」お
よび命令「ａｄｄｉｒ１１，４」をさらに加える必要
がある。その結果、図３１に示すプログラムを実行する
のに、最低５クロックサイクル必要になり、処理時間が
長期化してしまうという問題がある。なお、図３１で
は、加算演算のソースデータのメモリ上の開始アドレス
をレジスタｒ１０を用いて設定し、ディスティネーショ
ンデータの開始アドレスをレジスタｒ１１を用いて設定
している。

【００１４】また、上述した従来のマイクロプロセッサ
における５段パイプライン処理では、メモリアクセスは
ＭＥＭステージで実行され、メモリアクセスのパスが１
系統しか設けられていないため、メモリリードとメモリ
ライトとを同時に実行できない。したがって、メモリリ
ード命令とメモリライト命令とを独立して記述したプロ
グラムを作成する必要があり、そのことが処理時間の短
縮を図るときのボトルネックとなっていた。なお、マイ
クロプロセッサでは、限られたレジスタ資源を効率的に
使用することがシステム設計において非常に重要であ
る。

【００１５】本発明は上述した従来技術の問題点に鑑み
てなされ、処理能力の向上を図れる演算処理装置および
メモリアクセス方法を提供する。また、本発明は、レジ
スタ資源を効率的に利用でき、特に汎用レジスタの機能
を適切に発揮できる演算処理装置およびメモリアクセス
方法を提供する。

【００１６】

【課題を解決するための手段】上述した目的を達成する
ために、本発明の演算処理装置は、メモリアドレス空間
上の連続したアドレスに記憶された所定のデータ量のペ
ージをそれぞれ記憶する複数のバンクを備えた内部メモ
リと、前記メモリアドレス空間上のアドレスを記憶する
データポインタレジスタと、演算処理を行う演算手段
と、前記内部メモリおよび前記演算手段との間でデータ
の転送を行うデータレジスタと、前記複数のバンクに記
憶されたページの前記メモリアドレス空間内の先頭アド
レスを記憶し、当該記憶された先頭アドレスと、前記デ
ータポインタレジスタに記憶されたアドレスとを比較
し、前記比較の結果に基づいて前記複数のバンクのいず
れかにアクセス対象となるページが存在するか否かを判
別するページ有無判別手段と、前記判別の結果、アクセ
ス対象となるページが前記複数のバンクのいずれかに存
在する場合に、アクセス対象となるページが記憶された
バンクと前記データレジスタとの間で、前記データポイ
ンタレジスタに記憶されたアドレスを用いてデータの転
送を行うように制御する制御手段とを有する。

【００１７】本発明の演算処理装置では、ページ有無判
別手段によって、内部メモリの複数のバンクのうち何れ
のバンクに、演算手段からのアクセス対象となるページ
が含まれているかが判別され、その判別結果に基づい
て、単体のデータレジスタが、複数のバンクのうち、ア
クセス対象のページを記憶するバンクを選択して接続さ
れる。

【００１８】また、本発明のメモリアクセス方法は、演
算手段からデータレジスタを介して、メモリアドレス空
間上の連続したアドレスに記憶された所定のデータ量の
ページをそれぞれ記憶する複数のバンクを備えた内部メ
モリにアクセスするメモリアクセス方法であって、前記
メモリアドレス空間上のアドレスをデータポインタレジ
スタに記憶し、前記複数のバンクに記憶されたページの
前記メモリアドレス空間内の先頭アドレスを記憶し、当
該記憶された先頭アドレスと、前記データポインタレジ
スタに記憶されたアドレスとを比較し、前記比較の結果
に基づいて、前記複数のバンクのいずれかにアクセス対
象となるページが存在するか否かを判別し、前記判別の
結果、アクセス対象となるページが前記複数のバンクの
いずれかに存在する場合に、アクセス対象となるページ
が記憶されたバンクとデータレジスタとの間で、前記デ
ータポインタレジスタに記憶されたアドレスを用いてデ
ータの転送を行う。

【００１９】

【発明の実施の形態】以下、本発明の実施形態に係わる
マイクロプロセッサについて説明する。第１実施形態図１は、本実施形態のマイクロプロセッサ１の構成図で
ある。マイクロプロセッサ１は、図１に示す汎用レジス
タモジュール１１、マルチプレクサ（ＭＵＸ）１２，１
６、ＡＬＵ(Arithmetic Logic Unit) １３、インストラ
クションページメモリ３５、デコーダ３６と、図２に示
すＤＰレジスタ３０，３１および内部メモリ４７を有
し、これらを１チップ内に組み込んだ構成をしている。
なお、マイクロプロセッサ１では、デコーダ３６におけ
るデコード結果に応じた制御信号Ｓ３６に基づいて、以
下に示す処理が行われる。

【００２０】汎用レジスタモジュール１１は、汎用的に
使用される例えば３２ビットの１６個のレジスタｒ₀〜
ｒ₁₅で構成されるレジスタセットである。汎用レジスタ
モジュール１１を構成するレジスタの数は、命令セット
あるいはチップアーキテクチュアに大きく依存し、一般
的には、８個から３２個の範囲で設定される。汎用レジ
スタモジュール１１は、図１に示すように、７個のポー
トＷ，ＲＡ，ＲＢ，ＭＡ，ＭＢ，ＤＡ，ＤＢを備えてい
る。ここで、ポートＷは、ライトポートであり、ＡＬＵ
１３のポートＡＯＵＴから出力されたデータが、バス２
３およびポートＷを介して、汎用レジスタモジュール１
１に書き込まれる。また、ポートＭＡ，ＭＢは、図２に
示すように、それぞれ内部メモリ４７のメモリバンク４
５，４６との間のポートであり、それぞれバス２６，２
７を介して、メモリバンク４５，４６のポートとの間で
データ転送を行う。なお、ポートＭＡ，ＭＢを設けず
に、汎用レジスタモジュール１１の外部で、ポートＲ
Ａ，ＲＢ，Ｗを切り替えて、メモリバンク４５，４６と
の接続を実現するような構成にしてもよい。

【００２１】また、ポートＲＡ，ＲＢは、リードポート
であり、ポートＲＡ，ＲＢおよびバス１７，１８を介し
て、汎用レジスタモジュール１１から読み出されたデー
タがマルチプレクサ１２に出力される。さらに、ポート
ＤＡ，ＤＢは、それぞれマルチプレクサ１６とデータレ
ジスタｒ₀，ｒ₁との間で、双方向通信を行うためのポ
ートである。

【００２２】汎用レジスタモジュール１１では、ポート
Ｗ，ＲＡ，ＲＢ，ＭＡ，ＭＢ，ＤＡ，ＤＢを同時に使用
することができる。つまり、汎用レジスタモジュール１
１に対してのリード動作とライト動作とを独立して実行
できる。

【００２３】マイクロプロセッサ１では、データレジス
タｒ₀，ｒ₁を、それぞれバス２６，２７を介してメモ
リとの間で通信を行うためのインターフェイスとなるバ
ッファとして用いる。また、レジスタｒ₂〜ｒ₁₅は、一
般的な汎用レジスタとして使用される。マイクロプロセ
ッサ１では、例えば、ＡＬＵ１３において内部メモリ４
７に記憶されたデータを用いる場合には、そのデータを
バス２６を介してデータレジスタｒ₀に読み出した後
に、データレジスタｒ₀にアクセスを行う。このとき、
内部メモリ４７からバス２７を介して、データレジスタ
ｒ₁にデータを読み出した後に、データレジスタｒ₁に
アクセスしてもよい。また、マイクロプロセッサ１で
は、データを内部メモリ４７に書き込む場合に、データ
レジスタｒ₀あるいはｒ₁にデータを書き込んだ後に、
この書き込んだデータをバス２６あるいは２７を介して
内部メモリ４７に転送する。

【００２４】なお、データレジスタｒ₀，ｒ₁は、他の
レジスタｒ₂〜ｒ₁₅と実質的に同じ接続形態をしてお
り、レジスタｒ₂〜ｒ₁₅と同様に汎用レジスタとしても
使用できる。具体的には、例えば、マルチプレクサ１６
がバス２１および２２とポートＤＡ，ＤＢとの接続を選
択しているときに、ポートＤＡ，ＤＢがそれぞれＲＡ，
ＲＢと同様の機能を果たし、バス２１，２２がバス１
７、１８と同様の機能を果たす。また、マルチプレクサ
１６が、バス２３とポートＤＡあるいはＤＢとの接続を
選択しているときには、ポートＤＡあるいはＤＢがポー
トＷと同様の機能を果たす。そのため、データレジスタ
ｒ₀，ｒ₁は、プログラム内でレジスタｒ₂〜ｒ₁₅を含
む汎用レジスタ群の一部として統一的に記述され、デコ
ーダ３６においても同様に認識される。

【００２５】ＤＰ(Data Pointer)レジスタ３０，３１
は、それぞれ内部メモリ４７のメモリバンク４５，４６
のメモリアドレス空間内のアドレスを記憶する。なお、
ＤＰレジスタ３０，３１は、汎用レジスタモジュール１
１のレジスタｒ₀〜ｒ₁₅とは異なり、複数の制御レジス
タのうち一部を割り当てる。そのため、ＤＰレジスタ３
０，３１を、ＡＬＵ演算命令のレジスタ指定子を用いて
直接的には指定することはできず、データ転送命令によ
って指定される。なお、ＤＰレジスタ３０，３１に、内
部メモリ４７上のアドレスを書き込むには、１命令分の
ステップを必要とするが、データレジスタｒ₀，ｒ₁を
介した内部メモリ４７に対してのアクセス動作は、プロ
グラムには記述されておらず、プログラムに直接的に明
示された処理とは別に、バックグランドで行われる。す
なわち、内部メモリ４７に対してのアクセス動作は、パ
イプライン処理と並行して行われる。

【００２６】マイクロプロセッサ１では、例えば、図２
に示す内部メモリ４７のメモリバンク４５に記憶された
データを読み出す際に、当該読み出すデータのメモリバ
ンク４５内でのアドレスをＤＰレジスタ３０に書き込
む。これによって、ＤＰレジスタ３０に書き込まれたメ
モリバンク４５内でのアドレスに記憶されたデータが、
バス２６を介してメモリバンク４５からデータレジスタ
ｒ₀に、ハードウェアによって自動的に読み出される。
その後、データレジスタｒ₀から、マルチプレクサ１６
を介してＡＬＵ１３のポートＡＩＮあるいはＢＩＮにデ
ータが転送される。

【００２７】また、同様に、マイクロプロセッサ１で
は、例えば、図２に示す内部メモリ４７のメモリバンク
４６に記憶されたデータを読み出す際に、当該読み出す
データのメモリバンク４６内でのアドレスをＤＰレジス
タ３１に書き込む。これによって、ＤＰレジスタ３１に
書き込まれたメモリバンク４６内でのアドレスに記憶さ
れたデータが、バス２６を介してメモリバンク４６から
データレジスタｒ₁に、ハードウェアによって自動的に
読み出される。その後、データレジスタｒ₁から、マル
チプレクサ１６を介してＡＬＵ１３のポートＡＩＮある
いはＢＩＮにデータが転送される。

【００２８】このように、マイクロプロセッサ１では、
ＤＰレジスタ３０，３１に、メモリバンク４５，４６内
のアドレスを書き込むことで、それぞれデータレジスタ
ｒ₀，ｒ₁に、当該アドレスに記憶されたデータを自動
的に読み出す。

【００２９】一方、内部メモリ４７のメモリバンク４５
および４６内の所定のアドレスにデータを書き込む場合
に、当該アドレスをそれぞれＤＰレジスタ３０，３１に
書き込んだ後に、それぞれデータレジスタｒ₀およびｒ
₁に当該データを書き込む。その後、ハードウェアによ
って自動的に、データレジスタｒ₀，ｒ₁に記憶された
データが、ＤＰレジスタ３０，３１に記憶されたメモリ
バンク４５，４６内のアドレスに書き込まれる。なお、
データレジスタｒ₀とメモリバンク４５とのデータ転送
と、データレジスタｒ₁とメモリバンク４６とのデータ
転送とは、マイクロプロセッサ１において、同一のパイ
プラインサイクルで行うことができる。

【００３０】ところで、内部メモリ４７に対してのメモ
リライト動作で、データレジスタｒ₀またはｒ₁の一方
を使用すると、若干のサイクルをロスすることがある。
これは、データレジスタｒ₀またはｒ₁に対してデータ
の自動読み出し動作が不要に行われてしまうためであ
る。これを防ぐために、使用目的に合わせてデータレジ
スタｒ₀，ｒ₁の少なくとも一方をライト動作専用モー
ドに設定しておけば、無駄なメモリリード（ロード）動
作を実行することを回避できる。メモリリードあるいは
メモリライトの特性として、画像処理などの分野では、
連続したメモリアドレスが参照される可能性が高い。つ
まり、メモリリード命令の次には再びメモリリード命令
を実行することが多い。しかも、このとき、連続したメ
モリアドレスをアクセスする可能性が高い。そのため、
ＤＰレジスタ３０，３１には、例えば、内部メモリ４７
の記憶されたデータにアクセスする度に、記憶されてい
るアドレスを、例えば、＋１，−１，＋４，−４，＋８
あるいは−８だけ自動的にインクリメントする機能を備
え、画像処理を行うときの処理効率の向上を図ってい
る。

【００３１】図２に示す内部メモリ４７のメモリバンク
４５，４６は、それぞれアドレスが連続した外部メイン
メモリ５０のメモリアドレス空間上のデータのコピーを
記憶している。メモリバンク４５と４６との間では、外
部メインメモリ５０のメモリアドレス空間上のアドレス
が連続している必要はない。

【００３２】ＡＬＵ１３は、入力ポートＡＩＮ，ＢＩＮ
およびポートＡＯＵＴを備え、デコーダ３６からの制御
信号Ｓ３６に基づいて、入力ポートＡＩＮ，ＢＩＮから
入力されたデータに対して算術演算あるいは論理演算を
実行し、演算結果のデータをポートＡＯＵＴからバス２
３に出力する。ＡＬＵ１３では、演算を１クロックサイ
クルで実行する。ここで、ＡＬＵ１３は、演算命令の種
類によっては、デコーダ３６からの制御信号Ｓ３６に基
づいて、入力ポートＡＩＮあるいはＢＩＮからＡＬＵ１
３に入力されたデータを演算を行わずに、そのまま出力
ポートＡＯＵＴから出力することもある。

【００３３】以下、マイクロプロセッサ１におけるパイ
プライン処理動作について説明する。マイクロプロセッ
サ１では、図１に示す構成によって、以下に示すよう
に、命令実行時のデータパスを４段パイプライン構造に
する。図４は、マイクロプロセッサ１のパイプライン処
理を説明するための図である。図４に示すように、マイ
クロプロセッサ１は、ＩＦステージ、ＤＥＣステージ、
ＡＬＵステージおよびＷＢ(Write Back)ステージの４段
パイプラインを採用している。すなわち、図４に示す４
段パイプラインには、図２９に示す５段パイプラインの
ＭＥＭステージが存在しない。

【００３４】図４に示す４段パイプラインにおいて、Ｉ
Ｆステージ、ＤＥＣステージおよびＡＬＵステージにお
ける処理は、前述した図２９に示す５段パイプラインの
場合と同じである。図４に示す４段パイプラインでは、
ＩＦステージ、ＤＥＣステージ、ＡＬＵステージおよび
ＷＢステージが多重化して行われる。具体的には、マイ
クロプロセッサ１では、１段目のＩＦステージで、図１
に示すプログラムカウンタ３４によって指し示されるイ
ンストラクションメモリ３５上のアドレスから、次に実
行する命令をフェッチする（読み込む）。次に、２段目
のＤＥＣステージで、ＩＦステージでフェッチした命令
を図１に示すデコーダ３６でデコードする。そして、こ
のデコード結果に応じた制御信号Ｓ３６に基づいて、マ
ルチプレクサ１２，１６およびＡＬＵ１３などが制御さ
れる。

【００３５】なお、汎用レジスタモジュール１１のレジ
スタｒ₀〜ｒ₁₅をソースレジスタとして指定した命令で
あれば、ＤＥＣステージで命令をデコードした後に、デ
ータレジスタｒ₀〜ｒ₁₅からデータを、マルチプレクサ
１２を介してＡＬＵ１３のポートＡＩＮ，ＢＩＮに読み
出す。すなわち、マイクロプロセッサ１では、プログラ
ムに応じて、データレジスタｒ₀，ｒ₁を他の汎用のレ
ジスタｒ₂〜ｒ₁₅と同様にアクセスできる。このとき、
内部メモリ４７に対してのメモリアクセスが必要な場合
には、図２に示すＤＰレジスタ３０，３１に、内部メモ
リ４７上の所定のアドレスを記憶させた後に、データレ
ジスタｒ₀，ｒ₁にアクセスを行うことで、内部メモリ
４７に対してのアクセスを実現する。すなわち、マイク
ロプロセッサ１では、データレジスタｒ₀，ｒ₁を介し
て、内部メモリ４７へのメモリアクセスを実現する。

【００３６】次に、３段目のＡＬＵステージで、ＡＬＵ
演算命令を実行する。なお、フェッチした命令がＡＬＵ
演算命令でない場合は、ＡＬＵステージでは何も行わ
ず、ポートＡＩＮ，ＢＩＮから入力したデータをＡＬＵ
１３のポートＡＯＵＴからそのまま出力する。次に、４
段目のＷＢステージでは、データレジスタｒ₀，ｒ₁お
よびレジスタｒ₂〜ｒ₁₅の何れかを、ディスティネーシ
ョンレジスタとして指定した命令について、ＡＬＵ１３
の演算結果を、当該指定したレジスタに書き戻す。この
とき、データレジスタｒ₀，ｒ₁にデータを書き込むこ
とで、バス２６，２７を介して、間接的に内部メモリ４
７にデータを書き戻す。

【００３７】図４に示す４段パイプライン処理では、コ
ードＣ₁が図２に示す内部メモリ４７に対してのメモリ
ライト操作を伴う命令であり、コードＣ₃が内部メモリ
４７に対してのメモリリード操作を伴う命令である場合
に、図５に示すクロックサイクルＹにおいて、コードＣ
₁のＷＢステージ４１と、コードＣ₃のＤＥＣステージ
４２とで、同時にメモリアクセスを行うことになる。こ
の場合に、マイクロプロセッサ１では、内部メモリ４７
に対してのアクセスのバッファとなるデータレジスタｒ
₀，ｒ₁を設け、内部メモリ４７に対しての２系統のア
クセス経路を設けているため、コードＣ₁とコードＣ₃
とでアクセスを行う内部メモリ４７のバンクが異なれ
ば、図５に示すように、コードＣ₁のＷＢステージ４１
とコードＣ₃のＤＥＣステージ４２とを多重化でき、パ
イプライ処理は乱れない（ストールしない）。

【００３８】以下、マイクロプロセッサ１におけるプロ
グラムの記述に応じた内部メモリ４７に対してのアクセ
ス動作例について説明する。２オペランド演算命令を用いた場合以下、図６に示すように、オペコード（ＯＰ）と、〔ソ
ースレジスタ〕および〔ディスティネーションレジス
タ〕を指定する２個のオペランドとを備えた２オペラン
ド演算命令を用いて、プログラムを記述した場合におけ
る内部メモリ４７に対してのアクセス動作について説明
する。

【００３９】例えば、図７に示すように、２オペランド
演算命令において、データレジスタｒ₀をソースレジス
タとして指定した場合には、内部メモリ４７上のＤＰレ
ジスタ３０に記憶されたアドレスからデータをデータレ
ジスタｒ₀に読み出した後に、データレジスタｒ₀に記
憶されたデータと、レジスタｒ₄に記憶されたデータと
を加算して、その加算結果のデータをレジスタｒ₄に書
き込む。

【００４０】また、例えば、図８に示すように、２オペ
ランド演算命令において、データレジスタｒ₁をディス
ティネーションレジスタとして指定した場合には、内部
メモリ４７上のＤＰレジスタ３１に記憶されたアドレス
からデータをデータレジスタｒ₁に読み出した後に、デ
ータレジスタｒ₁に記憶されたデータと、レジスタｒ₅
に記憶されたデータとを加算して、その加算結果のデー
タをレジスタｒ₁に書き込む。そして、内部メモリ４７
上のＤＰレジスタ３１に記憶されたアドレスに、データ
レジスタｒ₁に記憶されたデータを書き込む。

【００４１】また、例えば、図９に示すように、２オペ
ランド演算命令において、データレジスタｒ₀をソース
アドレスとして指定し、データレジスタｒ₁をディステ
ィネーションレジスタとして指定した場合には、内部メ
モリ４７上のＤＰレジスタ３０，３１に記憶されたアド
レスからデータをそれぞれデータレジスタｒ₀，ｒ₁に
読み出した後に、データレジスタｒ₀に記憶されたデー
タと、データレジスタｒ₁に記憶されたデータとを加算
して、その加算結果のデータをレジスタｒ₁に書き込
む。そして、内部メモリ４７上のＤＰレジスタ３１に記
憶されたアドレスに、データレジスタｒ₁に記憶された
データを書き込む。

【００４２】ところで、図８に示す演算命令を連続して
実行したときに、図４に示すマイクロプロセッサ１のパ
イプライン処理において、図１０に示すように、２クロ
ックサイクルのパイプライン・ハザード（ストール）が
発生する。これは、図１０に示すクロックサイクルＴ＋
３で、データレジスタｒ₁に対してのライト動作とリー
ド動作とが競合するためである。すなわち、図８に示す
演算命令であるコードＣ₁が、クロックサイクルＴ＋１
でＤＥＣステージに進んだときに、図１に示すデコーダ
３６は、コードＣ₁がロード／ストア命令であることを
認識してレジスタｒ₁を内部でロックする。そして、コ
ードＣ₁がクロックサイクルＴ＋３でＷＢステージに進
んだときに、このロックは解除される。すなわち、内部
メモリ４７に対してのリード・モディファイ・ライト
は、ライトバックされるまでロックされる。このロック
されたレジスタを命令がアクセスすると、ロックが解除
するまでアクセスが待たされる。そして、クロックサイ
クルＴ＋３でＡＬＵ１３の出力をデータレジスタｒ₁に
書き込み、ロックの解除を決定し、ＤＰレジスタ３１を
更新する。そして、クロックサイクルＴ＋４で、コード
Ｃ₂に応じて、内部メモリ４７からデータレジスタｒ₁
にデータを読み込み、その後、コードＣ₁の場合と同様
の処理を繰り返す。

【００４３】３オペランド演算命令を用いた場合以下、図１１に示すように、オペコード（ＯＰ）と、２
個の〔ソースレジスタ〕および〔ディスティネーション
レジスタ〕を指定する３個のオペランドとを備えた３オ
ペランド演算命令を用いて、プログラムを記述した場合
における内部メモリ４７に対してのアクセス動作につい
て説明する。マイクロプロセッサ１では、例えば、従来
のマイクロプロセッサにおける図３０に示すプログラム
を実行するときに、プログラムを図１２に示すように記
述できる。図１２において、命令「ｍｏｖｒ₀，
ｒ₂」はデータレジスタｒ₀に記憶された内部メモリ４
７上のデータをレジスタｒ₂に転送することを示す。こ
のとき、命令「ｍｏｖｒ₀，ｒ₂」を実行するのに先
立って、図２に示すＤＰレジスタ３０にメモリバンク４
５内の読み込み対象のデータのアドレスが記憶され、ハ
ードウェアによって、当該アドレスに記憶されたデータ
が、バス２６を介してデータレジスタｒ₀に転送されて
いる。そして、データレジスタｒ₀に記憶された内部メ
モリ４７上のデータが、バス２４、マルチプレクサ１
６，１２およびバス２３を介して、レジスタｒ₂に転送
される。

【００４４】また、「ａｄｄｒ₂，ｒ₉，ｒ₃」はレ
ジスタｒ₂に記憶されたデータとレジスタｒ₉に記憶さ
れたデータとを加算してレジスタｒ₃に記憶することを
示す。これによって、ＡＬＵ１３のポートＡＩＮに対し
てレジスタｒ₂に記憶されたデータが出力され、ポート
ＢＩＮに対してレジスタｒ₉に記憶されたデータが出力
され、ＡＬＵ１３において、これらの加算が行われ、加
算結果がポートＡＯＵＴからバス２３を介して、汎用レ
ジスタモジュール１１のレジスタｒ₃に書き込まれる。

【００４５】さらに、「ｍｏｖｒ₃，ｒ₁」は、レジ
スタｒ₃に記憶されたデータをデータレジスタｒ₁に転
送することを意味する。これによって、レジスタｒ₃に
記憶されたデータが、例えばバス１７、マルチプレクサ
１２、バス２３、マルチプレクサ１６およびバス２５を
介して、データレジスタｒ₁に転送される。その後、ハ
ードウェアによって、ＤＰレジスタ３１に記憶された内
部メモリ４７上のアドレスに対して、データレジスタｒ
₁に記憶されたデータがバス２７を介して自動的に書き
込まれる。

【００４６】このように、マイクロプロセッサ１では、
図３０に示すロード命令「ｌｗ」およびストア命令「ｓ
ｗ」の代わりに、図１２に示すようにレジスタ間転送命
令「ｍｏｖ」を記述したプログラムを実行する。

【００４７】なお、図１２に示すプログラムは、例え
ば、図１３に示すようにも記述できる。図１３に示すプ
ログラムでは、命令「ａｄｄ」のソースレジスタとして
データレジスタｒ₀およびレジスタｒ₉を指定してお
り、ディステイネイションアドレスとしてデータレジス
タｒ₁を指定している。但し、この場合に、ＤＰレジス
タ３０，３１によって、内部メモリ４７上の異なるバン
ク内のアドレスが指し示されている必要がある。図１３
に示すプログラムは、マイクロプロセッサ１によって１
クロックサイクルで実行される。

【００４８】また、マイクロプロセッサ１では、内部メ
モリ４７上の連続したメモリアドレスに記憶されたデー
タを加工する場合には、例えば、図１４に示すようにプ
ログラムを記述する。図１４に示すプログラムを実行す
ると、図２に示すＤＰレジスタ３０，３１に記憶されて
いるアドレスに対して順次に、例えば「＋４」を加算し
て更新することで、データレジスタｒ₀，ｒ₁を介し
て、内部メモリ４７における「＋４」間隔のアドレスに
対して順次にアクセスが行われる。図１３において、
「ａｄｄｒ₀，ｒ₉，ｒ₁」は、データレジスタｒ₀
に記憶されたデータと、レジスタｒ₉に記憶されたデー
タとを加算して、その加算結果のデータをデータレジス
タｒ₁に記憶することを示している。図１４に示すプロ
グラムに応じた処理では、内部メモリ４７上の８個のデ
ータを加工する。なお、図１４に示すプログラムは、ル
ープを用いて記述してもよい。

【００４９】マイクロプロセッサ１では、例えば、図３
に示す汎用レジスタモジュール１１のレジスタｒ₁₄をデ
ータレジスタとして扱い、レジスタｒ₁₄に対応したＤＰ
レジスタを更に設けることで、メモリアクセスのパスを
３系統にすることができる。この場合に、図１５に示す
ように、プログラムを記述することで、加算命令「ａｄ
ｄ」の３個の全てのオペランドにおいて、データレジス
タｒ₀，ｒ₁₄，ｒ₁を指定することができる。

【００５０】以上説明したように、マイクロプロセッサ
１によれば、汎用レジスタモジュール１１を構成する複
数の汎用レジスタの一部を、データレジスタｒ₀，ｒ₁
として用いることで、プログラムにおいて、内部メモリ
４７に対してのメモリアクセスのためのメモリリード命
令およびメモリライト命令を、別途記述する必要がな
い。すなわち、命令セットを、メモリアクセスが必要な
場合も含めて、汎用レジスタに記憶されたデータ相互間
で行う演算として統一して記述できる。すなわち、マイ
クロプロセッサ１によれば、内部メモリ４７に対しての
アクセスは、汎用レジスタに対してのアクセスの延長と
して扱われ、ソフトウェアからは、データレジスタ
ｒ₀，ｒ₁をメモリウィンドウとして使用できる。

【００５１】また、マイクロプロセッサ１では、アクセ
スする内部メモリ４７のアドレスおよびアクセスする順
番が予め決められている場合には、ＤＰレジスタ３０，
３１のアドレス更新機能を用いて、ＤＰレジスタ３０，
３１に記憶されているアドレスを自動的に更新すること
で、メモリアクセスのための手順を、プログラム内で毎
回明示して記述する必要がない。

【００５２】そのため、内部メモリ４７のメモリアドレ
ス空間内の連続したアドレスに記憶された複数のデータ
を順にアクセスして加工する場合に、アクセスするデー
タのアドレスを毎回指定する必要がなく、プログラムに
はＡＬＵ演算命令のみを記述すればよい。このとき、デ
ータレジスタｒ₀，ｒ₁に対して、ＤＰレジスタ３０，
３１が自動的に更新された直後に、内部メモリ４７から
データを読み出すことで、ＡＬＵ演算命令を実行する度
に、ＡＬＵ１３がメモリアクセスの完了を待たされるこ
とを回避できる。すなわち、ＡＬＵ１３がプログラムに
応じてＡＬＵ演算を実行する時点で、内部メモリ４７か
らデータレジスタｒ₀，ｒ₁に既にデータが既に読み込
まれている状態にすることができる。その結果、マイク
ロプロセッサ１における演算処理において、命令の多重
化を効率的に実現し、例えば、パイプライン処理におい
て、ＡＬＵ演算命令を毎クロックサイクル実行できる。
また、ユーザによるプログラムの記述を簡単化できる。

【００５３】また、マイクロプロセッサ１によれば、２
個のＤＰレジスタ３０，３１を設け、内部メモリ４７上
のデータに対して直接的にＡＬＵ演算命令を実行するこ
とで、例えば、内部メモリ４７上のデータを読み出して
加工した後に、内部メモリ４７に書き戻す処理を１命令
で記述できる。しかも、この命令において、内部メモリ
４７から読み出すデータのバンクと、内部メモリ４７に
書き込むデータのバンクとが異なる場合に、命令を１ク
ロックサイクル内に実行できる。なお、ＤＰレジスタ３
０，３１が共に内部メモリ４７の全てのアドレスを指定
できる場合には、内部メモリ４７から読み出すデータの
アドレスと、内部メモリ４７に書き込むデータのアドレ
スとが異なれば、命令を１クロックサイクル内に実行で
きる。例えば、プログラムにおいて、メモリアクセスを
伴う演算処理を、例えば図１３に示すように１命令で記
述し、１クロックサイクル内で実行できる。

【００５４】また、マイクロプロセッサ１では、内部メ
モリ４７にデータを書き戻す命令（ディスティネーショ
ンレジスタとしてデータレジスタｒ₀またはｒ₁を指定
するデータ転送命令）を連続して実行する場合に、ＤＰ
レジスタ３０，３１の自動読み出し機能を停止し、無駄
なメモリリードを無くすことができる。これにより、メ
モリライトを連続して実行することができ、命令の多重
化を実現できる。

【００５５】また、マイクロプロセッサ１では、データ
レジスタｒ₀，ｒ₁およびＤＰレジスタ３０，３１を用
いたメモリ構成にしたことで、図２３に示す従来の５段
パイプライン構造におけるＭＥＭステージが不要とな
り、図４に示すように、４段パイプライン構造にするこ
とができる。すなわち、データレジスタｒ₀，ｒ₁を用
いて内部メモリ４７に書き込み動作を行うことから、内
部メモリ４７に対しての書き込み動作を、ＷＢステージ
において行われるレジスタ書き込み動作によって行うこ
とができる。従って、パイプライン処理に、メモリアク
セス処理のステージを独立して設ける必要がない。その
結果、マイクロプロセッサ１では、プロセッサ全体の制
御回路が簡単になり、外部割り込みを含む例外処理に対
しても柔軟な対応を行うことができる。

【００５６】第２実施形態本実施形態のマイクロプロセッサは、内部メモリのバン
ク数、データレジスタおよびＤＰレジスタの数、およ
び、図１に示すマルチプレクサ１２，１６の代わりにマ
ルチプレクサ８２を備えている点を除いて、基本的に、
前述した第１実施形態のマイクロプロセッサ１と同じ構
成をしている。図１６は、本実施形態のマイクロプロセ
ッサ８１の内部メモリ８７の周辺の構成図である。図１
６に示すように、マイクロプロセッサ８１は、内部メモ
リ８７、ＤＰレジスタ９１，９２，９３、データレジス
タｒ₀，ｒ₁−Ｒ，ｒ₁−Ｗ、マルチプレクサ８２およ
びバス１０１〜１０６を備えている。

【００５７】また、マイクロプロセッサ８１は、図１に
示すマイクロプロセッサ１と同様に、ＡＬＵ１３、プロ
グラムカウンタ３４、インストラクションページメモリ
３５、デコーダ３６、バス１７，１８，１９，２０，２
３を備えている。また、マイクロプロセッサ８１では、
図１に示すレジスタｒ₁の代わりに、レジスタｒ₁−Ｒ
およびレジスタｒ₁−Ｗを備えている。すなわち、マイ
クロプロセッサ８１には、図１６に示すデータレジスタ
ｒ₀，ｒ₁−Ｒ，ｒ₁−Ｗの他に、レジスタｒ₂〜ｒ₁₅
が備えられている。なお、マイクロプロセッサ８１で
は、プログラムの記述において論理的に、物理的なデー
タレジスタｒ₁−Ｒとデータレジスタｒ₁−Ｗとを、単
体のデータレジスタｒ₁として扱う。

【００５８】マイクロプロセッサ８１では、ＤＰレジス
タ９１に記憶された内部メモリ８７のメモリバンク１１
０内のアドレスからデータを読み出して、データレジス
タｒ₀に記憶する。また、データレジスタｒ₁−Ｒは、
内部メモリ８７のメモリバンク１１１からのデータ読み
出し動作専用であり、プログラムに記述された２オペラ
ンド演算命令においてディスティネーションレジスタと
して論理的なデータレジスタｒ₁のアドレスが指定され
ている場合に、ＤＰレジスタ９２に記憶されたメモリバ
ンク１１１内のアドレスから読み出されたデータを記憶
する。また、データレジスタｒ₁−Ｗは、内部メモリ８
７のメモリバンク１１２に対してのデータ書き込み動作
専用であり、プログラムに記述された２オペランド演算
命令においてディスティネーションレジスタとして論理
的なデータレジスタｒ₁のアドレスが指定されている場
合に、そのデータレジスタｒ₁−Ｗの記憶データを、Ｄ
Ｐレジスタ９３に記憶されたメモリバンク１１２内のア
ドレスに書き込む。なお、論理的なデータレジスタｒ₁
のアドレスの指定は、論理アドレスを直接指定する他、
例えば、論理レジスタ名を介して論理アドレスを間接的
に指定してもよい。

【００５９】以下、マイクロプロセッサ８１の動作につ
いて説明する。マイクロプロセッサ８１では、例えば、
図６に示すフォーマットを持つ２オペランド演算命令を
実行する。マイクロプロセッサ８１では、例えば、図１
７に示すように、データレジスタｒ₁がディスティネー
ションアドレスに指定されている命令を実行する場合
に、先ず、ＤＰレジスタ９２に加算対象データが記憶さ
れたメモリバンク１１１内のアドレスを書き込むこと
で、ハードウェアによって、バス１０２を介してデータ
レジスタｒ₁−Ｒに当該加算対象データを読み出す。次
に、図１に示すＡＬＵ１３において、レジスタｒ₅に記
憶されたデータと、データレジスタｒ₁−Ｒに記憶され
たデータとの加算演算を行い、加算結果のデータをバス
１０６を介してデータレジスタｒ₁−Ｗ₀に記憶する。
また、加算結果のデータを書き戻すメモリバンク１１２
内のアドレスをＤＰレジスタ９３に書き込む。これによ
って、データレジスタｒ₁−Ｗ₀に記憶された加算結果
のデータが、ハードウェアによって、バス１０３を介し
てメモリバンク１１２に書き戻される。

【００６０】以下、マイクロプロセッサ８１において、
内部メモリ８７上の連続したメモリアドレスに記憶され
たデータを加工する場合について説明する。マイクロプ
ロセッサ８１において、例えば、図１８に示すプログラ
ムを図４に示す４段パイプライン処理で実行するとき、
図１９（Ａ）に示すようになる。図１８に示すコードＣ
₁〜Ｃ₆の各コードは、図１９（Ａ）に示すパイプライ
ン処理において、ＩＦステージで命令「ａｄｄｒ₀，
ｒ₁」のフェッチが行われ、ＤＥＣステージで、ＤＰレ
ジスタ９１に記憶されたメモリバンク１１０上のアドレ
スからデータレジスタｒ₀に読み出された一方の加算対
象データが、データレジスタｒ₀からＡＬＵ１３のポー
トＡＩＮに出力される。それと共に、ＤＰレジスタ９２
に記憶されたメモリバンク１１１上のアドレスからデー
タレジスタｒ₁−Ｒに読み出された他方の加算対象デー
タがデータレジスタｒ₁−ＲからＡＬＵ１３のポートＢ
ＩＮに出力される。次に、ＡＬＵステージで、ＡＬＵ１
３において双方の加算対象データを用いた加算が行わ
れ、ＷＢステージで、ＡＬＵ１３の加算結果がポートＡ
ＯＵＴからデータレジスタｒ₁−Ｗに書き込まれる。そ
の後、ＤＰレジスタ９３に記憶されたメモリバンク１１
２上のアドレスに、データレジスタｒ₁−Ｗの記憶デー
タが書き戻される。

【００６１】このとき、図１９（Ａ）に示すように、ク
ロックサイクルＴで、コードＣ₁のＩＦステージが行わ
れる。また、図１９（Ｂ）に示すように、クロックサイ
クルＴ＋１〜Ｔ＋６で、コードＣ₁〜Ｃ₆によるデータ
レジスタｒ₀に対してのメモリリード動作（デコードス
テージ）が順に行われる。また、図１９（Ｃ）に示すよ
うに、クロックサイクルＴ＋１〜Ｔ＋６で、コードＣ₁
〜Ｃ₆によるデータレジスタｒ₁−Ｒに対してのメモリ
リード動作（デコードステージ）が順に行われる。さら
に、図１９（Ｄ）に示すように、クロックサイクルＴ＋
３〜Ｔ＋８で、コードＣ₁〜Ｃ₆によるデータレジスタ
ｒ₁−Ｗに対してのメモリライト動作（ＷＢステージ）
が順に行われる。すなわち、マイクロプロセッサ８１で
は、前述したように、データレジスタｒ₁−Ｒ，ｒ₁−
Ｗｒ₀を設けたことで、データレジスタｒ₁に対しての
メモリリード動作とメモリライト動作とを同時に行うこ
とができる。その結果、図１８に示すコードＣ₁〜Ｃ₆
を、それぞれ１クロックサイクルで実行できる。

【００６２】以上説明したように、マイクロプロセッサ
８１によれば、論理的なデータレジスタｒ₁をディステ
ィネーションアドレスに指定してリードモディファイラ
イトを行う２オペランド演算命令を繰り返し連続して行
う場合であっても、各演算命令を１クロックサイクルで
実行できる。また、マイクロプロセッサ８１によれば、
２オペランド演算命令を用いて同一のクロックサイクル
で内部メモリ８７上の異なる３個のデータにアクセスを
行い、実質的に３オペランド演算と同等の演算を実現で
きる。

【００６３】第３実施形態上述した第１実施形態および第２実施形態のマイクロプ
ロセッサでは、複数のデータレジスタと内部メモリの複
数のバンクとを、それぞれ１対１に固定して対応させた
場合について説明した。従って、これらのマイクロプロ
セッサでは、内部メモリのバンク数に対応した数のデー
タレジスタおよびＤＰレジスタを設ける必要がある。従
って、内部メモリのバンク数が多い場合には多数のデー
タレジスタおよびＤＰレジスタを備える必要がある。本
実施形態のマイクロプロセッサは、前述したマイクロプ
ロセッサ１において、単数のデータレジスタを介して、
内部メモリの複数のバンクをアクセス可能な構成をして
いる。

【００６４】図２０は本実施形態のマイクロプロセッサ
１２１のＡＬＵ１３の周辺の構成図、図２１はマイクロ
プロセッサ１２１の内部メモリ１４７の周辺の構成図で
ある。なお、図２０および図２１において、図１および
図２に示した構成要素と同じ構成要素には同じ符号を付
してある。マイクロプロセッサ１２１は、図２０に示す
汎用レジスタモジュール１２３、マルチプレクサ１２
５，１２７、ＡＬＵ１３、プログラムカウンタ３４、イ
ンストラクションページメモリ３５およびデコーダ３６
と、図２１に示す内部メモリ１４７、ＤＰレジスタ１４
９、メインメモリ１５０、バンク選択モジュール１５
１、ローカルバス１５３および制御回路１８０とを、例
えば１チップ内に組み込んだ構成をしている。マイクロ
プロセッサ１２１は、データレジスタｒ₀と内部メモリ
１４７のバンク１６１〜１６４との関係以外は、例えば
４段パイプライン処理を含めて、基本的に、前述した第
１実施形態のマイクロプロセッサ１と同じである。

【００６５】汎用レジスタモジュール１２３は、図１に
示す汎用レジスタモジュール１１からデータレジスタｒ
₁およびバス２５，２７を除いた構成をしている。マル
チプレクサ１２５は、図１に示すバス２５，２２に対し
ての選択機能を備えていない点を除いて、図１に示すマ
ルチプレクサ１６と同じである。また、マルチプレクサ
１２７は、図１に示すバス２２に対しての選択機能を備
えていない点を除いて、図１に示すマルチプレクサ１２
と同じである。

【００６６】ＤＰレジスタ１４９は、マイクロプロセッ
サ１２１がアクセスを行うメモリアドレス空間の全域の
アドレスを記憶可能な記憶容量を備え、メモリリード時
には、データレジスタｒ₀に読み出すデータのメモリア
ドレス空間内のアドレスを記憶し、メモリライト時に
は、データレジスタｒ₀に記憶されたデータの書き込み
先であるメモリアドレス空間内のアドレスを記憶する。

【００６７】ＤＰレジスタ１４９は、図２２に示すよう
に、３２ビットのフィールドを有し、３２ビットのアド
レスを記憶する。その結果、メモリアドレス空間とし
て、４Ｇバイトまでのアドレスを持つものを用いること
ができる。ＤＰレジスタ１４９の３２ビットフィールド
は、ページセレクトフィールド２００、ページオフセッ
トフィールド２０１およびフィールド２０２からなる。
ページセレクトフィールド２００は、ビット「９」〜
「３１」によって構成され、メインメモリ１５０のメモ
リアドレス空間におけるページ（メモリブロック）の開
始アドレス（オフセット）を指定する。本実施形態で
は、１ページの容量を５１２バイトとしている。また、
ページオフセットフィールド２０１は、ビット「２」〜
「８」によって構成され、ページ内のオフセットを示し
ている。ここで、ページ内では、４バイト単位でメモリ
アクセスが行われる。また、フィールド２０２は、ビッ
ト「０」，「１」によって構成され、アドレスを指定す
るためには使用されない。

【００６８】内部メモリ１４７は、図２１に示すよう
に、４個のバンク１６１，１６２，１６３，１６４に分
割されている。バンク１６１，１６２，１６３，１６４
は、ローカルバス１５２を介して、ＤＰレジスタ１４９
に接続されている。ここで、ローカルバス１５２は、Ｄ
Ｐレジスタ１４９のうち、後述する図２２に示すページ
オフセットフィールド２０１のみに接続され、７ビット
のバス幅を有する。また、バンク１６１，１６２，１６
３，１６４は、ローカルバス１５３を介して、データレ
ジスタｒ₀に接続されている。

【００６９】バンク１６１〜１６４は、それぞれ１ペー
ジ分の容量を持ち、後述するように、選択回路１７９か
らの選択信号Ｓ１７９₁〜Ｓ１７９₄に応じてメインメ
モリ１５０から読み込んだページを記憶する。バンク１
６１〜１６４に読み込まれるメインメモリ１５０上のデ
ータ（ページ）は、互いに重なり合うことはない。これ
は、選択回路１７９が、ＤＰレジスタ１４９に記憶され
たアドレスに対応するページがバンク１６１〜１６４に
記憶されている場合には、そのページに対してメモリア
クセスを行い、その同じページをメインメモリ１５０か
ら読み出す作業を行わないためである。従って、バンク
１６１〜１６４のうち、２以上のバンクに同一のメモリ
アドレスのデータが記憶されることはない。

【００７０】バンク１６１〜１６４は、データレジスタ
ｒ₀に対する読み出し動作を行う際に、それぞれイネー
ブル指示を示す選択信号Ｓ１７９₁〜Ｓ１７９₄を入力
すると、ＤＰレジスタ１４９に記憶されたアドレスのペ
ージオフセットフィールド２０１によって示されるペー
ジ内のアドレスから４バイトのデータを読み出し、この
読み出したデータをローカルバス１５３を介してデータ
レジスタｒ₀に転送する。データレジスタｒ₀は、この
転送されたデータを記憶する。

【００７１】バンク１６１〜１６４は、データレジスタ
ｒ₀からの書き込み動作において、それぞれイネーブル
指示を示す選択信号Ｓ１７９₁〜Ｓ１７９₄を入力する
と、データレジスタｒ₀に記憶された４バイトのデータ
をローカルバス１５３を介して入力し、ＤＰレジスタ１
４９に記憶されたアドレスのページオフセットフィール
ド２０１によって示されるページ内のアドレスに記憶す
る。

【００７２】内部メモリ１４７は、ローカルバス１５３
を介してメインメモリ１５０に接続されている。メイン
メモリ１５０は、マイクロプロセッサ１２１のチップ内
に組み込んでも、あるいは、チップ外に設けてもよい。

【００７３】バンク選択モジュール１５１は、図２１に
示すように、ＤＰＣ(Data PointerCache)レジスタ１７
０，１７１，１７２，１７３、比較器１７４，１７５，
１７６，１７７および選択回路１７９を有する。ＤＰＣ
レジスタ１７０，１７１，１７２，１７３は、それぞれ
バンク１６１，１６２，１６３，１６４に記憶されてい
るページのメインメモリ１５０上の先頭アドレスを記憶
する。この先頭アドレスは、図２２に示すＤＰレジスタ
１４９に記憶されるアドレスのページセレクトフィール
ド２００に対応している。ここで、比較器１７４〜１７
７においては、ＤＰレジスタ１４９に記憶されたアドレ
スのうちページセレクトフィールド２００のみを比較す
れば良いため、ＤＰＣレジスタ１７０，１７１，１７
２，１７３は、ページセレクトフィールド２００に記憶
される３２ビットのアドレスのうち、ページセレクトフ
ィールド２００に対応するアドレスを記憶する２３ビッ
トを備えていればよい。

【００７４】ＤＰＣレジスタ１７０，１７１，１７２，
１７３に記憶されたアドレスは、それぞれバンク１６
１，１６２，１６３，１６４に記憶されたページと、メ
インメモリ１５０に記憶されたページとが入れ替えられ
たときに、ＤＰレジスタ１４９に記憶されたアドレスの
ページセレクトフィールド２００によって更新される。

【００７５】比較器１７４，１７５，１７６，１７７
は、それぞれＤＰＣレジスタ１７０，１７１，１７２，
１７３に記憶されたメインメモリ１５０上のページの開
始アドレスと、ＤＰレジスタ１４９のページセレクタフ
ィールドに記憶されたアドレスとを比較し、その比較結
果を、比較データＳ１７４，Ｓ１７５，Ｓ１７６，Ｓ１
７７として選択回路１７９のポートｉｎ０，ｉｎ１，ｉ
ｎ２，ｉｎ３にそれぞれ出力する。なお、比較器１７
４，１７５，１７６，１７７における比較処理は、ＤＰ
レジスタ１４９に記憶されたアドレスが更新される度に
行われる。

【００７６】選択回路１７９は、比較データＳ１７４，
Ｓ１７５，Ｓ１７６，Ｓ１７７のそれぞれに基づいて、
比較結果が一致を示している場合にはイネーブルを指示
し、比較結果が一致していない場合にはディスイネーブ
ルを指示する選択信号Ｓ１７９₁，Ｓ１７９₂，Ｓ１７
９₃，Ｓ１７９₄をバンク１６１，１６２，１６３，１
６４にそれぞれ継続して出力する。なお、選択回路１７
９は、比較データＳ１７４〜Ｓ１７７が変化したとき
に、それぞれ選択信号Ｓ１７９₁〜Ｓ１７９₄を、イネ
ーブル指示とディスイネーブル指示との間で切り換え
る。

【００７７】また、選択回路１７９は、比較データＳ１
７４，Ｓ１７５，Ｓ１７６，Ｓ１７７の全てが不一致で
あることを示す場合には、ページフォルトを示す指示信
号Ｓ１７９₅を制御回路１８０に出力する。制御回路１
８０は、ページフォルトを示す指示信号Ｓ１７９₅を入
力すると、ＤＰレジスタ１４９に記憶されているアドレ
スのページセレクタフィールドによって示されるメイン
メモリ１５０上の開始アドレスからページを読み出し、
このページをローカルバス１５３を介して内部メモリ１
４７に読み込む。この内部メモリ１４７に読み込まれた
新たなページは、内部メモリ１４７のバンク１６１〜１
６４に記憶された４枚のページのうち、最も先にアクセ
スされたページと入れ替えられる。すなわち、ＬＲＵ(L
east Recently Used) 方式を採用する。なお、ページ入
れ替えのアルゴリズムは、ＬＲＵに限定されず、種々の
方法を採ることができる。ここで、ページフォルトの検
出は、キャッシュシステムを用いたマイクロプロセッサ
におけるキャッシュヒットの判断と同様に、回路上のク
リティカルパスになることが多い。ここで、クリティカ
ルパスは、ＬＳＩの最高動作周波数を決定する要因であ
る。

【００７８】次に、上述したマイクロプロセッサ１２１
のメモリアクセス動作について説明する。図２３は、マ
イクロプロセッサ１２１のメモリアクセス動作を説明す
るためのフローチャートである。先ず、図２０に示すイ
ンストラクションページメモリ３５上のプログラムカウ
ンタ３４が指し示すアドレスから命令がフェッチされ、
デコーダ３６においてデコードされる。このとき、デコ
ードされた命令が、メインメモリ１５０のメモリアドレ
ス空間上のデータを用いた演算命令である場合には、当
該データのメインメモリ１５０のメモリアドレス空間内
のアドレスが、図２１に示すＤＰレジスタ１４９に記憶
される（ステップＳ１）。

【００７９】次に、比較器１７４〜１７７において、そ
れぞれＤＰレジスタ１４９に記憶されたアドレスのペー
ジセレクトフィールド２００と、ＤＰＣレジスタ１７０
〜１７３に記憶されたアドレスとが比較され、それらの
比較データＳ１７４〜Ｓ１７７が選択回路１７９に出力
される（ステップＳ２）。

【００８０】次に、選択回路１７９において、比較デー
タＳ１７４〜Ｓ１７７の何れかが、アドレスの一致を示
しているか否かが判断され（ステップＳ３）、一致して
いることを示す比較データがある場合には、その比較デ
ータＳ１７４〜Ｓ１７７に対応するバンク１６１〜１６
４に対して、イネーブルを示す指示信号Ｓ１７９₁〜１
７９₄を出力する。これによって、イネーブルを示す指
示信号Ｓ１７９₁〜１７９₄を入力したバンク１６１〜
１６４において、ＤＰレジスタ１４９に記憶されたアド
レスのページオフセットフィールド２０１に示されるペ
ージ内のアドレスからデータが読み出され、この読み出
されたデータが、ローカルバス１５３を介して、データ
レジスタｒ₀に転送され記憶される（ステップＳ４）。

【００８１】一方、選択回路１７９において、比較デー
タＳ１７４〜Ｓ１７７の全てが、不一致であることを示
していると判断された場合には（ステップＳ３）、前述
したＬＲＵのアルゴリズムを用いて、メインメモリ１５
０から対応するページをローカルバス１５３を介して内
部メモリ１４７に読み出すことを決定する（ステップＳ
５）。

【００８２】そして、ＬＲＵのアルゴリズムによって入
れ替え対象となった内部メモリ１４７のバンク１６１〜
１６４に記憶されたページ内にダーティビットが存在す
るか否かが判断され（ステップＳ６）、ダーディビット
が存在する場合には、当該ページをメインメモリ１５０
にライトバックする（ステップＳ８）。ここで、ダーテ
ィビットは、例えば、マイクロプロセッサ１２１によっ
て、当該ページに書き込みが行われた場合に付される。

【００８３】次に、ステップＳ５において、入れ替え対
象となった内部メモリ１４７のバンク１６１〜１６４
に、ＤＰレジスタ１４９に記憶されたアドレスによって
指し示されるページをメインメモリ１５０からローカル
バス１５３を介して読み込み、ページの入れ替えを行う
（ステップＳ７）。このとき、ＤＰレジスタ１４９に記
憶されたアドレスのページセレクトフィールド２００に
よって、入れ替えを行ったバンク１６１〜１６４に対応
するＤＰＣレジスタ１７０〜１７３に記憶されたアドレ
スを更新する。

【００８４】一方、入れ替えの対象となったバンク１６
１〜１６４に記憶されたページ内にダーティビットが存
在しない場合にも、当該入れ替えの対象となったページ
を、メインメモリ１５０から読み込んだページと入れ替
えるが、メインメモリ１５０へのライトバックは行わな
い（ステップＳ７）。

【００８５】図２４は、図２０および図２１に示すマイ
クロプロセッサ１２１におけるメモリアクセスのタイミ
ング図である。図２４（Ａ）に示すように、最初の５サ
イクルではバンク１６１に対してのアクセスおよびその
手続き（オペレーション）を行い、次の５サイクルでは
バンク１６２に対してのアクセスおよびその手続きを行
い、次の３サイクルではバンク１６３に対してのアクセ
スおよびその手続きを行う。なお、図２４（Ａ）におい
て、「Ｘ」はＤＰレジスタ１４９に記憶されたアドレス
の更新を行うオペレーションを示し、「Ｙ」はデータレ
ジスタｒ₀に対しての読み出し動作あるいは書き込み動
作を行うオペレーションを示している。ここで、バンク
１６１〜１６４は、既に有効なデータを保持しているも
のとする。

【００８６】図２４（Ｂ）は、バンク１６１に対しての
アクセス動作を行う際にＤＰレジスタ１４９に記憶され
るアドレスのタイミングを示し、アドレス「Ａ０」，
「Ａ１」，「Ａ２」，「Ａ３」，「Ａ４」，「Ａ５」
は、図２２に示すページセレクトフィールド２００に対
応するアドレスが全て同一である。図２４（Ｃ）は、バ
ンク１６１に対して読み出し動作あるいは書き込み動作
が行われるデータを示している。図２４（Ｃ）に示すデ
ータは、データレジスタｒ₀に記憶される。

【００８７】また、図２４（Ｄ）は、バンク１６２に対
してのアクセス動作を行う際にＤＰレジスタ１４９に記
憶されるアドレスのタイミングを示し、アドレス「Ｂ
０」，「Ｂ１」，「Ｂ２」，「Ｂ３」，「Ｂ４」，「Ｂ
５」は、図２２に示すページセレクトフィールド２００
に対応するアドレスが全て同一である。図２４（Ｅ）
は、バンク１６２に対して読み出し動作あるいは書き込
み動作が行われるデータを示している。図２４（Ｅ）に
示すデータは、データレジスタｒ₀に記憶される。

【００８８】また、図２４（Ｆ）は、バンク１６３に対
してのアクセス動作を行う際にＤＰレジスタ１４９に記
憶されるアドレスのタイミングを示し、アドレス「Ｃ
０」，「Ｃ１」，「Ｃ２」，「Ｃ３」は、図２２に示す
ページセレクトフィールド２００に対応するアドレスが
全て同一である。図２４（Ｇ）は、バンク１６３に対し
て読み出し動作あるいは書き込み動作が行われるデータ
を示している。図２４（Ｇ）に示すデータは、データレ
ジスタｒ₀に記憶される。

【００８９】さらに、図２４（Ｈ）は、バンク１６４に
対してのアクセス動作を行う際にＤＰレジスタ１４９に
記憶されるアドレスのタイミングを示し、図２４（Ｉ）
は、バンク１６４に対して読み出し動作あるいは書き込
み動作が行われるデータを示している。

【００９０】図２４（Ａ），（Ｂ），（Ｃ）に示すよう
に、１サイクル目では、バンク１６１を選択するために
ＤＰレジスタ１４９にアドレス「Ａ０」を書き込む。こ
れによって、データレジスタｒ₀に、バンク１６１内の
アドレス「Ａ０」のページオフセットフィールド２０１
によって示されるアドレスからデータが読み出され、図
２４（Ｃ）に示すように、バンク１６１のデータポート
からデータ「ｄ０」が出力され、このデータ「ｄ０」が
データレジスタｒ₀に記憶される。その後、マイクロプ
ロセッサ１２１において、前述した第１実施形態のマイ
クロプロセッサ１において述べたように、ＤＰレジスタ
１４９のアドレスが自動的に更新され、バンク内の連続
したアドレスが順次にアクセスされる。

【００９１】データレジスタｒ₀には、ＤＰレジスタ１
４９に記憶されたアドレスを更新した次のサイクルで、
特に指定のない限りデータの先読みを実行する。従っ
て、２サイクル目では、アドレス「Ａ０」が更新されて
「Ａ１」となる。これによって、バンク１６１のアドレ
ス「Ａ１」からデータ「ｄ１」が読み出され、バンク１
６１のデータポートから出力される。この２サイクル目
では、バンク１６１が選択されているため、データレジ
スタｒ₀に記憶されたデータ「ｄ０」が、図２０に示す
ＡＬＵ１３の入力ポートに出力された直後に、バンク１
６１のデータポートからデータ「ｄ１」が出力される。

【００９２】以下、同様な処理が行われ、図２４（Ｊ）
に示すように、データレジスタｒ₀には、データ「ｄ
０」〜「ｄ１２」が順次に記憶される。

【００９３】以上説明したように、マイクロプロセッサ
１２１によれば、バンク選択モジュール１５１を設ける
ことで、４個のバンク１６１〜１６４に対して、単数の
ＤＰレジスタ１４９を用いてアクセスできる。なお、バ
ンク選択モジュール１５１のＤＰＣレジスタ１７０〜１
７３は、ユーザは通常の方法ではアクセスできず、ユー
ザが管理する必要がない。

【００９４】ところで、第１実施形態および第２実施形
態のように、内部メモリのバンク毎に固定したデータレ
ジスタを設けると、汎用レジスタの数に制限がある場合
には、汎用レジスタとして使用できるレジスタの数が減
ってしまい、処理能力の向上が抑えられる可能性があ
る。これに対して、マイクロプロセッサ１２１では、単
数のデータレジスタｒ₀が４個の全てのバンク１６１〜
１６４とデータ転送を行うことができるため、汎用レジ
スタモジュール１２３に設けられた１６個のレジスタの
うちの一つのみをデータレジスタｒ₀として設ければよ
い。その結果、汎用レジスタとして使用できるレジスタ
の数を増やすことができ、第１実施形態および第２実施
形態に比べて、処理能力をさらに向上できる。マイクロ
プロセッサ１２１は、特に、内部メモリのバンク数が多
い場合に有効である。

【００９５】また、マイクロプロセッサ１２１によれ
ば、ＤＰＣレジスタ１７０〜１７３に、ＤＰレジスタ１
４９に記憶されたアドレスのページセレクトフィールド
２００に対応する部分のみを記憶するため、ＤＰレジス
タ１４９に記憶されたアドレスの全体を記憶する場合に
比べて、ＤＰＣレジスタ１７０〜１７３および比較器１
７４〜１７７の回路を縮小化できる。また、比較器１７
４〜１７７の比較処理を高速に行うことができる。

【００９６】また、マイクロプロセッサ１２１によれ
ば、バンク数分の比較器１７４〜１７７を設けて比較処
理を並列化することで、ＤＰレジスタ１４９に記憶され
たアドレスの更新時と同一のサイクルで、バンク１６１
〜１６４から所望のデータを読み出すことができる。

【００９７】また、マイクロプロセッサ１２１によれ
ば、ＤＰレジスタ１４９に記憶するアドレスを図２２に
示すような、ページセレクトフィールド２００とページ
オフセットフィールド２０１とで構成されるフォーマッ
トにしたことで、バンク選択モジュール１５１によって
同一のページがバンク１６１〜１６４のうち複数のバン
クに記憶されることを簡単な構成で回避でき、内部メモ
リ１４７を効率的に使用できる。また、ＤＰレジスタ１
４９のページオフセットフィールド２０１のみを内部メ
モリ１４７に接続すればよく、ローカルバス１５２のバ
ス幅を小さくできる。

【００９８】さらに、マイクロプロセッサ１２１によれ
ば、ＤＰレジスタ１４９に記憶されているアドレスのう
ち、必要なフィールドのみをＤＰＣレジスタ１７０およ
びバンク１６１〜１６４に転送しているため、アドレス
線の本数を抑制できる。なお、一般的に、アドレス線は
速いアクセス速度を得るために、配線が短く、容量が少
ない方が良い。また、アドレスとして用いる配線の本数
も少ないほうがよい。アクセスに伴う電力と、電源配線
容量の効果も無視できないからである。なお、マイクロ
プロセッサ１２１は、前述した第１実施形態のマイクロ
プロセッサ１の効果も同様に得ることができる。

【００９９】本発明は上述した実施形態には限定されな
い。例えば、上述したマイクロプロセッサ１２１では、
ローカルバス１５３を介して、ＤＰレジスタ１４９およ
びメインメモリ１５０とバンク１６１〜１６４との間の
データ伝送を行う場合について例示したが、マイクロプ
ロセッサ１２１において、例えば、図２５に示すよう
に、ローカルバス１５３ａ，１５３ｂを用いて、このデ
ータ伝送を実現してもよい。

【０１００】この場合には、図２５に示すように、ロー
カルバス１５３ａにデータレジスタｒ₀を接続し、ロー
カルバス１５３ｂにメインメモリ１５０を接続する。ま
た、バンク１６１〜１６４を、それぞれマルチプレクサ
３０１〜３０４を介して、ローカルバス１５３ａおよび
１５３ｂに接続する。マルチプレクサ３０１〜３０４
は、それぞれバンク１６１〜１６４を、ローカルバス１
５３ａおよび１５３ｂの何れか一方と選択的に接続す
る。制御回路３００は、制御信号Ｓ３００ａをバンク１
６１〜１６４に出力し、データレジスタｒ₀との間のデ
ータの読み出しおよび書き込みを制御する。また、制御
回路３００は、制御信号Ｓ３００ｂをバンク１６１〜１
６４に出力し、メインメモリ１５０との間のページ入れ
替え処理を制御する。

【０１０１】図２５に示すような構成を採用すること
で、バンク１６１〜１６４のうち一のバンクとデータレ
ジスタｒ₀との間のデータ転送と、その他のバンクとメ
インメモリ１５０との間のページ入れ替え処理とを並行
して行う（多重化する）ことができる。そのため、ペー
ジフォルトに伴うページ入れ替え処理に要する時間を隠
蔽することができる。

【０１０２】また、マイクロプロセッサ１２１では、汎
用レジスタモジュール１１に単数のＤＰレジスタ１４９
を設ける場合について例示したが、本発明は、複数のＤ
Ｐレジスタを設け、そのうち少なくとも一つが複数のバ
ンクと接続可能な構成にしてもよい。

【０１０３】また、マイクロプロセッサ１２１では、Ｄ
Ｐレジスタ１４９に記憶されたアドレスが更新される度
に、比較器１７４〜１７７で比較処理を行う場合につい
て例示したが、例えば、選択回路１７９あるいは制御回
路１８０によって、ＤＰレジスタ１４９に記憶されたペ
ージセレクトフィールド２００が更新されたか否かを監
視し、ページセレクトフィールド２００が更新された場
合にのみ、比較器１７４〜１７７における比較処理を行
うように制御してもよい。このように制御を行うこと
で、比較器１７４〜１７７における比較処理の実行頻度
を飛躍的に減少でき、低電力化を図ることができる。

【０１０４】また、上述したマイクロプロセッサ１２１
では、内部メモリ１４７に４個のバンクを設けた場合に
ついて例示したが、本発明では、内部メモリに設けるバ
ンクの数は２以上であれば任意である。また、上述した
マイクロプロセッサ１２１では、ＤＰＣレジスタ１７０
〜１７３にＤＰレジスタ１４９のページセレクトフィー
ルド２００のみを記憶する場合を例示したが、ＤＰＣレ
ジスタ１７０〜１７３に、ＤＰレジスタ１４９に記憶さ
れるアドレスの全体、あるいは、ページセレクトフィー
ルド２００およびページオフセットフィールド２０１の
みを記憶するようにしてもよい。

【０１０５】また、マイクロプロセッサ１では、汎用レ
ジスタモジュール１１のうち、２個の汎用レジスタをデ
ータレジスタｒ₀，ｒ₁として用いた場合について例示
したが、データレジスタの数は、１以上であれば任意で
ある。また、データレジスタｒ₀，ｒ₁の使用方法は、
内部メモリ４７との間のインターフェイスとして用いる
他、例えば、複数のマイクロプロセッサを搭載した並列
処理プロセッサにおけるマイクロプロセッサ相互間で通
信を行う際のＦＩＦＯ（First In First Out）メモリと
して用いてもよい。また、データレジスタｒ₀，ｒ
₁は、ローカルメモリあるいはスタックメモリとして用
いてもよい。

【０１０６】また、マイクロプロセッサ１では、図１に
示すように、マルチプレクサ１２とマルチプレクサ１６
とを独立に設けたが、マルチプレクサ１６の機能をマル
チプレクサ１２に組み込んでもよい。

【０１０７】また、マイクロプロセッサ１では、図２に
示すように、内部メモリ４７を２バンクに分けて構成し
たが、内部メモリ４７を３バンク以上にバンク分けした
構成、あるいは、バンク分けしていない構成にしてもよ
い。

【０１０８】また、マイクロプロセッサ１では、図１に
示すように、汎用レジスタモジュール１１に、複数の汎
用レジスタの一部として、データレジスタｒ₀，ｒ₁を
設けたが、汎用レジスタモジュール１１の外部に、デー
タレジスタｒ₀，ｒ₁を設け、汎用レジスタとは別に扱
うようにしてもよい。

【０１０９】また、図１６に示すメモリ構造を持つマイ
クロプロセッサ８１において、内部メモリ８７の代わり
に３本のＦＩＦＯメモリを備え、データレジスタｒ₁−
Ｒに入力用のＦＩＦＯメモリを接続し、データレジスタ
ｒ₁−Ｗに出力用のＦＩＦＯメモリを接続した構成にし
てもよい。

【０１１０】

【発明の効果】以上説明したように、本発明の演算処理
装置およびメモリアクセス方法によれば、単数のデータ
レジスタを介して、演算手段と、内部メモリの複数のバ
ンクとの間で、データ転送を行うことができ、レジスタ
資源を効果的に利用できる。その結果、データレジスタ
として汎用レジスタを用いている場合にも、汎用レジス
タの機能を適切に発揮させることができる。また、本発
明の演算処理装置およびメモリアクセス方法によれば、
内部メモリに対してのアクセスをデータレジスタを用い
て実現することで、内部メモリに対してのアクセスをレ
ジスタに対してのアクセスと同様に扱うことができる。
その結果、ユーザのプログラム作成時の負担を軽減でき
る。

【図面の簡単な説明】

【図１】図１は、本発明の第１実施形態に係わるマイク
ロプロセッサの構成図である。

【図２】図２は、図１に示すマイクロプロセッサのデー
タレジスタ、ＤＰレジスタおよび内部メモリを説明する
ための図である。

【図３】図３は、図１に示す汎用レジスタモジュールの
構成を説明するための図である。

【図４】図４は、図１に示すマイクロプロセッサの４段
パイプラン処理を説明するための図である。

【図５】図５は、図１に示すマイクロプロセッサのパイ
プラン処理を説明するための図である。

【図６】図６は、図１に示すマイクロプロセッサにおい
て用いられる２オペランド演算命令のフォーマットを説
明するための図である。

【図７】図７は、図６に示す演算命令において、ソース
レジスタにデータレジスタを指定した場合の演算命令を
説明するための図である。

【図８】図８は、図６に示す演算命令において、ディス
ティネーションレジスタにデータレジスタを指定した場
合の演算命令を説明するための図である。

【図９】図９は、図６に示す演算命令において、ソース
レジスタおよびディスティネーションレジスタの双方に
データレジスタを指定した場合の演算命令を説明するた
めの図である。

【図１０】図１０は、図８に示す演算命令を連続して行
う場合に生じるパイプライン処理のストールを説明する
ための図である。

【図１１】図１１は、図１に示すマイクロプロセッサに
おいて用いられる３オペランド演算命令のフォーマット
を説明するための図である。

【図１２】図１に示すマイクロプロセッサにおいて、従
来のマイクロプロセッサにおける図３０に示すプログラ
ムと同様の処理を記述したプログラムを説明するための
図である。

【図１３】図１３は、図１に示すマイクロプロセッサに
おいて、図１２に示すプログラムと同様の処理を、ソー
スレジスタおよびディステイネイションアドレスとして
データレジスタを指定して記述したプログラムを説明す
るための図である。

【図１４】図１４は、図１に示すマイクロプロセッサに
おいて、内部メモリ上の連続したメモリアドレスに記憶
されたデータを加工する処理を示すプログラムを説明す
るための図である。

【図１５】図１５は、図１に示すマイクロプロセッサに
おいて、メモリアクセスのパスを３系統にして、加算命
令の３個の全てのオペランドにデータレジスタを指定し
た命令を含むプログラムを説明するための図である。

【図１６】図１６は、本発明の第２実施形態に係わるマ
イクロプロセッサの内部メモリの周辺の構成図である。

【図１７】図１７は、２オペランド演算命令において、
ディスティネーションアドレスとしてデータレジスタを
指定した場合の例を説明するための図である。

【図１８】図１８は、本発明の第２実施形態に係わるマ
イクロプロセッサにおいて、内部メモリ上の連続したメ
モリアドレスに記憶されたデータを加工するプログラム
を説明するための図である。

【図１９】図１９は、図１８に示すプログラムを図４に
示す４段パイプライン処理で実行した場合を説明するた
めの図である。

【図２０】図２０は、本発明の第３実施形態のマイクロ
プロセッサのＡＬＵの周辺の構成図である。

【図２１】図２１は、図２０に示すマイクロプロセッサ
の内部メモリの周辺の構成図である。

【図２２】図２２は、図２１に示すＤＰレジスタの構成
を説明するための図である。

【図２３】図２３は、図２０および図２１に示すマイク
ロプロセッサのメモリアクセス動作を説明するためのフ
ローチャートである。

【図２４】図２４は、図２０および図２１に示すマイク
ロプロセッサにおけるメモリアクセスのタイミング図で
ある。

【図２５】図２５は、図２１に示すマイクロプロセッサ
の内部メモリの周辺の変形例の構成図である。

【図２６】図２６は、従来のＲＩＳＣ型およびＣＩＳＣ
型のマイクロプロセッサの汎用レジスタを説明するため
の図である。

【図２７】図２７は、従来のマイクロプロセッサおける
３個のレジスタ指定子を持つＡＬＵ演算命令を説明する
ための図である。

【図２８】図２８は、従来のマイクロプロセッサにおけ
るメモリ上のデータを加工する命令を説明するための図
である。

【図２９】図２９は、従来のマイクロプロセッサの５段
パイプラン処理を説明するための図である。

【図３０】図３０は、図２９に示す５段パイプライン処
理において、メモリ上のデータをＡＬＵ演算の対象にし
た処理のプログラムを説明するための図である。

【図３１】図３１は、従来のマイクロプロセッサにおい
て、メモリアドレス空間上の一定の距離を隔てたアドレ
スに繰り返してアクセスする処理のプログラムを説明す
るための図である。

【符号の説明】

１…マイクロプロセッサ、１１，１２３…汎用レジスタ
モジュール、１２，１６，１２５，１２７…マルチプレ
クサ、１３…ＡＬＵ、２１，２２，２３，２４，２５，
２６，２７…バス、３０，３１，１４９…ＤＰレジス
タ、３５…インストラクションページメモリ、３６…デ
コーダ、４５、４６…バンク、４７，１４７…内部メモ
リ、５０…外部メインメモリ、１５０…メインメモリ、
１５１…バンク選択モジュール、１５２，１５３…ロー
カルバス、１６１〜１６４…バンク、１７０〜１７３…
ＤＰＣレジスタ、１７４〜１７７…比較器、１７９…選
択回路、１８０…制御回路

Claims

【特許請求の範囲】

【請求項１】メモリアドレス空間上の連続したアドレス
に記憶された所定のデータ量のページをそれぞれ記憶す
る複数のバンクを備えた内部メモリと、前記メモリアドレス空間上のアドレスを記憶するデータ
ポインタレジスタと、演算処理を行う演算手段と、前記内部メモリおよび前記演算手段との間でデータの転
送を行うデータレジスタと、前記複数のバンクに記憶されたページの前記メモリアド
レス空間内の先頭アドレスを記憶し、当該記憶された先
頭アドレスと、前記データポインタレジスタに記憶され
たアドレスとを比較し、前記比較の結果に基づいて前記
複数のバンクのいずれかにアクセス対象となるページが
存在するか否かを判別するページ有無判別手段と、前記判別の結果、アクセス対象となるページが前記複数
のバンクのいずれかに存在する場合に、アクセス対象と
なるページが記憶されたバンクと前記データレジスタと
の間で、前記データポインタレジスタに記憶されたアド
レスを用いてデータの転送を行うように制御する制御手
段とを有する演算処理装置。
【請求項２】前記メモリアドレス空間を持つメインメモ
リをさらに有し、前記制御手段は、前記判別の結果、アクセス対象となる
ページが前記複数のバンクのいずれにも存在しない場合
に、前記メインメモリからアクセス対象となるページを
読み出し、前記複数のバンクに記憶されているページと
入れ替える請求項１に記載の演算処理装置。
【請求項３】前記ページ有無判別手段は、前記複数のバンクに記憶されたページの前記メモリアド
レス空間内の先頭アドレスをそれぞれ記憶する複数の先
頭アドレス記憶手段と、前記複数の先頭アドレス記憶手段に記憶された先頭アド
レスと、前記データポインタレジスタに記憶されたアド
レスとを、それぞれ比較する複数の比較手段と、前記複数の比較手段の比較結果に基づいて、前記複数の
バンクのいずれかにアクセス対象となるページが存在す
るか否かを判別する判別手段と有し、前記制御手段は、前記判別手段の判別結果に基づいて、
前記先頭アドレスと前記データポインタレジスタに記憶
されたアドレスとが比較の結果一致した比較手段に対応
するバンクと、前記データレジスタとの間で、前記デー
タポインタレジスタに記憶されたアドレスを用いてデー
タの転送を行うように制御する請求項１に記載の演算処
理装置。
【請求項４】前記ページ有無判別手段は、前記データポインタレジスタに記憶されたアドレスが更
新される度に、前記複数のバンクのいずれかにアクセス
対象となるページが存在するか否かを判別する請求項１
に記載の演算処理装置。
【請求項５】前記データポインタレジスタに記憶される
前記メモリアドレス空間上のアドレスは、前記メモリア
ドレス空間内でのページのオフセットアドレスと、当該
ページ内でのデータのオフセットアドレスとを有し、前記ページ有無判別手段は、前記複数のバンクに記憶されたページの前記メモリアド
レス空間内でのページのオフセットアドレスを記憶し、前記記憶されたページのオフセットアドレスと、前記デ
ータポインタレジスタに記憶されたアドレスに含まれる
ページのオフセットアドレスとを比較する請求項１に記
載の演算処理装置。
【請求項６】前記ページ有無判別手段は、前記データポインタレジスタに記憶されたアドレスに含
まれる前記ページのオフセットアドレスが更新されたと
きにのみ、前記比較を行う請求項５に記載の演算処理装
置。
【請求項７】前記内部メモリの複数のバンクには、前記
メモリアドレス空間上に記憶されたデータが重複しない
ように記憶されている請求項１に記載の演算処理装置。
【請求項８】前記複数のバンクにおける前記データポイ
ンタレジスタに記憶されたアドレスから読み出したデー
タを、前記データレジスタに転送して記憶し、当該デー
タレジスタに記憶したデータを前記演算手段に転送して
メモリリード動作を行う請求項１に記載の演算処理装
置。
【請求項９】前記データポインタレジスタに記憶された
前記複数のバンクにおけるアドレスに、前記データレジ
スタにデータを書き込んでメモリライト動作を行う請求
項１に記載の演算処理装置。
【請求項１０】複数の汎用レジスタの一部を、前記デー
タレジスタとして用いる請求項１に記載の演算処理装
置。
【請求項１１】演算手段からデータレジスタを介して、
メモリアドレス空間上の連続したアドレスに記憶された
所定のデータ量のページをそれぞれ記憶する複数のバン
クを備えた内部メモリにアクセスするメモリアクセス方
法であって、前記メモリアドレス空間上のアドレスをデータポインタ
レジスタに記憶し、前記複数のバンクに記憶されたページの前記メモリアド
レス空間内の先頭アドレスを記憶し、当該記憶された先頭アドレスと、前記データポインタレ
ジスタに記憶されたアドレスとを比較し、前記比較の結果に基づいて、前記複数のバンクのいずれ
かにアクセス対象となるページが存在するか否かを判別
し、前記判別の結果、アクセス対象となるページが前記複数
のバンクのいずれかに存在する場合に、アクセス対象と
なるページが記憶されたバンクとデータレジスタとの間
で、前記データポインタレジスタに記憶されたアドレス
を用いてデータの転送を行うメモリアクセス方法。