JPH1165988A - チャネル装置制御方法 - Google Patents
チャネル装置制御方法Info
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- JPH1165988A JPH1165988A JP9224509A JP22450997A JPH1165988A JP H1165988 A JPH1165988 A JP H1165988A JP 9224509 A JP9224509 A JP 9224509A JP 22450997 A JP22450997 A JP 22450997A JP H1165988 A JPH1165988 A JP H1165988A
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Abstract
(57)【要約】
【課題】チャネル装置に接続または内蔵されたＩ／Ｏキ
ャッシュを持つデータ処理システムにおけるチャネル装
置制御方法に関し，ＣＰＵの処理性能を低下させず，か
つＩ／Ｏキャッシュを有効に利用して高いＤＭＡ性能を
得ることができるようにする。 【解決手段】チャネル装置５内のパージコマンドレジス
タ５０２に，ＣＰＵ１から直接パージすべきパージアド
レスおよびパージ指示をライトできるようにすることに
より，Ｉ／Ｏキャッシュ６の無効化（パージ）を，ＣＰ
Ｕ１からチャネル装置５へのソフトウェアによる明示的
アクセスによって行い，ハードウェア的なパージコマン
ドの自動発行は行わない。
ャッシュを持つデータ処理システムにおけるチャネル装
置制御方法に関し，ＣＰＵの処理性能を低下させず，か
つＩ／Ｏキャッシュを有効に利用して高いＤＭＡ性能を
得ることができるようにする。 【解決手段】チャネル装置５内のパージコマンドレジス
タ５０２に，ＣＰＵ１から直接パージすべきパージアド
レスおよびパージ指示をライトできるようにすることに
より，Ｉ／Ｏキャッシュ６の無効化（パージ）を，ＣＰ
Ｕ１からチャネル装置５へのソフトウェアによる明示的
アクセスによって行い，ハードウェア的なパージコマン
ドの自動発行は行わない。
Description
【０００１】
【発明の属する技術分野】本発明は，チャネル装置の制
御方法およびチャネル装置の構成に係り，特に，ＤＭＡ
転送時に動作するキャッシュメモリを接続するチャネル
装置に対してキャッシュメモリのパージ動作を効率的に
行うチャネル装置制御方法に関する。
御方法およびチャネル装置の構成に係り，特に，ＤＭＡ
転送時に動作するキャッシュメモリを接続するチャネル
装置に対してキャッシュメモリのパージ動作を効率的に
行うチャネル装置制御方法に関する。
【０００２】近年のデータ処理規模拡大に伴い，高性能
のデータ処理システムの需要がますます増加している。
高性能を得るためにはＣＰＵ性能のアップが必要である
ことはもちろんであるが，ＣＰＵと入出力装置との間の
データ転送性能向上もシステム全体の性能向上に大きく
影響する。そこで，ＣＰＵと入出力装置との間のデータ
転送を制御するチャネル装置，およびチャネル装置を通
して転送制御が行われるＤＭＡ転送の性能向上が広く要
望されている。
のデータ処理システムの需要がますます増加している。
高性能を得るためにはＣＰＵ性能のアップが必要である
ことはもちろんであるが，ＣＰＵと入出力装置との間の
データ転送性能向上もシステム全体の性能向上に大きく
影響する。そこで，ＣＰＵと入出力装置との間のデータ
転送を制御するチャネル装置，およびチャネル装置を通
して転送制御が行われるＤＭＡ転送の性能向上が広く要
望されている。
【０００３】
【従来の技術】図１３に従来技術の一例を示す。図１３
において，１はＣＰＵ，２はＣＰＵ１に接続または内蔵
されるキャッシュメモリ（以降，ＣＰＵキャッシュと呼
ぶ），，２０１はＣＰＵキャッシュ２内の領域，３はメ
モリ装置，３０１，３０２はメモリ装置３内の領域，４
は共通バス，５はチャネル装置を表す。
において，１はＣＰＵ，２はＣＰＵ１に接続または内蔵
されるキャッシュメモリ（以降，ＣＰＵキャッシュと呼
ぶ），，２０１はＣＰＵキャッシュ２内の領域，３はメ
モリ装置，３０１，３０２はメモリ装置３内の領域，４
は共通バス，５はチャネル装置を表す。
【０００４】ＣＰＵ１，メモリ装置３およびチャネル装
置５は，共通バス４により接続されている。６はチャネ
ル装置５に接続または内蔵され，入出力装置（以降，Ｉ
／Ｏ装置と呼ぶ）とメモリ装置３間のＤＭＡ転送時に動
作する入出力用キャッシュメモリ（以降，Ｉ／Ｏキャッ
シュと呼ぶ），７は入出力用バス（以降，Ｉ／Ｏバスと
呼ぶ），８ａ，８ｂは入出力制御装置（以降，Ｉ／Ｏ制
御装置と呼ぶ），９ａ，９ｂは入出力装置（以降，Ｉ／
Ｏ装置と呼ぶ）を表す。
置５は，共通バス４により接続されている。６はチャネ
ル装置５に接続または内蔵され，入出力装置（以降，Ｉ
／Ｏ装置と呼ぶ）とメモリ装置３間のＤＭＡ転送時に動
作する入出力用キャッシュメモリ（以降，Ｉ／Ｏキャッ
シュと呼ぶ），７は入出力用バス（以降，Ｉ／Ｏバスと
呼ぶ），８ａ，８ｂは入出力制御装置（以降，Ｉ／Ｏ制
御装置と呼ぶ），９ａ，９ｂは入出力装置（以降，Ｉ／
Ｏ装置と呼ぶ）を表す。
【０００５】５０１はチャネル装置５内に設けられたＣ
ＰＵキャッシュ２発行のパージ要求受信部，５０２はチ
ャネル装置５内に設けられたＩ／Ｏキャッシュ６内の該
当エントリをパージするためのパージアドレスおよびパ
ージ指示を保持するパージコマンドレジスタを表す。
ＰＵキャッシュ２発行のパージ要求受信部，５０２はチ
ャネル装置５内に設けられたＩ／Ｏキャッシュ６内の該
当エントリをパージするためのパージアドレスおよびパ
ージ指示を保持するパージコマンドレジスタを表す。
【０００６】ＣＰＵ１は，処理したデータを，メモリ装
置３のある領域３０１に格納し，それをＩ／Ｏ装置９ａ
に格納する場合，ＤＭＡを起動する。ＤＭＡの起動は，
ＣＰＵ１が，ＤＭＡを行うべきメモリ装置３内の開始ア
ドレス（この場合は領域３０１の先頭アドレス），およ
びＤＭＡのコマンド，転送量等を，予め定められたメモ
リ装置３内の領域３０２に格納し，Ｉ／Ｏ制御装置８ａ
を起動する。
置３のある領域３０１に格納し，それをＩ／Ｏ装置９ａ
に格納する場合，ＤＭＡを起動する。ＤＭＡの起動は，
ＣＰＵ１が，ＤＭＡを行うべきメモリ装置３内の開始ア
ドレス（この場合は領域３０１の先頭アドレス），およ
びＤＭＡのコマンド，転送量等を，予め定められたメモ
リ装置３内の領域３０２に格納し，Ｉ／Ｏ制御装置８ａ
を起動する。
【０００７】起動されたＩ／Ｏ制御装置８ａは，予め定
められたメモリ装置内の領域３０２の内容を読み込み，
実行すべきＤＭＡの内容を解読する。この場合には，メ
モリ装置３内の領域３０１のデータのＩ／Ｏ装置９ａへ
の転送であるから，Ｉ／Ｏ制御装置８ａは，領域３０１
のデータをメモリ装置３から順次読み出す動作を開始す
る。読み出されたデータは，チャネル装置５，Ｉ／Ｏバ
ス７を経由して，Ｉ／Ｏ制御装置８ａに到達後，Ｉ／Ｏ
装置９ａに転送される。
められたメモリ装置内の領域３０２の内容を読み込み，
実行すべきＤＭＡの内容を解読する。この場合には，メ
モリ装置３内の領域３０１のデータのＩ／Ｏ装置９ａへ
の転送であるから，Ｉ／Ｏ制御装置８ａは，領域３０１
のデータをメモリ装置３から順次読み出す動作を開始す
る。読み出されたデータは，チャネル装置５，Ｉ／Ｏバ
ス７を経由して，Ｉ／Ｏ制御装置８ａに到達後，Ｉ／Ｏ
装置９ａに転送される。
【０００８】例えば領域３０１のサイズが３２ＫＢ（３
２７６８Ｂ）とし，１回の転送でメモリ装置３から読み
出せるデータ量を６４Ｂとすると，以上のような動作
を，３２７６８Ｂ÷６４Ｂ＝５１２回繰り返す。
２７６８Ｂ）とし，１回の転送でメモリ装置３から読み
出せるデータ量を６４Ｂとすると，以上のような動作
を，３２７６８Ｂ÷６４Ｂ＝５１２回繰り返す。
【０００９】ここで，６４ＢのデータをＩ／Ｏ装置９ａ
に転送後，Ｉ／Ｏ制御装置８ａは次の６４Ｂのデータを
再びメモリ装置３から読み込むのであるが，Ｉ／Ｏキャ
ッシュ６内に所望のデータが存在していれば，Ｉ／Ｏキ
ャッシュ６からデータを読み込むだけでよく，メモリ装
置３から読み出す場合に比べて早くデータがＩ／Ｏ装置
９ａに転送できる。
に転送後，Ｉ／Ｏ制御装置８ａは次の６４Ｂのデータを
再びメモリ装置３から読み込むのであるが，Ｉ／Ｏキャ
ッシュ６内に所望のデータが存在していれば，Ｉ／Ｏキ
ャッシュ６からデータを読み込むだけでよく，メモリ装
置３から読み出す場合に比べて早くデータがＩ／Ｏ装置
９ａに転送できる。
【００１０】Ｉ／Ｏキャッシュ６は，Ｉ／Ｏ制御装置８
ａが既に読み込んだ６４ＢをＩ／Ｏ装置９ａに転送して
いる間，並行して次にメモリ装置３から読み出すべきデ
ータを予め読み出しておき，Ｉ／Ｏキャッシュ６内のメ
モリに格納しておく役割をする。これによりＤＭＡ性能
が，Ｉ／Ｏキャッシュ６が無い場合に比べて格段に向上
していた。なお，この場合のＩ／Ｏキャッシュ６は，メ
モリ装置３からＩ／Ｏ装置９ａ側への転送方向にのみ働
き，逆方向へは働かない。
ａが既に読み込んだ６４ＢをＩ／Ｏ装置９ａに転送して
いる間，並行して次にメモリ装置３から読み出すべきデ
ータを予め読み出しておき，Ｉ／Ｏキャッシュ６内のメ
モリに格納しておく役割をする。これによりＤＭＡ性能
が，Ｉ／Ｏキャッシュ６が無い場合に比べて格段に向上
していた。なお，この場合のＩ／Ｏキャッシュ６は，メ
モリ装置３からＩ／Ｏ装置９ａ側への転送方向にのみ働
き，逆方向へは働かない。
【００１１】ところで，ＣＰＵ１がライトバック方式
（コピーバック方式）のＣＰＵキャッシュ２を内蔵また
は接続している場合，処理したデータはまずＣＰＵキャ
ッシュ２にライトされ，必要に応じてメモリ装置３へラ
イトバック（コピーバック）される。
（コピーバック方式）のＣＰＵキャッシュ２を内蔵また
は接続している場合，処理したデータはまずＣＰＵキャ
ッシュ２にライトされ，必要に応じてメモリ装置３へラ
イトバック（コピーバック）される。
【００１２】前述のＤＭＡ対象領域３０１にＣＰＵ１か
ら書かれるべきデータは，一旦，ＣＰＵキャッシュ２の
領域２０１にライトされ，チャネル装置５を介したＩ／
Ｏ制御装置８ａからのＤＭＡによりメモリリード要求の
際，要求データ分（６４Ｂ）がＣＰＵキャッシュ２から
読み込まれ，チャネル装置５へ送られると同時にメモリ
装置３内の対応領域３０１の対応ブロック（６４Ｂ）に
ライトバックされる。ＣＰＵキャッシュ２が６４Ｂ単位
のブロックで管理されているとすると，このようにライ
トバックされた６４Ｂのブロックの状態は，ダーティ状
態からシェアード状態に変化する。
ら書かれるべきデータは，一旦，ＣＰＵキャッシュ２の
領域２０１にライトされ，チャネル装置５を介したＩ／
Ｏ制御装置８ａからのＤＭＡによりメモリリード要求の
際，要求データ分（６４Ｂ）がＣＰＵキャッシュ２から
読み込まれ，チャネル装置５へ送られると同時にメモリ
装置３内の対応領域３０１の対応ブロック（６４Ｂ）に
ライトバックされる。ＣＰＵキャッシュ２が６４Ｂ単位
のブロックで管理されているとすると，このようにライ
トバックされた６４Ｂのブロックの状態は，ダーティ状
態からシェアード状態に変化する。
【００１３】図１４に従来技術の他の一例を示す。図１
４において，図１３と同一部分については，同一符号を
付してある。１０はＩ／Ｏ制御装置８ａ，８ｂからのＤ
ＭＡアドレスを，物理アドレスに変換するための変換テ
ーブルを表す。この変換テーブル１０は，メモリ装置３
内のＤＭＡ領域の物理アドレスをＣＰＵ１内の変換テー
ブルを使って求めてＩ／Ｏ制御装置８ａ，８ｂ側のＤＭ
Ａアドレスレジスタに設定する代わりに，Ｉ／Ｏ制御装
置８ａ，８ｂ側のＤＭＡアドレスレジスタにはＣＰＵ１
が命令で用いる論理アドレスを設定しておき，物理アド
レスへの変換をこの変換テーブル１０を使ってハード的
に行うためのものである。
４において，図１３と同一部分については，同一符号を
付してある。１０はＩ／Ｏ制御装置８ａ，８ｂからのＤ
ＭＡアドレスを，物理アドレスに変換するための変換テ
ーブルを表す。この変換テーブル１０は，メモリ装置３
内のＤＭＡ領域の物理アドレスをＣＰＵ１内の変換テー
ブルを使って求めてＩ／Ｏ制御装置８ａ，８ｂ側のＤＭ
Ａアドレスレジスタに設定する代わりに，Ｉ／Ｏ制御装
置８ａ，８ｂ側のＤＭＡアドレスレジスタにはＣＰＵ１
が命令で用いる論理アドレスを設定しておき，物理アド
レスへの変換をこの変換テーブル１０を使ってハード的
に行うためのものである。
【００１４】Ｉ／Ｏ制御装置８ａもしくは８ｂから，物
理アドレスではなく論理アドレスが送出され，その論理
アドレスが変換テーブル１０により物理アドレスに変換
されて共通バス４に出力される点以外は，図１３で説明
した動作と同様である。
理アドレスではなく論理アドレスが送出され，その論理
アドレスが変換テーブル１０により物理アドレスに変換
されて共通バス４に出力される点以外は，図１３で説明
した動作と同様である。
【００１５】
【発明が解決しようとする課題】上述のように領域２０
１のデータをＩ／Ｏ装置９ａにＤＭＡ転送する動作が終
了後，通常，領域２０１にはＣＰＵ１により別の処理デ
ータが格納される。この場合，領域２０１のキャッシュ
管理ブロックは，シェアード状態のため，各６４Ｂのブ
ロックに対して，ＣＰＵ１からライトされる毎に，その
ブロックはシェアード状態からダーティ状態に変化する
が，それと同時にそのブロックと同じデータを共有する
他装置（他ＣＰＵまたはキャッシュを有するチャネル装
置）に対してパージ要求を発行し，他装置のキャッシュ
の該当ブロックのデータを無効化しなければならない。
１のデータをＩ／Ｏ装置９ａにＤＭＡ転送する動作が終
了後，通常，領域２０１にはＣＰＵ１により別の処理デ
ータが格納される。この場合，領域２０１のキャッシュ
管理ブロックは，シェアード状態のため，各６４Ｂのブ
ロックに対して，ＣＰＵ１からライトされる毎に，その
ブロックはシェアード状態からダーティ状態に変化する
が，それと同時にそのブロックと同じデータを共有する
他装置（他ＣＰＵまたはキャッシュを有するチャネル装
置）に対してパージ要求を発行し，他装置のキャッシュ
の該当ブロックのデータを無効化しなければならない。
【００１６】ここで，例えばもしＣＰＵ１が同一領域３
０１全体に新しく処理したデータを書き込んだ後，今度
はＩ／Ｏ装置９ｂにＤＭＡ転送を行う場合を考えると，
ＣＰＵ１から領域３０１，すなわちＣＰＵキャッシュ２
内の対応領域２０１の６４Ｂブロックにライトする度に
パージ要求が発行されるため，ＣＰＵ１が領域３０１全
体（すなわち領域２０１全体）に処理データをライトす
るまで発行されるパージ要求発行回数は，３２７６８Ｂ
÷６４Ｂ＝５１２回となる。
０１全体に新しく処理したデータを書き込んだ後，今度
はＩ／Ｏ装置９ｂにＤＭＡ転送を行う場合を考えると，
ＣＰＵ１から領域３０１，すなわちＣＰＵキャッシュ２
内の対応領域２０１の６４Ｂブロックにライトする度に
パージ要求が発行されるため，ＣＰＵ１が領域３０１全
体（すなわち領域２０１全体）に処理データをライトす
るまで発行されるパージ要求発行回数は，３２７６８Ｂ
÷６４Ｂ＝５１２回となる。
【００１７】このパージ要求は，通常キャッシュ管理用
のハードウェアからハード的に（プログラムを介さず
に）発行され，各キャッシュ保有装置からの終了応答が
通知されて初めて要求が終了する。また，ＣＰＵ１の対
応ブロックの，シェアード状態からダーティ状態への変
化も，このパージ要求が終了して初めて行われるため，
このようなパージ要求発行の頻発は，ＣＰＵ１の処理性
能を著しく低下させることになる。
のハードウェアからハード的に（プログラムを介さず
に）発行され，各キャッシュ保有装置からの終了応答が
通知されて初めて要求が終了する。また，ＣＰＵ１の対
応ブロックの，シェアード状態からダーティ状態への変
化も，このパージ要求が終了して初めて行われるため，
このようなパージ要求発行の頻発は，ＣＰＵ１の処理性
能を著しく低下させることになる。
【００１８】本発明の目的は，上記問題点を鑑み，ＣＰ
Ｕの処理性能を低下させず，かつＩ／Ｏキャッシュを有
効に利用して高いＤＭＡ性能を得ることができるチャネ
ル装置制御方法を提供することにある。
Ｕの処理性能を低下させず，かつＩ／Ｏキャッシュを有
効に利用して高いＤＭＡ性能を得ることができるチャネ
ル装置制御方法を提供することにある。
【００１９】
【課題を解決するための手段】本発明と従来技術との大
きな違いは，主に以下の点である。従来技術では，メモ
リアクセスがトリガとなってアドレスを比較し，キャッ
シュメモリの無効／有効を判定（有効／無効のフラグは
ハードウェアでセットする）し，キャッシュメモリの無
効化を行う。これに対し，本発明では，ＣＰＵからのプ
ログラムによる明示的ライト（特定のレジスタや変換テ
ーブル等のライト）をトリガとして，あらかじめプログ
ラムでセットされたフラグ等を比較してキャッシュメモ
リの無効／有効を判定し，キャッシュメモリの無効化を
行う。
きな違いは，主に以下の点である。従来技術では，メモ
リアクセスがトリガとなってアドレスを比較し，キャッ
シュメモリの無効／有効を判定（有効／無効のフラグは
ハードウェアでセットする）し，キャッシュメモリの無
効化を行う。これに対し，本発明では，ＣＰＵからのプ
ログラムによる明示的ライト（特定のレジスタや変換テ
ーブル等のライト）をトリガとして，あらかじめプログ
ラムでセットされたフラグ等を比較してキャッシュメモ
リの無効／有効を判定し，キャッシュメモリの無効化を
行う。
【００２０】
【発明の実施の形態】以下，図面を参照しつつ本発明の
実施の形態を説明する。 〔第一の実施の形態〕図１は，請求項１の発明に対応す
る第一の構成説明図である。図１において，１はＣＰ
Ｕ，２はＣＰＵキャッシュ，３はメモリ装置，４は共通
バス，５はチャネル装置，６はＩ／Ｏキャッシュ，７は
Ｉ／Ｏバス，８ａ，８ｂはＩ／Ｏ制御装置，９ａ，９ｂ
はＩ／Ｏ装置を表す。
実施の形態を説明する。 〔第一の実施の形態〕図１は，請求項１の発明に対応す
る第一の構成説明図である。図１において，１はＣＰ
Ｕ，２はＣＰＵキャッシュ，３はメモリ装置，４は共通
バス，５はチャネル装置，６はＩ／Ｏキャッシュ，７は
Ｉ／Ｏバス，８ａ，８ｂはＩ／Ｏ制御装置，９ａ，９ｂ
はＩ／Ｏ装置を表す。
【００２１】チャネル装置５内の５０２は，Ｉ／Ｏキャ
ッシュ６内の該当エントリをパージするためのパージア
ドレスおよびパージ指示を保持するパージコマンドレジ
スタ，５０３は，パージコマンドレジスタ５０２にＣＰ
Ｕ１から直接ライトできるようにするためのレジスタ選
択手段である。
ッシュ６内の該当エントリをパージするためのパージア
ドレスおよびパージ指示を保持するパージコマンドレジ
スタ，５０３は，パージコマンドレジスタ５０２にＣＰ
Ｕ１から直接ライトできるようにするためのレジスタ選
択手段である。
【００２２】本発明の第一の実施の形態では，例えば図
１に示すように，ＣＰＵ１と，メモリ装置３と，チャネ
ル装置５と，このチャネル装置５に接続または内蔵さ
れ，ＤＭＡ転送時に動作するＩ／Ｏキャッシュ６とを持
つデータ処理システムにおいて，パージコマンドレジス
タ５０２にＣＰＵ１から直接ライトできるようにするた
めのレジスタ選択手段５０３を設けることにより，図１
３の従来技術においてチャネル装置５内に設けられてい
たパージ要求受信部５０１は設けず，パージコマンドレ
ジスタ５０２にＣＰＵ１から直接パージすべきパージア
ドレスおよびパージ指示をライトできるようにする。こ
れにより，Ｉ／Ｏキャッシュ６の無効化（パージ）を，
ＣＰＵ１からチャネル装置５への明示的アクセスにより
行うようにしている。
１に示すように，ＣＰＵ１と，メモリ装置３と，チャネ
ル装置５と，このチャネル装置５に接続または内蔵さ
れ，ＤＭＡ転送時に動作するＩ／Ｏキャッシュ６とを持
つデータ処理システムにおいて，パージコマンドレジス
タ５０２にＣＰＵ１から直接ライトできるようにするた
めのレジスタ選択手段５０３を設けることにより，図１
３の従来技術においてチャネル装置５内に設けられてい
たパージ要求受信部５０１は設けず，パージコマンドレ
ジスタ５０２にＣＰＵ１から直接パージすべきパージア
ドレスおよびパージ指示をライトできるようにする。こ
れにより，Ｉ／Ｏキャッシュ６の無効化（パージ）を，
ＣＰＵ１からチャネル装置５への明示的アクセスにより
行うようにしている。
【００２３】ＣＰＵ１は，ＤＭＡ終了後，使用したメモ
リ領域に対応するページアドレスを，レジスタ選択手段
５０３により選択されたパージコマンドレジスタ５０２
に直接書き込み（明示的ライト），ハード的なパージコ
マンドの自動発行は行わない。
リ領域に対応するページアドレスを，レジスタ選択手段
５０３により選択されたパージコマンドレジスタ５０２
に直接書き込み（明示的ライト），ハード的なパージコ
マンドの自動発行は行わない。
【００２４】Ｉ／Ｏキャッシュ６は，パージアドレスレ
ジスタ５０２に設定されたページアドレスに該当するエ
ントリをすべてパージする。４ＫＢ／ページのシステム
では，３２ＫＢのＤＭＡでは３２ＫＢ÷４ＫＢ＝８ペー
ジ分について，使用したページアドレスを設定すればよ
いので，８回のページアドレスライトで，使用したＩ／
Ｏキャッシュ６の該当エントリのパージが全て行われる
ことになる。従来例のようなハードウェアによる自動パ
ージ要求発行時の５１２回に比べると格段に少なく，Ｃ
ＰＵ１による明示的ライトのオーバーヘッドを差し引い
ても，ＣＰＵ性能低下はほとんどない。
ジスタ５０２に設定されたページアドレスに該当するエ
ントリをすべてパージする。４ＫＢ／ページのシステム
では，３２ＫＢのＤＭＡでは３２ＫＢ÷４ＫＢ＝８ペー
ジ分について，使用したページアドレスを設定すればよ
いので，８回のページアドレスライトで，使用したＩ／
Ｏキャッシュ６の該当エントリのパージが全て行われる
ことになる。従来例のようなハードウェアによる自動パ
ージ要求発行時の５１２回に比べると格段に少なく，Ｃ
ＰＵ１による明示的ライトのオーバーヘッドを差し引い
ても，ＣＰＵ性能低下はほとんどない。
【００２５】〔第二の実施の形態〕図２は，請求項２の
発明に対応する第二の構成説明図である。図２におい
て，図１と同一部分については同一符号を付してある。
１０はＩ／Ｏ制御装置８からのＤＭＡアドレスを，物理
アドレスに変換するための変換テーブルを表す。チャネ
ル装置５内５０４ａは，変換テーブル１０への特定方法
でのアクセスをトリガにして，Ｉ／Ｏキャッシュ６のエ
ントリに対応する物理アドレス情報およびパージ指示
を，パージコマンドレジスタ５０２を介してＩ／Ｏキャ
ッシュ６に伝える物理アドレス伝達手段である。
発明に対応する第二の構成説明図である。図２におい
て，図１と同一部分については同一符号を付してある。
１０はＩ／Ｏ制御装置８からのＤＭＡアドレスを，物理
アドレスに変換するための変換テーブルを表す。チャネ
ル装置５内５０４ａは，変換テーブル１０への特定方法
でのアクセスをトリガにして，Ｉ／Ｏキャッシュ６のエ
ントリに対応する物理アドレス情報およびパージ指示
を，パージコマンドレジスタ５０２を介してＩ／Ｏキャ
ッシュ６に伝える物理アドレス伝達手段である。
【００２６】本発明の第二の実施の形態では，例えば図
２に示すように，ＣＰＵ１と，メモリ装置３と，チャネ
ル装置５と，ＤＭＡアドレスを物理アドレスに変換する
ための，チャネル装置５に接続または内蔵される変換テ
ーブル１０と，チャネル装置５に接続または内蔵され，
ＤＭＡ転送時に動作するＩ／Ｏキャッシュ６とを持つデ
ータ処理システムにおいて，図１４の従来技術ではチャ
ネル装置５内に設けられていたパージ要求受信部５０１
は設けず，ＣＰＵ１から変換テーブル１０内のパージす
べきアドレスに対応したエントリに対して，ＣＰＵ１が
明示的アクセスを行うことにより，変換テーブル１０か
ら読み出された物理ページアドレスが，物理アドレス伝
達手段５０４ａにより，パージコマンドレジスタ５０２
にセットされるようにすることにより，Ｉ／Ｏキャッシ
ュ６の前記エントリに対応する部分をパージする。
２に示すように，ＣＰＵ１と，メモリ装置３と，チャネ
ル装置５と，ＤＭＡアドレスを物理アドレスに変換する
ための，チャネル装置５に接続または内蔵される変換テ
ーブル１０と，チャネル装置５に接続または内蔵され，
ＤＭＡ転送時に動作するＩ／Ｏキャッシュ６とを持つデ
ータ処理システムにおいて，図１４の従来技術ではチャ
ネル装置５内に設けられていたパージ要求受信部５０１
は設けず，ＣＰＵ１から変換テーブル１０内のパージす
べきアドレスに対応したエントリに対して，ＣＰＵ１が
明示的アクセスを行うことにより，変換テーブル１０か
ら読み出された物理ページアドレスが，物理アドレス伝
達手段５０４ａにより，パージコマンドレジスタ５０２
にセットされるようにすることにより，Ｉ／Ｏキャッシ
ュ６の前記エントリに対応する部分をパージする。
【００２７】〔第三の実施の形態〕図３は，請求項３の
発明に対応する第三の構成説明図である。図３におい
て，図２と同一部分については，同一符号を付してあ
る。５０５は変換テーブル１０のエントリの特定ビット
が第一の論理値であるか否かを判定する判定部である。
５０４ｂは判定部５０５による判定結果が前記第一の論
理値であったとき，そのエントリに対する明示的ライト
をトリガにして，前記エントリに対応する物理アドレス
情報およびパージ指示を，パージコマンドレジスタ５０
２を介してＩ／Ｏキャッシュ６に伝える物理アドレス伝
達手段である。
発明に対応する第三の構成説明図である。図３におい
て，図２と同一部分については，同一符号を付してあ
る。５０５は変換テーブル１０のエントリの特定ビット
が第一の論理値であるか否かを判定する判定部である。
５０４ｂは判定部５０５による判定結果が前記第一の論
理値であったとき，そのエントリに対する明示的ライト
をトリガにして，前記エントリに対応する物理アドレス
情報およびパージ指示を，パージコマンドレジスタ５０
２を介してＩ／Ｏキャッシュ６に伝える物理アドレス伝
達手段である。
【００２８】本発明の第三の実施の形態では，例えば図
３に示すように，ＣＰＵ１と，メモリ装置３と，チャネ
ル装置５と，ＤＭＡアドレスを物理アドレスに変換する
ための，チャネル装置５に接続または内蔵される変換テ
ーブル１０と，チャネル装置５に接続または内蔵され，
ＤＭＡ転送時に動作するＩ／Ｏキャッシュ６とを持つデ
ータ処理システムにおいて，図１４の従来技術ではチャ
ネル装置５内に設けられていたパージ要求受信部５０１
は設けず，変換テーブル１０のエントリ内の特定領域が
第一の論理値であるか否かを判定する判定部５０５の判
定結果が，前記第一の論理値であった場合，そのエント
リに対する明示的ライトをトリガにして，前記エントリ
に対応する物理アドレス情報およびパージ指示をＩ／Ｏ
キャッシュ６に伝える物理アドレス伝達手段５０４ｂに
より，変換テーブル１０から読み出された物理ページア
ドレスが，パージコマンドレジスタ５０２にセットされ
るようにすることにより，Ｉ／Ｏキャッシュ６の前記エ
ントリに対応する部分をパージする。
３に示すように，ＣＰＵ１と，メモリ装置３と，チャネ
ル装置５と，ＤＭＡアドレスを物理アドレスに変換する
ための，チャネル装置５に接続または内蔵される変換テ
ーブル１０と，チャネル装置５に接続または内蔵され，
ＤＭＡ転送時に動作するＩ／Ｏキャッシュ６とを持つデ
ータ処理システムにおいて，図１４の従来技術ではチャ
ネル装置５内に設けられていたパージ要求受信部５０１
は設けず，変換テーブル１０のエントリ内の特定領域が
第一の論理値であるか否かを判定する判定部５０５の判
定結果が，前記第一の論理値であった場合，そのエント
リに対する明示的ライトをトリガにして，前記エントリ
に対応する物理アドレス情報およびパージ指示をＩ／Ｏ
キャッシュ６に伝える物理アドレス伝達手段５０４ｂに
より，変換テーブル１０から読み出された物理ページア
ドレスが，パージコマンドレジスタ５０２にセットされ
るようにすることにより，Ｉ／Ｏキャッシュ６の前記エ
ントリに対応する部分をパージする。
【００２９】〔第四の実施の形態〕図４は，請求項４の
発明に対応する第四の構成説明図である。図４におい
て，図３と同一部分については同一符号を付してある。
５０６はＣＰＵ１からの変換テーブル１０に対する明示
的ライトにおけるライトデータが第一の論理値のままと
なるデータであるか否かを判定する判定部である。５０
４ｃは判定部５０６による判定結果が前記第一の論理値
のままとなるデータであったとき，そのエントリに対す
る明示的ライトをトリガにして，前記エントリに対応す
る物理アドレス情報およびパージ指示を，パージコマン
ドレジスタ５０２を介してＩ／Ｏキャッシュ６に伝える
物理アドレス伝達手段である。
発明に対応する第四の構成説明図である。図４におい
て，図３と同一部分については同一符号を付してある。
５０６はＣＰＵ１からの変換テーブル１０に対する明示
的ライトにおけるライトデータが第一の論理値のままと
なるデータであるか否かを判定する判定部である。５０
４ｃは判定部５０６による判定結果が前記第一の論理値
のままとなるデータであったとき，そのエントリに対す
る明示的ライトをトリガにして，前記エントリに対応す
る物理アドレス情報およびパージ指示を，パージコマン
ドレジスタ５０２を介してＩ／Ｏキャッシュ６に伝える
物理アドレス伝達手段である。
【００３０】本発明の第四の実施の形態では，例えば図
４に示すように，ＣＰＵ１と，メモリ装置３と，チャネ
ル装置５と，ＤＭＡアドレスを物理アドレスに変換する
ための，チャネル装置５に接続または内蔵される変換テ
ーブル１０と，チャネル装置５に接続または内蔵され，
ＤＭＡ転送時に動作するＩ／Ｏキャッシュ６とを持つデ
ータ処理システムにおいて，図１４の従来技術ではチャ
ネル装置５内に設けられていたパージ要求受信部５０１
は設けず，変換テーブル１０のエントリ内の特定領域が
第一の論理値であるか否かを判定する判定部５０５の判
定結果が前記第一の論理値であった場合，かつＣＰＵ１
からの変換テーブル１０に対する明示的ライトにおける
ライトデータが前記第一の論理値のままとなるデータで
あるか否かを判定する判定部５０６の判定結果が前記第
一の論理値のままとなるデータであった場合に，前記エ
ントリに対応する物理アドレス情報およびパージ指示を
Ｉ／Ｏキャッシュ６に伝える物理アドレス伝達手段５０
４ｃにより，変換テーブル１０から読み出された物理ペ
ージアドレスが，パージコマンドレジスタ５０２にセッ
トされるようにすることにより，Ｉ／Ｏキャッシュ６の
前記エントリに対応する部分をパージする。
４に示すように，ＣＰＵ１と，メモリ装置３と，チャネ
ル装置５と，ＤＭＡアドレスを物理アドレスに変換する
ための，チャネル装置５に接続または内蔵される変換テ
ーブル１０と，チャネル装置５に接続または内蔵され，
ＤＭＡ転送時に動作するＩ／Ｏキャッシュ６とを持つデ
ータ処理システムにおいて，図１４の従来技術ではチャ
ネル装置５内に設けられていたパージ要求受信部５０１
は設けず，変換テーブル１０のエントリ内の特定領域が
第一の論理値であるか否かを判定する判定部５０５の判
定結果が前記第一の論理値であった場合，かつＣＰＵ１
からの変換テーブル１０に対する明示的ライトにおける
ライトデータが前記第一の論理値のままとなるデータで
あるか否かを判定する判定部５０６の判定結果が前記第
一の論理値のままとなるデータであった場合に，前記エ
ントリに対応する物理アドレス情報およびパージ指示を
Ｉ／Ｏキャッシュ６に伝える物理アドレス伝達手段５０
４ｃにより，変換テーブル１０から読み出された物理ペ
ージアドレスが，パージコマンドレジスタ５０２にセッ
トされるようにすることにより，Ｉ／Ｏキャッシュ６の
前記エントリに対応する部分をパージする。
【００３１】〔第五の実施の形態〕図５は，請求項５の
発明に対応する第五の構成説明図である。図５におい
て，図３と同一部分については同一符号を付してある。
発明に対応する第五の構成説明図である。図５におい
て，図３と同一部分については同一符号を付してある。
【００３２】５０７はＣＰＵ１からの変換テーブル１０
に対する明示的ライトにおけるライトデータが第一の論
理値を第二の論理値にするようなデータであるか否かを
判定する判定部である。５０４ｄは判定部５０７による
判定結果が前記第一の論理値を第二の論理値にするよう
なデータであった場合に，そのエントリに対する明示的
ライトをトリガにして，前記エントリに対応する物理ア
ドレス情報およびパージ指示を，パージコマンドレジス
タ５０２を介してＩ／Ｏキャッシュ６に伝える物理アド
レス伝達手段である。
に対する明示的ライトにおけるライトデータが第一の論
理値を第二の論理値にするようなデータであるか否かを
判定する判定部である。５０４ｄは判定部５０７による
判定結果が前記第一の論理値を第二の論理値にするよう
なデータであった場合に，そのエントリに対する明示的
ライトをトリガにして，前記エントリに対応する物理ア
ドレス情報およびパージ指示を，パージコマンドレジス
タ５０２を介してＩ／Ｏキャッシュ６に伝える物理アド
レス伝達手段である。
【００３３】本発明の第五の実施の形態では，例えば図
５に示すように，ＣＰＵ１と，メモリ装置３と，チャネ
ル装置５と，ＤＭＡアドレスを物理アドレスに変換する
ための，チャネル装置５に接続または内蔵される変換テ
ーブル１０と，チャネル装置５に接続または内蔵され，
ＤＭＡ転送時に動作するＩ／Ｏキャッシュ６とを持つデ
ータ処理システムにおいて，図１４の従来技術ではチャ
ネル装置５内に設けられていたパージ要求受信部５０１
は設けず，変換テーブル１０のエントリ内の特定領域が
第一の論理値であるか否かを判定する判定部５０５の判
定結果が前記第一の論理値であった場合，かつＣＰＵ１
からの変換テーブル１０に対する明示的ライトにおける
ライトデータが前記第一の論理値を第二の論理値にする
データであるか否かを判定する判定部５０７の判定結果
が前記第二の論理値にするデータであった場合に，前記
エントリに対応する物理アドレス情報およびパージ指示
をＩ／Ｏキャッシュ６に伝える物理アドレス伝達手段５
０４ｄにより，変換テーブル１０から読み出された物理
ページアドレスが，パージコマンドレジスタ５０２にセ
ットされるようにすることにより，Ｉ／Ｏキャッシュ６
の前記エントリに対応する部分をパージする。
５に示すように，ＣＰＵ１と，メモリ装置３と，チャネ
ル装置５と，ＤＭＡアドレスを物理アドレスに変換する
ための，チャネル装置５に接続または内蔵される変換テ
ーブル１０と，チャネル装置５に接続または内蔵され，
ＤＭＡ転送時に動作するＩ／Ｏキャッシュ６とを持つデ
ータ処理システムにおいて，図１４の従来技術ではチャ
ネル装置５内に設けられていたパージ要求受信部５０１
は設けず，変換テーブル１０のエントリ内の特定領域が
第一の論理値であるか否かを判定する判定部５０５の判
定結果が前記第一の論理値であった場合，かつＣＰＵ１
からの変換テーブル１０に対する明示的ライトにおける
ライトデータが前記第一の論理値を第二の論理値にする
データであるか否かを判定する判定部５０７の判定結果
が前記第二の論理値にするデータであった場合に，前記
エントリに対応する物理アドレス情報およびパージ指示
をＩ／Ｏキャッシュ６に伝える物理アドレス伝達手段５
０４ｄにより，変換テーブル１０から読み出された物理
ページアドレスが，パージコマンドレジスタ５０２にセ
ットされるようにすることにより，Ｉ／Ｏキャッシュ６
の前記エントリに対応する部分をパージする。
【００３４】〔第六の実施の形態〕図６は，請求項６の
発明に対応する第六の構成説明図である。図６におい
て，図３と同一部分については同一符号を付してある。
５０４ｅは変換テーブル１０への特定方法でのアクセス
をトリガにして，前記エントリに対応する論理アドレス
情報およびパージ指示を，パージコマンドレジスタ５０
２を介してＩ／Ｏキャッシュ６に伝える論理アドレス伝
達手段である。
発明に対応する第六の構成説明図である。図６におい
て，図３と同一部分については同一符号を付してある。
５０４ｅは変換テーブル１０への特定方法でのアクセス
をトリガにして，前記エントリに対応する論理アドレス
情報およびパージ指示を，パージコマンドレジスタ５０
２を介してＩ／Ｏキャッシュ６に伝える論理アドレス伝
達手段である。
【００３５】本発明の第六の実施の形態では，例えば図
６に示すように，ＣＰＵ１と，メモリ装置３と，チャネ
ル装置５と，ＤＭＡアドレスを物理アドレスに変換する
ための，チャネル装置５に接続または内蔵される変換テ
ーブル１０と，チャネル装置５に接続または内蔵され，
ＤＭＡ転送時に動作するＩ／Ｏキャッシュ６とを持つデ
ータ処理システムにおいて，図１４の従来技術ではチャ
ネル装置５内に設けられていたパージ要求受信部５０１
は設けず，変換テーブル１０のエントリ内の特定領域が
第一の論理値であるか否かを判定する判定部５０５の判
定結果が前記第一の論理値であった場合，そのエントリ
に対する明示的ライトをトリガにして，前記エントリに
対応する論理アドレス情報およびパージ指示をＩ／Ｏキ
ャッシュ６に伝える論理アドレス伝達手段５０４ｅによ
り，変換テーブル１０から読み出された論理ページアド
レスが，パージコマンドレジスタ５０２にセットされる
ようにすることにより，Ｉ／Ｏキャッシュ６の前記エン
トリに対応する部分をパージする。
６に示すように，ＣＰＵ１と，メモリ装置３と，チャネ
ル装置５と，ＤＭＡアドレスを物理アドレスに変換する
ための，チャネル装置５に接続または内蔵される変換テ
ーブル１０と，チャネル装置５に接続または内蔵され，
ＤＭＡ転送時に動作するＩ／Ｏキャッシュ６とを持つデ
ータ処理システムにおいて，図１４の従来技術ではチャ
ネル装置５内に設けられていたパージ要求受信部５０１
は設けず，変換テーブル１０のエントリ内の特定領域が
第一の論理値であるか否かを判定する判定部５０５の判
定結果が前記第一の論理値であった場合，そのエントリ
に対する明示的ライトをトリガにして，前記エントリに
対応する論理アドレス情報およびパージ指示をＩ／Ｏキ
ャッシュ６に伝える論理アドレス伝達手段５０４ｅによ
り，変換テーブル１０から読み出された論理ページアド
レスが，パージコマンドレジスタ５０２にセットされる
ようにすることにより，Ｉ／Ｏキャッシュ６の前記エン
トリに対応する部分をパージする。
【００３６】〔第七の実施の形態〕図７は，請求項７の
発明に対応する第七の構成説明図である。図７におい
て，図４と同一部分については同一符号を付してある。
５０４ｇは，判定部５０６による判定結果が前記第一の
論理値のままとなるデータであった場合に，そのエント
リに対する明示的ライトをトリガにして，前記エントリ
に対応する論理アドレス情報およびパージ指示を，パー
ジコマンドレジスタ５０２を介してＩ／Ｏキャッシュ６
に伝える論理アドレス伝達手段である。
発明に対応する第七の構成説明図である。図７におい
て，図４と同一部分については同一符号を付してある。
５０４ｇは，判定部５０６による判定結果が前記第一の
論理値のままとなるデータであった場合に，そのエント
リに対する明示的ライトをトリガにして，前記エントリ
に対応する論理アドレス情報およびパージ指示を，パー
ジコマンドレジスタ５０２を介してＩ／Ｏキャッシュ６
に伝える論理アドレス伝達手段である。
【００３７】本発明の第七の実施の形態では，例えば図
７に示すように，ＣＰＵ１と，メモリ装置３と，チャネ
ル装置５と，ＤＭＡアドレスを物理アドレスに変換する
ための，チャネル装置５に接続または内蔵される変換テ
ーブル１０と，チャネル装置５に接続または内蔵され，
ＤＭＡ転送時に動作するＩ／Ｏキャッシュ６とを持つデ
ータ処理システムにおいて，図１４の従来技術ではチャ
ネル装置５内に設けられていたパージ要求受信部５０１
は設けず，変換テーブル１０のエントリ内の特定領域が
第一の論理値であるか否かを判定する判定部５０５の判
定結果が前記第一の論理値であった場合，かつＣＰＵ１
からの変換テーブル１０に対する明示的ライトにおける
ライトデータが前記第一の論理値のままとなるデータで
あるか否かを判定する判定部５０６の判定結果が前記第
一の論理値のままとなるデータであった場合に，前記エ
ントリに対応する論理アドレス情報およびパージ指示を
Ｉ／Ｏキャッシュ６に伝える論理アドレス伝達手段５０
４ｇにより，変換テーブル１０から読み出された論理ペ
ージアドレスが，パージコマンドレジスタ５０２にセッ
トされるようにすることにより，Ｉ／Ｏキャッシュ６の
前記エントリに対応する部分をパージする。
７に示すように，ＣＰＵ１と，メモリ装置３と，チャネ
ル装置５と，ＤＭＡアドレスを物理アドレスに変換する
ための，チャネル装置５に接続または内蔵される変換テ
ーブル１０と，チャネル装置５に接続または内蔵され，
ＤＭＡ転送時に動作するＩ／Ｏキャッシュ６とを持つデ
ータ処理システムにおいて，図１４の従来技術ではチャ
ネル装置５内に設けられていたパージ要求受信部５０１
は設けず，変換テーブル１０のエントリ内の特定領域が
第一の論理値であるか否かを判定する判定部５０５の判
定結果が前記第一の論理値であった場合，かつＣＰＵ１
からの変換テーブル１０に対する明示的ライトにおける
ライトデータが前記第一の論理値のままとなるデータで
あるか否かを判定する判定部５０６の判定結果が前記第
一の論理値のままとなるデータであった場合に，前記エ
ントリに対応する論理アドレス情報およびパージ指示を
Ｉ／Ｏキャッシュ６に伝える論理アドレス伝達手段５０
４ｇにより，変換テーブル１０から読み出された論理ペ
ージアドレスが，パージコマンドレジスタ５０２にセッ
トされるようにすることにより，Ｉ／Ｏキャッシュ６の
前記エントリに対応する部分をパージする。
【００３８】〔第八の実施の形態〕図８は，請求項８の
発明に対応する第八の構成説明図である。図８におい
て，図５と同一部分については同一符号を付してある。
５０４ｈは判定部５０７による判定結果が前記第一の論
理値を第二の論理値にするようなデータであった場合
に，そのエントリに対する明示的ライトをトリガにし
て，前記エントリに対応する論理アドレス情報およびパ
ージ指示を，パージコマンドレジスタ５０２を介してＩ
／Ｏキャッシュ６に伝える論理アドレス伝達手段であ
る。
発明に対応する第八の構成説明図である。図８におい
て，図５と同一部分については同一符号を付してある。
５０４ｈは判定部５０７による判定結果が前記第一の論
理値を第二の論理値にするようなデータであった場合
に，そのエントリに対する明示的ライトをトリガにし
て，前記エントリに対応する論理アドレス情報およびパ
ージ指示を，パージコマンドレジスタ５０２を介してＩ
／Ｏキャッシュ６に伝える論理アドレス伝達手段であ
る。
【００３９】本発明の第八の実施の形態では，例えば図
８に示すように，ＣＰＵ１と，メモリ装置３と，チャネ
ル装置５と，ＤＭＡアドレスを物理アドレスに変換する
ための，チャネル装置５に接続または内蔵される変換テ
ーブル１０と，チャネル装置５に接続または内蔵され，
ＤＭＡ転送時に動作するＩ／Ｏキャッシュ６とを持つデ
ータ処理システムにおいて，図１４の従来技術ではチャ
ネル装置５内に設けられていたパージ要求受信部５０１
は設けず，変換テーブル１０のエントリ内の特定領域が
第一の論理値であるか否かを判定する判定部５０５の判
定結果が前記第一の論理値であった場合，かつＣＰＵ１
からの変換テーブル１０に対する明示的ライトにおける
ライトデータが前記第一の論理値を第二の論理値にする
データであるか否かを判定する判定部５０７の判定結果
が前記第二の論理値にするデータであった場合に，前記
エントリに対応する論理アドレス情報およびパージ指示
をＩ／Ｏキャッシュ６に伝える論理アドレス伝達手段５
０４ｈにより，変換テーブル１０から読み出された物理
ページアドレスが，パージコマンドレジスタ５０２にセ
ットされるようにすることにより，Ｉ／Ｏキャッシュ６
の前記エントリに対応する部分をパージする。
８に示すように，ＣＰＵ１と，メモリ装置３と，チャネ
ル装置５と，ＤＭＡアドレスを物理アドレスに変換する
ための，チャネル装置５に接続または内蔵される変換テ
ーブル１０と，チャネル装置５に接続または内蔵され，
ＤＭＡ転送時に動作するＩ／Ｏキャッシュ６とを持つデ
ータ処理システムにおいて，図１４の従来技術ではチャ
ネル装置５内に設けられていたパージ要求受信部５０１
は設けず，変換テーブル１０のエントリ内の特定領域が
第一の論理値であるか否かを判定する判定部５０５の判
定結果が前記第一の論理値であった場合，かつＣＰＵ１
からの変換テーブル１０に対する明示的ライトにおける
ライトデータが前記第一の論理値を第二の論理値にする
データであるか否かを判定する判定部５０７の判定結果
が前記第二の論理値にするデータであった場合に，前記
エントリに対応する論理アドレス情報およびパージ指示
をＩ／Ｏキャッシュ６に伝える論理アドレス伝達手段５
０４ｈにより，変換テーブル１０から読み出された物理
ページアドレスが，パージコマンドレジスタ５０２にセ
ットされるようにすることにより，Ｉ／Ｏキャッシュ６
の前記エントリに対応する部分をパージする。
【００４０】
【実施例】図９に本発明の第一の実施例を示す。図９の
チャネル装置５において，５０は変換テーブル制御部，
５１は共通バス制御部，５２はキャッシュバス制御部を
表す。また，変換テーブル１０において，１００１は変
換テーブル１０内のエントリフォーマットを表す。エン
トリ内には，Ｖビット（バリッドビット），ＣＯ（キャ
ッシュ・オン・ビット）ビット，および物理アドレスの
一部（物理ページアドレス部）等が格納される。
チャネル装置５において，５０は変換テーブル制御部，
５１は共通バス制御部，５２はキャッシュバス制御部を
表す。また，変換テーブル１０において，１００１は変
換テーブル１０内のエントリフォーマットを表す。エン
トリ内には，Ｖビット（バリッドビット），ＣＯ（キャ
ッシュ・オン・ビット）ビット，および物理アドレスの
一部（物理ページアドレス部）等が格納される。
【００４１】６１はチャネル装置５とＩ／Ｏキャッシュ
６とを接続するキャッシュバスを表す。変換テーブル制
御部５０におけるＦＦ１，ＦＦ２，ＦＦ３はフリップフ
ロップ，５０８はマージ回路を表す。
６とを接続するキャッシュバスを表す。変換テーブル制
御部５０におけるＦＦ１，ＦＦ２，ＦＦ３はフリップフ
ロップ，５０８はマージ回路を表す。
【００４２】チャネル装置５の共通バス制御部５１は，
共通バス４から変換テーブルアクセスのコマンドを受信
し，受信した情報を論理アドレスとライトデータ（＝物
理アドレス他）とに分けて変換テーブル制御部５０へ送
出する。
共通バス４から変換テーブルアクセスのコマンドを受信
し，受信した情報を論理アドレスとライトデータ（＝物
理アドレス他）とに分けて変換テーブル制御部５０へ送
出する。
【００４３】変換テーブル制御部５０は，チャネル装置
５に接続されている変換テーブル１０へアドレスを送出
し，ライト動作に先立って，まず変換テーブル１０にリ
ードアクセスを行う。変換テーブル制御部５０は，変換
テーブル１０から元のデータをリードする。
５に接続されている変換テーブル１０へアドレスを送出
し，ライト動作に先立って，まず変換テーブル１０にリ
ードアクセスを行う。変換テーブル制御部５０は，変換
テーブル１０から元のデータをリードする。
【００４４】ここで，変換テーブル１０におけるエント
リフォーマット１００１のＶビットは，エントリの有効
を示すビット（バリッドビット）であり，ＣＯビット
は，Ｉ／Ｏキャッシュ６を使用することを示すビット
（キャッシュ・オン・ビット）である。また，物理アド
レスの一部（物理ページアドレス部）が格納されてい
る。
リフォーマット１００１のＶビットは，エントリの有効
を示すビット（バリッドビット）であり，ＣＯビット
は，Ｉ／Ｏキャッシュ６を使用することを示すビット
（キャッシュ・オン・ビット）である。また，物理アド
レスの一部（物理ページアドレス部）が格納されてい
る。
【００４５】変換テーブル１０から読み出された前記物
理アドレスの一部（物理ページアドレス部）と論理アド
レスのページ内アドレス部は，マージ回路５０８により
マージされて，物理アドレスとしてキャッシュバス制御
部５２へ送出される。
理アドレスの一部（物理ページアドレス部）と論理アド
レスのページ内アドレス部は，マージ回路５０８により
マージされて，物理アドレスとしてキャッシュバス制御
部５２へ送出される。
【００４６】変換テーブル制御部５０内の判定部５０５
は，データリード後エントリデータをチェックし，エン
トリが有効かつＩ／Ｏキャッシュ６を使用する場合，す
なわちＶビット，ＣＯビットが１の場合にのみ変換テー
ブル１０へのデータのライトに同期して，キャッシュバ
ス制御部５２へＩ／Ｏキャッシュ６のパージリクエスト
を送出する。
は，データリード後エントリデータをチェックし，エン
トリが有効かつＩ／Ｏキャッシュ６を使用する場合，す
なわちＶビット，ＣＯビットが１の場合にのみ変換テー
ブル１０へのデータのライトに同期して，キャッシュバ
ス制御部５２へＩ／Ｏキャッシュ６のパージリクエスト
を送出する。
【００４７】このときの変換テーブル１０へのデータラ
イトにおいて物理アドレスは一部分が格納される。キャ
ッシュバス制御部５２は，変換テーブル制御部５０から
のＩ／Ｏキャッシュ６のパージリクエストを受信する
と，キャッシュバス制御部５２内でパージリクエストか
ら生成したコマンド情報と変換テーブル制御部５０から
の物理アドレスとをマージしてＩ／Ｏキャッシュ６のパ
ージコマンドを生成し，キャッシュバス６１へＩ／Ｏキ
ャッシュ６のパージコマンドを送出する。
イトにおいて物理アドレスは一部分が格納される。キャ
ッシュバス制御部５２は，変換テーブル制御部５０から
のＩ／Ｏキャッシュ６のパージリクエストを受信する
と，キャッシュバス制御部５２内でパージリクエストか
ら生成したコマンド情報と変換テーブル制御部５０から
の物理アドレスとをマージしてＩ／Ｏキャッシュ６のパ
ージコマンドを生成し，キャッシュバス６１へＩ／Ｏキ
ャッシュ６のパージコマンドを送出する。
【００４８】図１０に本発明の第二の実施例を示す。図
１０の実施例において，図９と同一部分については，同
一符号を付してある。５０６は，ＣＰＵ１からの明示的
ライトデータの判定部を表す。
１０の実施例において，図９と同一部分については，同
一符号を付してある。５０６は，ＣＰＵ１からの明示的
ライトデータの判定部を表す。
【００４９】チャネル装置５の共通バス制御部５１は，
共通バス４から変換テーブルアクセスのコマンドを受信
し，受信した情報を論理アドレスとライトデータ（＝物
理アドレス他）とに分けて変換テーブル制御部５０へ送
出する。
共通バス４から変換テーブルアクセスのコマンドを受信
し，受信した情報を論理アドレスとライトデータ（＝物
理アドレス他）とに分けて変換テーブル制御部５０へ送
出する。
【００５０】変換テーブル制御部５０は，チャネル装置
５に接続されている変換テーブル１０へアドレスを送出
し，ライト動作に先立って，まず変換テーブル１０にリ
ードアクセスを行う。変換テーブル制御部５０は，変換
テーブル１０から元のデータをリードする。
５に接続されている変換テーブル１０へアドレスを送出
し，ライト動作に先立って，まず変換テーブル１０にリ
ードアクセスを行う。変換テーブル制御部５０は，変換
テーブル１０から元のデータをリードする。
【００５１】ここで，エントリフォーマット１００１の
Ｖビットは，エントリの有効を示すビット（バリッドビ
ット）であり，ＣＯビットは，Ｉ／Ｏキャッシュを使用
することを示すビット（キャッシュ・オン・ビット）で
ある。また，物理アドレスの一部（物理ページアドレス
部）が格納されている。
Ｖビットは，エントリの有効を示すビット（バリッドビ
ット）であり，ＣＯビットは，Ｉ／Ｏキャッシュを使用
することを示すビット（キャッシュ・オン・ビット）で
ある。また，物理アドレスの一部（物理ページアドレス
部）が格納されている。
【００５２】変換テーブル１０から読み出された前記物
理アドレスの一部（物理ページアドレス部）と論理アド
レスのページ内アドレス部は，マージ回路５０８により
マージされて，物理アドレスとしてキャッシュバス制御
部５２へ送出される。
理アドレスの一部（物理ページアドレス部）と論理アド
レスのページ内アドレス部は，マージ回路５０８により
マージされて，物理アドレスとしてキャッシュバス制御
部５２へ送出される。
【００５３】変換テーブル制御部５０内の判定部５０５
は，データリード後エントリデータをチェックし，エン
トリが有効かつＩ／Ｏキャッシュ６を使用する場合，す
なわちＶビット，ＣＯビットが１の場合，判定部５０６
にその判定結果を伝える。判定部５０６は，前記判定結
果を受け，ＣＰＵ１からの同一エントリに対する明示的
ライトのライトデータにおけるＶビットおよびＣＯビッ
トも同一の値，すなわちいずれも１となっているか否か
を判定し，いずれも１となっていた場合には，変換テー
ブル１０へのデータのライトに同期して，キャッシュバ
ス制御部５２へＩ／Ｏキャッシュ６のパージリクエスト
を送出する。
は，データリード後エントリデータをチェックし，エン
トリが有効かつＩ／Ｏキャッシュ６を使用する場合，す
なわちＶビット，ＣＯビットが１の場合，判定部５０６
にその判定結果を伝える。判定部５０６は，前記判定結
果を受け，ＣＰＵ１からの同一エントリに対する明示的
ライトのライトデータにおけるＶビットおよびＣＯビッ
トも同一の値，すなわちいずれも１となっているか否か
を判定し，いずれも１となっていた場合には，変換テー
ブル１０へのデータのライトに同期して，キャッシュバ
ス制御部５２へＩ／Ｏキャッシュ６のパージリクエスト
を送出する。
【００５４】図１１に本発明の第三の実施例を示す。図
１１の実施例において，図９と同一部分については，同
一符号を付してある。５０７は，ＣＰＵ１からの明示的
ライトデータの判定部を表す。
１１の実施例において，図９と同一部分については，同
一符号を付してある。５０７は，ＣＰＵ１からの明示的
ライトデータの判定部を表す。
【００５５】チャネル装置５の共通バス制御部５１は，
共通バス４から変換テーブルアクセスのコマンドを受信
し，受信した情報を論理アドレスとライトデータ（＝物
理アドレス他）とに分けて変換テーブル制御部５０へ送
出する。
共通バス４から変換テーブルアクセスのコマンドを受信
し，受信した情報を論理アドレスとライトデータ（＝物
理アドレス他）とに分けて変換テーブル制御部５０へ送
出する。
【００５６】変換テーブル制御部５０は，チャネル装置
５に接続されている変換テーブル１０へアドレスを送出
し，ライト動作に先立って，まず変換テーブル１０にリ
ードアクセスを行う。変換テーブル制御部５０は，変換
テーブル１０から元のデータをリードする。
５に接続されている変換テーブル１０へアドレスを送出
し，ライト動作に先立って，まず変換テーブル１０にリ
ードアクセスを行う。変換テーブル制御部５０は，変換
テーブル１０から元のデータをリードする。
【００５７】ここで，エントリフォーマット１００１の
Ｖビットは，エントリの有効を示すビット（バリッドビ
ット）であり，ＣＯビットは，Ｉ／Ｏキャッシュ６を使
用することを示すビット（キャッシュ・オン・ビット）
である。また，物理アドレスの一部（物理ページアドレ
ス部）が格納されている。
Ｖビットは，エントリの有効を示すビット（バリッドビ
ット）であり，ＣＯビットは，Ｉ／Ｏキャッシュ６を使
用することを示すビット（キャッシュ・オン・ビット）
である。また，物理アドレスの一部（物理ページアドレ
ス部）が格納されている。
【００５８】変換テーブル１０から読み出された前記物
理アドレスの一部（物理ページアドレス部）と論理アド
レスのページ内アドレス部は，マージ回路５０８により
マージされて，物理アドレスとしてキャッシュバス制御
部５２へ送出される。
理アドレスの一部（物理ページアドレス部）と論理アド
レスのページ内アドレス部は，マージ回路５０８により
マージされて，物理アドレスとしてキャッシュバス制御
部５２へ送出される。
【００５９】変換テーブル制御部５０内の判定部５０５
は，データリード後エントリデータをチェックし，エン
トリが有効かつＩ／Ｏキャッシュ６を使用する場合，す
なわちＶビット，ＣＯビットが１の場合，判定部５０７
にその判定結果を伝える。判定部５０７は，前記判定結
果を受け，ＣＰＵ１からの同一エントリに対する明示的
ライトのライトデータにおけるＶビットおよびＣＯビッ
トが異なる値，すなわちいずれかが０となっているか否
かを判定し，いずれかが０となっていた場合には，変換
テーブル１０へのデータのライトに同期して，キャッシ
ュバス制御部５２へＩ／Ｏキャッシュ６のパージリクエ
ストを送出する。
は，データリード後エントリデータをチェックし，エン
トリが有効かつＩ／Ｏキャッシュ６を使用する場合，す
なわちＶビット，ＣＯビットが１の場合，判定部５０７
にその判定結果を伝える。判定部５０７は，前記判定結
果を受け，ＣＰＵ１からの同一エントリに対する明示的
ライトのライトデータにおけるＶビットおよびＣＯビッ
トが異なる値，すなわちいずれかが０となっているか否
かを判定し，いずれかが０となっていた場合には，変換
テーブル１０へのデータのライトに同期して，キャッシ
ュバス制御部５２へＩ／Ｏキャッシュ６のパージリクエ
ストを送出する。
【００６０】図１２に本発明の第四の実施例を示す。図
１２において，図９と同一部分については，同一符号を
付してある。チャネル装置５の共通バス制御部５１は，
共通バス４から変換テーブルアクセスのコマンドを受信
し，受信した情報を論理アドレスとライトデータ（＝物
理アドレス他）とに分けて変換テーブル制御部５０へ送
出する。
１２において，図９と同一部分については，同一符号を
付してある。チャネル装置５の共通バス制御部５１は，
共通バス４から変換テーブルアクセスのコマンドを受信
し，受信した情報を論理アドレスとライトデータ（＝物
理アドレス他）とに分けて変換テーブル制御部５０へ送
出する。
【００６１】変換テーブル制御部５０は，チャネル装置
５に接続されている変換テーブル１０へアドレスを送出
し，ライト動作に先立って，まず変換テーブル１０にリ
ードアクセスを行う。変換テーブル制御部５０は，変換
テーブル１０から元のデータをリードする。
５に接続されている変換テーブル１０へアドレスを送出
し，ライト動作に先立って，まず変換テーブル１０にリ
ードアクセスを行う。変換テーブル制御部５０は，変換
テーブル１０から元のデータをリードする。
【００６２】ここで，エントリフォーマット１００１の
Ｖビットは，エントリの有効を示すビット（バリッドビ
ット）であり，ＣＯビットは，Ｉ／Ｏキャッシュ６を使
用することを示すビット（キャッシュ・オン・ビット）
である。また，物理アドレスの一部（物理ページアドレ
ス部）が格納されている。
Ｖビットは，エントリの有効を示すビット（バリッドビ
ット）であり，ＣＯビットは，Ｉ／Ｏキャッシュ６を使
用することを示すビット（キャッシュ・オン・ビット）
である。また，物理アドレスの一部（物理ページアドレ
ス部）が格納されている。
【００６３】変換テーブル制御部５０内の判定部５０５
は，データリード後エントリデータをチェックし，エン
トリが有効かつＩ／Ｏキャッシュ６を使用する場合，す
なわちＶビット，ＣＯビットが１の場合にのみ変換テー
ブル１０へのデータのライトに同期して，キャッシュバ
ス制御部５２へＩ／Ｏキャッシュ６のパージリクエスト
を送出する。
は，データリード後エントリデータをチェックし，エン
トリが有効かつＩ／Ｏキャッシュ６を使用する場合，す
なわちＶビット，ＣＯビットが１の場合にのみ変換テー
ブル１０へのデータのライトに同期して，キャッシュバ
ス制御部５２へＩ／Ｏキャッシュ６のパージリクエスト
を送出する。
【００６４】このときの変換テーブル１０へのデータラ
イトにおいて物理アドレスは一部分が格納される。キャ
ッシュバス制御部５２は，変換テーブル制御部５０から
のＩ／Ｏキャッシュ６のパージリクエストを受信する
と，キャッシュバス制御部５２内でパージリクエストか
ら生成したコマンド情報と共通バス制御部５１からの論
理アドレスとをマージしてＩ／Ｏキャッシュ６のパージ
コマンドを生成し，キャッシュバス６１へＩ／Ｏキャッ
シュ６のパージコマンドを送出する。この場合，Ｉ／Ｏ
キャッシュ６は論理アドレスによりパージされる。
イトにおいて物理アドレスは一部分が格納される。キャ
ッシュバス制御部５２は，変換テーブル制御部５０から
のＩ／Ｏキャッシュ６のパージリクエストを受信する
と，キャッシュバス制御部５２内でパージリクエストか
ら生成したコマンド情報と共通バス制御部５１からの論
理アドレスとをマージしてＩ／Ｏキャッシュ６のパージ
コマンドを生成し，キャッシュバス６１へＩ／Ｏキャッ
シュ６のパージコマンドを送出する。この場合，Ｉ／Ｏ
キャッシュ６は論理アドレスによりパージされる。
【００６５】なお，第四の実施例においても，第二の実
施例のように判定部５０６を設けて，ＣＰＵ１からの同
一エントリに対する明示的ライトのライトデータにおけ
るＶビットおよびＣＯビットも同一の値，すなわちいず
れも１となっているか否かを判定し，いずれも１となっ
ていた場合は，変換テーブル１０へのデータのライトに
同期して，キャッシュバス制御部５２へＩ／Ｏキャッシ
ュ６のパージリクエストを送出するように構成すること
もできる。
施例のように判定部５０６を設けて，ＣＰＵ１からの同
一エントリに対する明示的ライトのライトデータにおけ
るＶビットおよびＣＯビットも同一の値，すなわちいず
れも１となっているか否かを判定し，いずれも１となっ
ていた場合は，変換テーブル１０へのデータのライトに
同期して，キャッシュバス制御部５２へＩ／Ｏキャッシ
ュ６のパージリクエストを送出するように構成すること
もできる。
【００６６】また，第三の実施例のように判定部５０７
を設けて，ＣＰＵ１からの同一エントリに対する明示的
ライトのライトデータにおけるＶビットおよびＣＯビッ
トが異なる値，すなわちいずれかが０となっているか否
かを判定し，いずれかが０となっていた場合には，変換
テーブル１０へのデータのライトに同期して，キャッシ
ュバス制御部５２へＩ／Ｏキャッシュ６のパージリクエ
ストを送出するように構成することもできる。
を設けて，ＣＰＵ１からの同一エントリに対する明示的
ライトのライトデータにおけるＶビットおよびＣＯビッ
トが異なる値，すなわちいずれかが０となっているか否
かを判定し，いずれかが０となっていた場合には，変換
テーブル１０へのデータのライトに同期して，キャッシ
ュバス制御部５２へＩ／Ｏキャッシュ６のパージリクエ
ストを送出するように構成することもできる。
【００６７】
【発明の効果】以上説明したように，本発明によれば，
Ｉ／Ｏキャッシュのパージのためには，チャネル装置に
対しページ単位のＣＰＵの明示的アクセスを行えばよい
ので，従来技術のようにＣＰＵからのメモリライトに伴
うキャッシュハードウェアからのパージ要求発行の頻発
がないため，ＣＰＵの処理性能を低下させず，かつＩ／
Ｏキャッシュを有効に利用した高いＤＭＡ性能を有する
チャネル装置を提供することができる。
Ｉ／Ｏキャッシュのパージのためには，チャネル装置に
対しページ単位のＣＰＵの明示的アクセスを行えばよい
ので，従来技術のようにＣＰＵからのメモリライトに伴
うキャッシュハードウェアからのパージ要求発行の頻発
がないため，ＣＰＵの処理性能を低下させず，かつＩ／
Ｏキャッシュを有効に利用した高いＤＭＡ性能を有する
チャネル装置を提供することができる。
【図１】本発明の第一の構成説明図である。
【図２】本発明の第二の構成説明図である。
【図３】本発明の第三の構成説明図である。
【図４】本発明の第四の構成説明図である。
【図５】本発明の第五の構成説明図である。
【図６】本発明の第六の構成説明図である。
【図７】本発明の第七の構成説明図である。
【図８】本発明の第八の構成説明図である。
【図９】本発明の第一の実施例を示す図である。
【図１０】本発明の第二の実施例を示す図である。
【図１１】本発明の第三の実施例を示す図である。
【図１２】本発明の第四の実施例を示す図である。
【図１３】本発明の従来技術の一例を示す図である。
【図１４】本発明の従来技術の他の一例を示す図であ
る。
る。
１ ＣＰＵ ２ キャッシュメモリ（ＣＰＵキャッシュ） ３ メモリ装置 ４ 共通バス ５ チャネル装置 ６ 入出力用キャッシュメモリ（Ｉ／Ｏキャッシュ） ７ 入出力用バス（Ｉ／Ｏバス） ８ａ，８ｂ 入出力制御装置（Ｉ／Ｏ制御装置） ９ａ，９ｂ 入出力装置（Ｉ／Ｏ装置） １０ 変換テーブル ５０２ パージコマンドレジスタ ５０３ レジスタ選択手段 ５０４ａ〜５０４ｄ 物理アドレス伝達手段 ５０４ｅ〜５０４ｈ 論理アドレス伝達手段 ５０５，５０６，５０７ 判定部
Claims (8)
- 【請求項１】 ＣＰＵと，メモリ装置と，チャネル装置
と，前記チャネル装置に接続または内蔵され，ＤＭＡ転
送時に動作するキャッシュメモリとを持つデータ処理シ
ステムにおけるチャネル装置制御方法において，前記キ
ャッシュメモリの無効化を，前記ＣＰＵから前記チャネ
ル装置への特定レジスタへの明示的ライトにより行うこ
とを特徴とするチャネル装置制御方法。 - 【請求項２】 ＣＰＵと，メモリ装置と，チャネル装置
と，前記チャネル装置に接続または内蔵され，論理アド
レスで送出されてくるＤＭＡアドレスを物理アドレスに
変換するための変換テーブルと，前記チャネル装置に接
続または内蔵され，ＤＭＡ転送時に動作するキャッシュ
メモリとを持つデータ処理システムにおけるチャネル装
置制御方法において，前記変換テーブルへの特定方法で
のアクセスをトリガにして，前記キャッシュメモリのエ
ントリに対応する物理アドレス情報およびパージ指示を
前記キャッシュメモリに伝える手段を前記チャネル装置
内に設け，この手段を用いることにより，前記キャッシ
ュメモリの前記エントリに対応する部分をパージするこ
とを特徴とするチャネル装置制御方法。 - 【請求項３】 ＣＰＵと，メモリ装置と，チャネル装置
と，前記チャネル装置に接続または内蔵され，論理アド
レスで送出されてくるＤＭＡアドレスを物理アドレスに
変換するための変換テーブルと，前記チャネル装置に接
続または内蔵され，ＤＭＡ転送時に動作するキャッシュ
メモリとを持つデータ処理システムにおけるチャネル装
置制御方法において，前記変換テーブルのエントリ内の
特定領域が第一の論理値である場合に，そのエントリに
対する明示的ライトをトリガにして，前記エントリに対
応する物理アドレス情報およびパージ指示を前記キャッ
シュメモリに伝える手段を前記チャネル装置内に設け，
この手段を用いることにより，前記キャッシュメモリの
前記エントリに対応する部分をパージすることを特徴と
するチャネル装置制御方法。 - 【請求項４】 ＣＰＵと，メモリ装置と，チャネル装置
と，前記チャネル装置に接続または内蔵され，論理アド
レスで送出されてくるＤＭＡアドレスを物理アドレスに
変換するための変換テーブルと，前記チャネル装置に接
続または内蔵され，ＤＭＡ転送時に動作するキャッシュ
メモリとを持つデータ処理システムにおけるチャネル装
置制御方法において，前記変換テーブルのエントリ内の
特定領域が第一の論理値である場合に，そのエントリに
対して，そのエントリ内の前記特定領域を前記第一の論
理値のままにするようなデータを明示的ライトすること
をトリガにして，前記エントリに対応する物理アドレス
情報およびパージ指示を前記キャッシュメモリに伝える
手段を前記チャネル装置内に設け，この手段を用いるこ
とにより，前記キャッシュメモリの前記エントリに対応
する部分をパージすることを特徴とするチャネル装置制
御方法。 - 【請求項５】 ＣＰＵと，メモリ装置と，チャネル装置
と，前記チャネル装置に接続または内蔵され，論理アド
レスで送出されてくるＤＭＡアドレスを物理アドレスに
変換するための変換テーブルと，前記チャネル装置に接
続または内蔵され，ＤＭＡ転送時に動作するキャッシュ
メモリとを持つデータ処理システムにおけるチャネル装
置制御方法において，前記変換テーブルのエントリ内の
特定領域が第一の論理値である場合に，そのエントリに
対して，そのエントリ内の前記特定領域を前記第二の論
理値にするようなデータを明示的ライトすることをトリ
ガにして，前記エントリに対応する物理アドレス情報お
よびパージ指示を前記キャッシュメモリに伝える手段を
前記チャネル装置内に設け，この手段を用いることによ
り，前記キャッシュメモリの前記エントリに対応する部
分をパージすることを特徴とするチャネル装置制御方
法。 - 【請求項６】 ＣＰＵと，メモリ装置と，チャネル装置
と，前記チャネル装置に接続または内蔵され，論理アド
レスで送出されてくるＤＭＡアドレスを物理アドレスに
変換するための変換テーブルと，前記チャネル装置に接
続または内蔵され，ＤＭＡ転送時に動作するキャッシュ
メモリとを持つデータ処理システムにおけるチャネル装
置制御方法において，前記変換テーブルのエントリ内の
特定領域が第一の論理値である場合に，そのエントリに
対する明示的ライトをトリガにして，前記エントリに対
応する論理アドレス情報およびパージ指示を前記キャッ
シュメモリに伝える手段を前記チャネル装置内に設け，
この手段を用いることにより，前記キャッシュメモリの
前記エントリに対応する部分をパージすることを特徴と
するチャネル装置制御方法。 - 【請求項７】 ＣＰＵと，メモリ装置と，チャネル装置
と，前記チャネル装置に接続または内蔵され，論理アド
レスで送出されてくるＤＭＡアドレスを物理アドレスに
変換するための変換テーブルと，前記チャネル装置に接
続または内蔵され，ＤＭＡ転送時に動作するキャッシュ
メモリとを持つデータ処理システムにおけるチャネル装
置制御方法において，前記変換テーブルのエントリ内の
特定領域が第一の論理値である場合に，そのエントリに
対して，そのエントリ内の前記特定領域を前記第一の論
理値のままにするようなデータを明示的ライトすること
をトリガにして，前記エントリに対応する論理アドレス
情報およびパージ指示を前記キャッシュメモリに伝える
手段を前記チャネル装置内に設け，この手段を用いるこ
とにより，前記キャッシュメモリの前記エントリに対応
する部分をパージすることを特徴とするチャネル装置制
御方法。 - 【請求項８】 ＣＰＵと，メモリ装置と，チャネル装置
と，前記チャネル装置に接続または内蔵され，論理アド
レスで送出されてくるＤＭＡアドレスを物理アドレスに
変換するための変換テーブルと，前記チャネル装置に接
続または内蔵され，ＤＭＡ転送時に動作するキャッシュ
メモリとを持つデータ処理システムにおけるチャネル装
置制御方法において，前記変換テーブルのエントリ内の
特定領域が第一の論理値である場合に，そのエントリに
対して，そのエントリ内の前記特定領域を前記第二の論
理値にするようなデータを明示的ライトすることをトリ
ガにして，前記エントリに対応する論理アドレス情報お
よびパージ指示を前記キャッシュメモリに伝える手段を
前記チャネル装置内に設け，この手段を用いることによ
り，前記キャッシュメモリの前記エントリに対応する部
分をパージすることを特徴とするチャネル装置制御方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22450997A JP3784932B2 (ja) | 1997-08-21 | 1997-08-21 | チャネル装置制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22450997A JP3784932B2 (ja) | 1997-08-21 | 1997-08-21 | チャネル装置制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1165988A true JPH1165988A (ja) | 1999-03-09 |
| JP3784932B2 JP3784932B2 (ja) | 2006-06-14 |
Family
ID=16814921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22450997A Expired - Fee Related JP3784932B2 (ja) | 1997-08-21 | 1997-08-21 | チャネル装置制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3784932B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000082012A (ja) * | 1998-06-29 | 2000-03-21 | Hewlett Packard Co <Hp> | デ―タ整合性を保証する方法 |
| JP2023142458A (ja) * | 2022-03-25 | 2023-10-05 | 株式会社日立製作所 | 制御装置及び制御システム |
-
1997
- 1997-08-21 JP JP22450997A patent/JP3784932B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000082012A (ja) * | 1998-06-29 | 2000-03-21 | Hewlett Packard Co <Hp> | デ―タ整合性を保証する方法 |
| JP2023142458A (ja) * | 2022-03-25 | 2023-10-05 | 株式会社日立製作所 | 制御装置及び制御システム |
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| Publication number | Publication date |
|---|---|
| JP3784932B2 (ja) | 2006-06-14 |
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