JPH1166875A - 半導体記憶回路 - Google Patents

半導体記憶回路

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JPH1166875A
JPH1166875A JP22161897A JP22161897A JPH1166875A JP H1166875 A JPH1166875 A JP H1166875A JP 22161897 A JP22161897 A JP 22161897A JP 22161897 A JP22161897 A JP 22161897A JP H1166875 A JPH1166875 A JP H1166875A
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cell
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data
read
sense amplifier
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JP22161897A
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Junji Kiyono
淳司 清野
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Fujitsu Ltd
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Fujitsu Ltd
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Abstract

(57)【要約】 【課題】 セルの能力や周囲温度や電源電圧に拘らずデ
ータ読み出しの遅延時間を最小とし、読み出し速度の高
速化を可能とする。 【解決手段】 前記セルアレイのセンスアンプから最も
遠い位置のセルと同様に配線され、予め“０”と“１”
の期待値を設定されたスピードリファレンスセルと、ス
ピードリファレンスセルから“０”と“１”の期待値が
読み出されたとき、前記出力バッファからのデータの出
力を許可する信号を生成する出力許可回路とを有する。
このようにスピードリファレンスセルから期待値が読み
出されて、セルアレイのセンスアンプから最も遠いセル
から正確なデータが読み出されるタイミングで出力バッ
ファからのデータ出力が許可されるため、セルの能力や
周囲温度や電源電圧に拘らず正確なデータの読み出しが
可能となり、読み出しの遅延時間を過大にする必要がな
く、読み出し速度の高速化が可能となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体記憶回路に関
し、不揮発性の半導体記憶回路に関する。不揮発性半導
体記憶回路は、ＭＰＵ（マイクロ・プロセッサ・ユニッ
ト）及び周辺回路に付随してその半導体記憶装置として
広く利用されている。これらＭＰＵ及び周辺回路が高速
化される事により、より高速な読み出し動作が要求され
るようになった。
【０００２】
【従来の技術】図７は従来の半導体記憶回路の一例のブ
ロック図を示す。同図中、コントロール端子１０からコ
ントロールバッファ１２にローレベルの信号ＣＥ／が供
給されると、コントロールバッファ１２はローレベルの
信号ＰＤを出力してアドレスバッファ１４及びセンスア
ンプ１６が活性状態となる。アドレスバッファ１４は活
性状態となってアドレス端子２０より入来するアドレス
が決定されると、ローアドレス及びカラムアドレス夫々
をローデコーダ２２及びカラムデコーダ２４夫々に供給
し、不揮発性メモリのセルアレイ２６のうち特定のセル
が選択され、この選択されたセルの出力電位がセンスア
ンプ１６に供給される。
【０００３】一方、リファレンスセル２８は読み出しの
基準となる基準電位、つまりセルアレイ２６の各セルが
出力する“０”と“１”の中間電位を発生しセンスアン
プ１６に供給する。センスアンプ１６は選択されたセル
の出力電位を基準電位と比較し、その比較結果を読み出
しデータＲＤn として出力バッファ３０に供給し、この
データは出力データＩＯn として出力端子３２を通して
出力される。
【０００４】しかし、センスアンプ１６の回路動作上、
活性した直後のアクセス時に読み出しデータを反転した
逆データが出力されるおそれがある。このため、コント
ロールバッファ１４の出力する信号ＰＤを遅延回路１８
で遅延して信号／ＯＥを生成し、この信号／ＯＥの供給
によって出力バッファ３０の出力許可を行い、上記の逆
データが出力されることを防止している。
【０００５】図８はセンスアンプ１６の一例の回路図を
示す。図中、ＭＯＳトランジスタＰ１のようにｐチャネ
ルＭＯＳトランジスタには斜線を設け、ＭＯＳトランジ
スタＮ１のようにｎチャネルＭＯＳトランジスタには斜
線を設けずに区別している。図９において、増幅部３４
は信号ＰＤがローレベルとなるとリファレンスセル２８
の出力電流を増幅し、基準電圧ＳＡＲＥＦに変換して比
較部３６のｎチャネルＭＯＳトランジスタＮ２のゲート
に供給する。同様に増幅部３８は信号ＰＤがローレベル
となると選択されたセル４０の出力電流を増幅し、電圧
ＳＡＩＮに変換して比較部３６のｎチャネルＭＯＳトラ
ンジスタＮ３のゲートに供給する。比較部３６は上記の
基準電圧ＳＡＲＥＦと電圧ＳＡＩＮとを比較し、その比
較結果としての読み出しデータＲＤn を端子４０から出
力バッファ３０に向けて出力する。
【０００６】図９は遅延回路１８の一例の回路図を示
す。同図中、端子４２には信号ＰＤが供給される。信号
ＰＤがハイレベル時にはノア回路出力がローレベルであ
り、インバータ４６を通して端子４８からハイレベルの
信号／ＯＥが出力される。ここで、信号ＰＤがローレベ
ルとなった後、所定時間経過してコンデンサＣ１，Ｃ２
夫々の蓄積電荷がインバータ内の抵抗Ｒ１，Ｒ２夫々を
通して放電された後、ノア回路４４出力がハイレベルと
なり信号／ＯＥがローレベルとなる。
【０００７】図１０は出力バッファ３０の一例の回路図
を示す。同図中、端子５０にはセンスアンプ１６からの
読み出しデータＲＤn が供給され、端子５２には信号／
ＯＥが供給される。信号／ＯＥがハイレベル時にはノア
回路５４出力はローレベルでｐチャネルＭＯＳトランジ
スタＰ５はオフであり、かつナンド回路５６出力はハイ
レベルでｎチャネルＭＯＳトランジスタＮ５はオフであ
り端子３２はハイインピーダンス状態となり、データＲ
Ｄn は出力されない。信号／ＯＥがローレベルとなる
と、データＲＤn がノア回路５４，ナンド回路５６夫々
を通してＭＯＳトランジスタＰ５，Ｎ５夫々に供給さ
れ、ここで反転されて端子３２から出力データＩＯn と
して出力される。
【０００８】図１２は従来の半導体記憶回路の他の一例
のブロック図を示す。同図中、コントロール端子５０か
らコントロールバッファ５２にローレベルの信号ＣＥ／
が供給されると、コントロールバッファ５２はローレベ
ルの信号ＰＤを出力してアドレスバッファ５４，センス
アンプ５６，出力バッファ７０，ＡＴＤバッファ７４が
活性状態となる。アドレスバッファ５４は活性状態とな
ってアドレス端子６０より入来するアドレスが決定され
ると、ローアドレス及びカラムアドレス夫々をローデコ
ーダ６２及びカラムデコーダ６４夫々に供給し、不揮発
性メモリのセルアレイ６６のうち特定のセルが選択さ
れ、この選択されたセルの出力電位がセンスアンプ６６
に供給される。なお、ＡＴＤ（アドレス・トラデイショ
ン・ディテクタ）バッファ７４はアドレスバッファ５４
から供給されるアドレス値の変化を検出し、その検出パ
ルスをローデコーダ６２，センスアンプ５６，遅延回路
５８，リファレンスセル６８に供給して、これらを起動
している。
【０００９】一方、リファレンスセル２８は読み出しの
基準となる基準電位、つまりセルアレイ６６の各セルが
出力する“０”と“１”の中間電位を発生しセンスアン
プ６６に供給する。センスアンプ６６は選択されたセル
の出力電位を基準電位と比較し、その比較結果を読み出
しデータＲＤn としてデータラッチ７８に供給し、これ
が出力バッファ７０を通して出力データＩＯn として出
力端子７２から出力される。
【００１０】センスアンプ５６の回路動作上、活性した
直後のアクセス時に読み出しデータを反転した逆データ
が出力されるおそれがあるため、ＡＴＤバッファ７４の
出力する検出パルスを遅延回路５８で遅延した後、パル
スジェネレータ７６でラッチパルスを生成し、このラッ
チパルスを用いてデータラッチ７８でセンスアンプ５６
出力をラッチし出力バッファ７０に供給させることによ
り逆データが出力されることを防止している。
【００１１】
【発明が解決しようとする課題】図７の従来回路におい
て、図１１（Ａ）に示すように、時点ｔ0 で信号ＰＤが
立下った後、セル４０のゲートに供給されるワードライ
ン電圧ＷＬ及びリファレンスセル２８のゲートに供給さ
れるリファレンスワードライン電圧ＲＷＬは遅延して立
上る。この遅延量はワードラインの負荷、つまりセルが
ワードラインのセンスアンプから近い位置にあるか遠い
位置にあるかで異なっている。
【００１２】上記の近い位置のセルについては、セルの
保持データが“１”，“０”夫々で電圧ＳＡＩＮは図１
１（Ｂ）の実線Ｉａ，Ｉｂに示すように変化するが、遠
い位置のセルの保持データが“０”のときは電圧ＳＡＩ
Ｎは破線Ｉｃに示すように初めは実線Ｉｂに沿って立上
り、その後立下って実線Ｉａに近付く。このため、近い
位置のセルの読み出しデータＲＤn が“１”，“０”の
とき実線IIａ，IIｂのように変化するのに対して、遠い
位置のセルの読み出しデータＲＤn が“１”のときは実
線IIｃに示すように初めは実線IIｂのように立下り、そ
の後立上って実線IIａに近付く。このため、近い位置の
セルの出力データは“１”，“０”夫々で図１１（Ｃ）
の実線IIIa，IIIbのように変化するのに対して遠い位置
のセルの出力データは“１”，“０”夫々で破線IIIc，
IIIdのように変化する。
【００１３】つまり、期間Ｔ1 はデータ不確定期間であ
り、信号／ＯＥの立下りを破線IVのように期間Ｔ1 内に
すると逆データが出力されるおそれがあるため、期間Ｔ
2 だけ遅延して信号／ＯＥの立下りを実線Ｖのように期
間Ｔ1 の外にしている。不揮発性半導体記憶回路の読み
出し速度を高速化するにあたって、回路が活性化してか
らの速度（以後ｔＣＥと言う）を高速化することは非常
に重要である。しかしながら、不揮発性半導体記憶回路
のｔＣＥにおいては、図８のように逆データを防止する
ために遅延時間をとって、その間出力が出ないようにし
ていた。この遅延回路１８は一般的に抵抗Ｒと容量Ｃの
時定数で決まる回路であるがセンスアンプ１６から来る
逆データとは異なる特性をもっているため、温度や電圧
を変えた場合にも逆データを出力しないように設定する
必要がある。結果として、遅延時間は長くなってしまい
ｔＣＥの高速化を防げるという問題があった。
【００１４】また、図１３のようにＡＴＤバッファ７４
で読みだしデータのラッチをコントロールする場合にお
いても同様で、動作を補償するために遅延回路５８は長
い遅延時間をとる必要があり、読み出し動作の高速化を
妨げるという問題があった。本発明は上記の点に鑑みな
されたもので、セルの能力や周囲温度や電源電圧に拘ら
ずデータ読み出しの遅延時間を最小とし、読み出し速度
の高速化を可能とする半導体記憶回路を提供することを
目的とする。
【００１５】
【課題を解決するための手段】請求項１に記載の発明
は、不揮発性メモリのセルアレイからセンスアンプによ
り読み出したデータを出力バッファを介して出力する半
導体記憶回路において、前記セルアレイのセンスアンプ
から最も遠い位置のセルと同様に配線され、予め“０”
と“１”の期待値を設定されたスピードリファレンスセ
ルと、前記スピードリファレンスセルから“０”と
“１”の期待値が読み出されたとき、前記出力バッファ
からのデータの出力を許可する信号を生成する出力許可
回路とを有する。
【００１６】このようにスピードリファレンスセルから
期待値が読み出されて、セルアレイのセンスアンプから
最も遠いセルから正確なデータが読み出されるタイミン
グで出力バッファからのデータ出力が許可されるため、
セルの能力や周囲温度や電源電圧に拘らず正確なデータ
の読み出しが可能となり、読み出しの遅延時間を過大に
する必要がなく、読み出し速度の高速化が可能となる。
【００１７】請求項２に記載の発明は、不揮発性メモリ
のセルアレイからセンスアンプにより読み出したデータ
をアドレス変化時にラッチ回路でラッチして出力する半
導体記憶回路において、前記セルアレイのセンスアンプ
から最も遠い位置のセルと同様に配線され、予め“０”
と“１”の期待値を設定されたスピードリファレンスセ
ルと、前記アドレス変化時に前記スピードリファレンス
セルから読み出される“０”と“１”の期待値から前記
ラッチ回路のラッチを指示する信号を生成するラッチ指
示回路とを有する。
【００１８】このようにスピードリファレンスセル期待
値が読み出されて、セルアレイのセンスアンプから最も
遠いセルから正確なデータが読み出されるタイミングで
センスアンプ出力のラッチが行われ、データ出力が行わ
れるため、セルの能力や周囲温度や電源電圧に拘らず正
確なデータの読み出しが可能となり、読み出しの遅延時
間を過大にする必要がなく、読み出し速度の高速化が可
能となる。
【００１９】
【発明の実施の形態】図１は本発明の半導体記憶回路の
第１実施例のブロック図を示す。同図中、コントロール
端子１０からコントロールバッファ１２にローレベルの
信号ＣＥ／が供給されると、コントロールバッファ１２
はローレベルの信号ＰＤを出力してアドレスバッファ１
４及びセンスアンプ１６，８２，８４が活性状態とな
る。アドレスバッファ１４は活性状態となってアドレス
端子２０より入来するアドレスが決定されると、ローア
ドレス及びカラムアドレス夫々をローデコーダ２２及び
カラムデコーダ２４夫々に供給し、不揮発性メモリのセ
ルアレイ２６のうち特定のセルが選択され、この選択さ
れたセルの出力電位がセンスアンプ１６に供給される。
【００２０】一方、リファレンスセル２８は読み出しの
基準となる基準電位、つまりセルアレイ２６の各セルが
出力する“０”と“１”の中間電位を発生しセンスアン
プ１６に供給する。センスアンプ１６は選択されたセル
の出力電位を基準電位と比較し、その比較結果を読み出
しデータＲＤn として出力バッファ３０に供給し、この
データは出力データＩＯn として出力端子３２を通して
出力される。
【００２１】しかし、センスアンプ１６の回路動作上、
活性した直後のアクセス時に読み出しデータを反転した
逆データが出力されるおそれがある。このため、スピー
ドリファレンスセル８０と、センスアンプ８２，８４
と、インバータ８５と、ナンド回路８６とで構成した出
力許可回路を設け、この出力許可回路で信号／ＯＥを生
成して出力バッファ３０に供給している。
【００２２】スピードリファレンスセル８０はセルアレ
イ２６と同一構成で、期待値“０”と“１”とを予め設
定されており、スピードリファレンスセル８０とセンス
アンプ８２，８４との配線長は、セルアレイ２６内のセ
ンスアンプ１６から最も遠い位置のセルと同一又はそれ
以上とされている。センスアンプ８２，８４夫々はセン
スアンプ１６と同一構成であり、リファレンスセル２８
と接続されている。
【００２３】センスアンプ８２，８４夫々は信号ＰＤが
ハイレベル時には共に“０”を出力してナンド回路８６
はハイレベルを出力するが、信号ＰＤがローレベルとな
るとスピードリファレンスセル８０から、それぞれ
“０”，“１”となる期待値ＳＲＱ０，ＳＲＱ１を読み
出し、ナンド回路８６はローレベルの信号／ＯＥを出力
する。これはセルアレイ２６のセンスアンプ１６から最
も遠いセルの読み出しデータＲＤn が確定するのと同じ
タイミングである。この信号／ＯＥがローレベルとなっ
た後、出力バッファ３０はセンスアンプ１６からの読み
出しデータＲＤn を出力データＩＯn として端子３２よ
り出力する。
【００２４】図２はセンスアンプ１６，８２，８４夫々
の一実施例の回路図を示す。図中、ＭＯＳトランジスタ
Ｐ１０のようにｐチャネルＭＯＳトランジスタには斜線
を設け、ＭＯＳトランジスタＮ１０のようにｎチャネル
ＭＯＳトランジスタには斜線を設けずに区別している。
図２において、増幅部８８は信号ＰＤがローレベルとな
るとリファレンスセル２８の出力電流を増幅し、基準電
圧ＳＡＲＥＦに変換して比較部９０のｎチャネルＭＯＳ
トランジスタＮ１２のゲートに供給する。同様に増幅部
９２は信号ＰＤがローレベルとなると期待値“０”又は
“１”を設定されたセル８０ａの出力電流を増幅し、電
圧ＳＲＲＥＦ０又はＳＲＲＥＦ１に変換して比較部９０
のｎチャネルＭＯＳトランジスタＮ１３のゲートに供給
する。比較部９０は上記の基準電圧ＳＡＲＥＦと電圧Ｓ
ＲＲＥＦ０又はＳＲＲＥＦ１とを比較し、その比較結果
としての期待値データＳＲＱ０又はＳＲＱ１を端子９４
から出力バッファ３０に向けて出力する。
【００２５】ここで、図３（Ａ）に示すように、時点ｔ
0 で信号ＰＤが立下った後、ワードライン電圧ＷＬ及び
リファレンスセル２８のゲートに供給されるリファレン
スワードライン電圧ＲＷＬは遅延して立上る。この遅延
量はワードラインの負荷、つまりセルがワードラインの
センスアンプから近い位置にあるか遠い位置にあるかで
異なっている。
【００２６】上記の近い位置のセルについては、セルの
保持データが“１”，“０”夫々で電圧ＳＡＩＮは図３
（Ｂ）の実線Ｉａ，Ｉｂに示すように変化するが、遠い
位置のセルの保持データが“０”のときは電圧ＳＡＩＮ
は破線Ｉｃに示すように初めは実線Ｉｂに沿って立上
り、その後立下って実線Ｉａに近付く。このため、近い
位置のセルの読み出しデータＲＤn が“１”，“０”の
とき実線IIａ，IIｂのように変化するのに対して、遠い
位置のセルの読み出しデータＲＤn が“１”のときは実
線IIｃに示すように初めは実線IIｂのように立下り、そ
の後立上って実線IIａに近付く。また、センスアンプ８
２，８４の電圧ＳＲＲＥＦ１，ＳＲＲＥＦ０夫々は図３
（Ｃ）の破線IIIa，実線IIIbに示すように変化し、読み
出した期待値ＳＲＱ１，ＳＲＱ０夫々は実線IVａ，IVｂ
に示すようになって、信号／ＯＥは図３（Ｄ）の実線Ｖ
に示すようにデータ不確定期間を過ぎた後に立下がる。
これによって出力データは“１”，“０”夫々で図３
（Ｄ）の実線VIａ，VIｂ夫々に示すように変化して出力
される。
【００２７】このようにセルアレイ２６のセンスアンプ
１６から最も遠い位置のセルと同様のスピードリファレ
ンスセル８０からの期待値“０”，“１”の読み出しデ
ータＳＲＱ０，ＳＲＱ１が確定したとき信号／ＯＥを出
力するため、セルの能力や周囲の温度状況や電源電圧の
変動に拘らず、最短時間で逆データ出力を防止した正確
なデータ読み出しが可能となりｔＣＥの高速化を向上で
きる。
【００２８】図４は本発明の半導体記憶回路の第２実施
例のブロック図を示す。同図中、コントロール端子５０
からコントロールバッファ５２にローレベルの信号ＣＥ
／が供給されると、コントロールバッファ５２はローレ
ベルの信号ＰＤを出力してアドレスバッファ５４，セン
スアンプ５６，８２，８４，出力バッファ７０，ＡＴＤ
バッファ７４が活性状態となる。アドレスバッファ５４
は活性状態となってアドレス端子６０より入来するアド
レスが決定されると、ローアドレス及びカラムアドレス
夫々をローデコーダ６２及びカラムデコーダ６４夫々に
供給し、不揮発性メモリのセルアレイ６６のうち特定の
セルが選択され、この選択されたセルの出力電位がセン
スアンプ６６に供給される。なお、ＡＴＤ（アドレス・
トラデイション・ディテクタ）バッファ７４はアドレス
バッファ５４から供給されるアドレス値の変化を検出
し、その検出パルスをローデコーダ６２，リファレンス
セル６８，スピードリファレンスセル８０，センスアン
プ５６，８２，８４に供給して、これらを起動してい
る。
【００２９】一方、リファレンスセル２８は読み出しの
基準となる基準電位、つまりセルアレイ６６の各セルが
出力する“０”と“１”の中間電位を発生しセンスアン
プ６６に供給する。センスアンプ６６は選択されたセル
の出力電位を基準電位と比較し、その比較結果を読み出
しデータＲＤn としてデータラッチ７８に供給し、これ
が出力バッファ７０を通して出力データＩＯn として出
力端子７２から出力される。
【００３０】センスアンプ５６の回路動作上、活性した
直後のアクセス時に読み出しデータを反転した逆データ
が出力されるおそれがある。このため、スピードリファ
レンスセル８０と、センスアンプ８２，８４と、インバ
ータ８５と、ナンド回路８６とで構成したラッチ指示回
路を設け、このラッチ指示回路で信号／ＯＥを生成して
出力バッファ３０に供給している。
【００３１】スピードリファレンスセル８０はセルアレ
イ２６と同一構成で、期待値“０”と“１”とを予め設
定されており、スピードリファレンスセル８０とセンス
アンプ８２，８４との配線長は、セルアレイ２６内のセ
ンスアンプ１６から最も遠い位置のセルと同一又はそれ
以上とされている。センスアンプ８２，８４夫々はセン
スアンプ１６と同一構成であり、リファレンスセル２８
と接続されている。
【００３２】センスアンプ８２，８４夫々は信号ＰＤが
ハイレベル時には共に“０”を出力してナンド回路８６
はハイレベルを出力するが、信号ＰＤがローレベルとな
るとスピードリファレンスセル８０から、それぞれ
“０”，“１”となる期待値ＳＲＱ０，ＳＲＱ１を読み
出し、ナンド回路８６はローレベルの信号／ＳＰを出力
する。これはセルアレイ２６のセンスアンプ１６から最
も遠いセルの読み出しデータＲＤn が確定するのと同じ
タイミングである。この信号／ＳＰがローレベルとなっ
た後、パルスジェネレータ７６でラッチパルス／ＬＥを
生成し、このラッチパルス／ＬＥを用いてデータラッチ
７８でセンスアンプ５６出力をラッチし、出力バッファ
７０に供給させ、出力端子７２から出力する。
【００３３】図５はパルスジェネレータ７６の一実施例
の回路図を示す。同図中、端子１００には信号／ＳＰが
供給され、インバータ１０２で反転されてナンド回路１
０４に供給される。また、インバータ１０２出力は縦続
接続されたインバータ１０６，１０８，１１０夫々で反
転されてナンド回路１０４に供給される。これによって
ナンド回路１０４は信号／ＳＰの立下りを検出した負極
性パルスであるラッチパルス／ＬＥを生成し、端子１１
２から出力する。
【００３４】ここで、図６（Ａ）に示すように、時点ｔ
0 で信号ＰＤが立下った後、ワードライン電圧ＷＬ及び
リファレンスセル２８のゲートに供給されるリファレン
スワードライン電圧ＲＷＬは遅延して立上る。この遅延
量はワードラインの負荷、つまりセルがワードラインの
センスアンプから近い位置にあるか遠い位置にあるかで
異なっている。
【００３５】上記の近い位置のセルについては、セルの
保持データが“１”，“０”夫々で電圧ＳＡＩＮは図６
（Ｂ）の実線Ｉａ，Ｉｂに示すように変化するが、遠い
位置のセルの保持データが“０”のときは電圧ＳＡＩＮ
は破線Ｉｃに示すように初めは実線Ｉｂに沿って立上
り、その後立下って実線Ｉａに近付く。みのため、近い
位置のセルの読み出しデータＲＤn が“０”，“１”の
とき実線IIａ，IIｂのように変化するのに対して、遠い
位置のセルの読み出しデータＲＤn が“１”のときは実
線IIｃに示すように初めは実線IIｂのように立下り、そ
の後立上って実線IIａに近付く。
【００３６】このため、データ不確定期間に図６（Ｃ）
に破線VIIaで示すようなラッチパルスが出力されないよ
うに、従来は大きなマージン（遅延時間）を持たせて実
線VIIbに示すラッチパルス／ＬＥを発生させていたが、
本実施例では実線VIIcに示すように必要最小限のマージ
ンを持つラッチパルス／ＬＥを発生でき、セルの能力や
周囲の温度状況や電源電圧の変動に拘らず、最短時間で
逆データ出力を防止した正確なデータ読み出しが可能と
なりｔＣＥの高速化を向上できる。
【００３７】
【発明の効果】上述の如く、請求項１に記載の発明は、
不揮発性メモリのセルアレイからセンスアンプにより読
み出したデータを出力バッファを介して出力する半導体
記憶回路において、 前記セルアレイのセンスアンプか
ら最も遠い位置のセルと同様に配線され、予め“０”と
“１”の期待値を設定されたスピードリファレンスセル
と、前記スピードリファレンスセルから“０”と“１”
の期待値が読み出されたとき、前記出力バッファからの
データの出力を許可する信号を生成する出力許可回路と
を有する。
【００３８】このようにスピードリファレンスセルから
期待値が読み出されて、セルアレイのセンスアンプから
最も遠いセルから正確なデータが読み出されるタイミン
グで出力バッファからのデータ出力が許可されるため、
セルの能力や周囲温度や電源電圧に拘らず正確なデータ
の読み出しが可能となり、読み出しの遅延時間を過大に
する必要がなく、読み出し速度の高速化が可能となる。
【００３９】また、請求項２に記載の発明は、不揮発性
メモリのセルアレイからセンスアンプにより読み出した
データをアドレス変化時にラッチ回路でラッチして出力
する半導体記憶回路において、前記セルアレイのセンス
アンプから最も遠い位置のセルと同様に配線され、予め
“０”と“１”の期待値を設定されたスピードリファレ
ンスセルと、前記アドレス変化時に前記スピードリファ
レンスセルから読み出される“０”と“１”の期待値か
ら前記ラッチ回路のラッチを指示する信号を生成するラ
ッチ指示回路とを有する。
【００４０】このようにスピードリファレンスセル期待
値が読み出されて、セルアレイのセンスアンプから最も
遠いセルから正確なデータが読み出されるタイミングで
センスアンプ出力のラッチが行われ、データ出力が行わ
れるため、セルの能力や周囲温度や電源電圧に拘らず正
確なデータの読み出しが可能となり、読み出しの遅延時
間を過大にする必要がなく、読み出し速度の高速化が可
能となる。
【図面の簡単な説明】
【図１】本発明の第１実施例のブロック図である。
【図２】本発明の遅延制御回路の要部回路図である。
【図３】図１の信号波形図である。
【図４】本発明の第２実施例のブロック図である。
【図５】パルスジェネレータの回路図である。
【図６】図４の信号波形図である。
【図７】従来回路のブロック図である。
【図８】センスアンプの回路図である。
【図９】遅延回路の回路図である。
【図１０】出力バッファの回路図である。
【図１１】図７の信号波形図である。
【図１２】従来回路のブロック図である。
【符号の説明】
１２ コントロールバッファ １４ アドレス １６，８２，８４ センスアンプ ２２ ローデコーダ ２４ カラムデコーダ ２６ セルアレイ ２８ リファレンスアンプ ３０ 出力バッファ ７４ ＡＴＤバッファ ７６ パルスジェネレータ ７８ データラッチ ８０ スピードリファレンスセル ８５ インバータ ８６ ナンド回路

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 不揮発性メモリのセルアレイからセンス
    アンプにより読み出したデータを出力バッファを介して
    出力する半導体記憶回路において、 前記セルアレイのセンスアンプから最も遠い位置のセル
    と同様に配線され、予め“０”と“１”の期待値を設定
    されたスピードリファレンスセルと、 前記スピードリファレンスセルから“０”と“１”の期
    待値が読み出されたとき、前記出力バッファからのデー
    タの出力を許可する信号を生成する出力許可回路とを有
    することを特徴とする半導体記憶回路。
  2. 【請求項２】 不揮発性メモリのセルアレイからセンス
    アンプにより読み出したデータをアドレス変化時にラッ
    チ回路でラッチして出力する半導体記憶回路において、 前記セルアレイのセンスアンプから最も遠い位置のセル
    と同様に配線され、予め“０”と“１”の期待値を設定
    されたスピードリファレンスセルと、 前記アドレス変化時に前記スピードリファレンスセルか
    ら読み出される“０”と“１”の期待値から前記ラッチ
    回路のラッチを指示する信号を生成するラッチ指示回路
    とを有することを特徴とする半導体記憶回路。
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