JPH1167920A - 半導体集積回路装置の設計方法および半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】半導体集積回路の最大タイミング要求（セット
アップ制約）の違反を、論理回路の変更を行なうことな
く解決する。 【解決手段】半導体集積回路装置の設計において、タイ
ミング算出工程１０００において半導体集積回路装置の
レジスタ間のタイミングｔｍを算出し、タイミング違反
検出工程１００１に引き渡す。タイミング違反検出工程
１００１はレジスタ間のタイミングが半導体集積回路装
置の最大タイミング要求（セットアップ制約）を違反し
ているかを判断する。最大タイミング要求の違反があっ
た場合は、遅延挿入工程１００２により、タイミング違
反のあったタイミング経路の終点に位置するレジスタの
クロックラインに遅延成分を挿入する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、同期型半導体集積
回路装置の遅延やタイミングを考慮した設計方法に関
し、特に、クロック設計、タイミングを考慮した論理設
計およびレイアウト設計方法、およびそれに適した半導
体集積回路装置に関する。

【０００２】

【従来の技術】近年の半導体集積回路装置の高集積化、
高速化に伴い、システムの仕様通りの速度で動作する半
導体集積回路装置の設計をこれまでの設計方法で行うの
は不可能になっており、タイミングを考慮した論理設計
およびレイアウト設計を行われるようになってきてい
る。

【０００３】このようなタイミングを考慮した設計方法
の代表的なものとして、クロックのスキューを可能な限
り小さく抑え、高速な回路の設計を可能とする方法が実
用化されている。例えば、半導体集積回路のクロックソ
ース入力端子を根とし、各レジスタのクロック入力端子
を葉とするクロックツリーと呼ばれる木状の構造を持
ち、クロックソース入力端子から全レジスタのクロック
入力端子配線までの配線長がほぼ同じになるように配線
を行なう。これに関してはその内容が例えば文献１：
「ＡＳＩＣ技術の基礎と応用」（電子情報通信学会、今
井正治編）の４６ページに開示されている。

【０００４】また、上記以外のタイミングを考慮した設
計方法として、タイミングドリブンレイアウト設計と呼
ばれるレイアウト設計方法がある。これは論理設計の段
階で得られるレジスタ間のタイミング情報をレイアウト
のセル配置や配線で考慮させることによりできあがった
マスク図がタイミング違反を犯さないようにするもので
ある。これに関してはその内容が例えば上記文献１の４
７ページに開示されている。

【０００５】また一方、近年、半導体集積回路装置のテ
ストを行なうためにレジスタの入力端子としてデータ入
力端子以外にテストのための信号を入力することができ
るスキャンテスト入力端子の付いたレジスタが多く用い
られ、これらをスキャンテスト入力端子を接続するスキ
ャンテスト信号の接続方法が実用化されている。このス
キャンテスト信号の接続はレジスタのデータ出力を他の
レジスタのスキャンテスト入力端子にチェーン状に接続
するもので接続の順番は任意であるので、通常集積回路
のモジュールが配置された後でレイアウトに支障がない
ように接続順を決定するようになっている。

【０００６】

【発明が解決しようとする課題】しかしながら、さらな
る回路の大規模化、高速化に伴いクロックのスキューを
可能な限り小さく抑えたり、タイミングドリブンレイア
ウト手法を用いても回路の一部のレジスタ間の回路の遅
延を要求通りの遅延値に抑え込むことが困難な回路が含
まれるようになってきた。図２９の回路図と図３０の信
号波形を用いてこの課題の説明を行なう。

【０００７】図２９において２９０１、２９０２はクロ
ック端子Ｃlockの立ち上がりでデータを端子Ｄから取り
込み端子Ｑに出力するレジスタ、２９０３は組合せ回路
部、２９０４はクロックソース端子である。図３０にお
いてＣlockはクロックソース端子２９０４に入力される
信号で、各レジスタ２９０１，２９０２のクロック端子
Ｃlockへは遅延なしでこの信号が伝搬されるとする。

【０００８】図３０は組合せ回路部遅延がクロック周期
より長くなっており、レジスタ２９０１から初めのクロ
ックの立ち上がりで出力されたデータＤata１が次のク
ロックの立ち上がりでレジスタ２９０２に取り込まれな
い。このように組合せ回路部遅延がクロック周期より長
いと１クロックでデータの伝搬ができず誤動作をおこ
す。このようなタイミング違反をセットアップ違反と呼
ぶ。また、組合せ回路部遅延とクロック周期との差異か
らみて、セットアップ違反となるか否かの前記差異の閾
値をセットアップ制限と呼ぶ。

【０００９】一方、クロックのスキューが抑えこめてい
なかったり、データが予想以上に速く変化した場合にレ
ジスタがホールド違反を起こすことがある。ホールド違
反の説明を図２９の回路図と図３１の信号波形を用いて
説明を行なう。図３１においてレジスタ２９０１のクロ
ック入力信号Ｒ１／Ｃlockとレジスタ２９０２のクロッ
ク入力信号Ｒ２／Ｃlockとの間にスキューが存在しＲ２
／Ｃlockの方が遅れており、さらに、組合せ回路部遅延
がこのスキューよりも小さくなっている。この時、レジ
スタ２９０１から初めのクロックの立ち上がりで出力さ
れたデータＤata１は同じクロックの立ち上がりでレジ
スタ２９０２に取り込まれてしまう。このようなタイミ
ング違反をホールド違反と呼ぶ。また、前記スキューと
組み合わせ回路部遅延との差異からみて、ホール度違反
となるか否かの前記差異の閾値をホールド制限と呼ぶ。
そして、前記セットアップ制限とこのホールド制限を踏
まえて、セットアップ違反およびホールド違反となるか
否かの閾値をタイミング制限と呼ぶ。

【００１０】

【課題を解決するための手段】本発明は、半導体集積回
路装置に配置された任意のレジスタの間に形成されたタ
イミング経路のタイミングを算出するタイミング算出工
程と、前記タイミング算出工程により算出されたタイミ
ングが半導体集積回路装置に与えられた最大タイミング
要求に違反するか否かを判断するタイミング違反検出工
程と、前記タイミング違反検出工程により前記タイミン
グが前記最大タイミング要求を違反していると判断され
た場合に、タイミングを算出したタイミング経路の終点
に位置するレジスタのクロックラインに遅延成分を挿入
する遅延挿入工程とを含んで半導体集積回路装置の設計
方法を構成することで、上記課題を解決している。

【００１１】

【発明の実施の形態】本発明の請求項１に記載の発明
は、半導体集積回路装置に配置された任意のレジスタの
間に形成されたタイミング経路のタイミングを算出する
タイミング算出工程と、前記タイミング算出工程により
算出されたタイミングが半導体集積回路装置に与えられ
た最大タイミング要求に違反するか否かを判断するタイ
ミング違反検出工程と、前記タイミング違反検出工程に
より前記タイミングが前記最大タイミング要求を違反し
ていると判断された場合に、タイミングを算出したタイ
ミング経路の終点に位置するレジスタのクロックライン
に遅延成分を挿入する遅延挿入工程とを含んで半導体集
積回路装置の設計方法を構成したことに特徴があり、こ
れにより、半導体集積回路装置に与えられた最大タイミ
ング要求に違反するような遅延のばらつきがある場合で
も、そのような遅延のばらつきを検出して精度よく調整
することができるようになる、という作用を有する。

【００１２】本発明の請求項２に記載の発明は、半導体
集積回路装置に配置された任意のレジスタの間に形成さ
れたタイミング経路のタイミングが半導体集積回路装置
に与えられた最大タイミング要求に違反するか否かを判
断し、違反する場合には、このタイミング経路のタイミ
ングから前記最大タイミング要求を減算してなるタイミ
ング違反時間を算出するタイミング違反検出工程と、前
記タイミング違反検出工程によりタイミング違反が検出
されると、前記最大タイミング要求から前記タイミング
違反時間を減算してなる減算結果を算出したうえで、タ
イミングを算出したタイミング経路の終点に位置するレ
ジスタを始点として、次の接続段の全てのレジスタに至
るタイミング経路群のタイミングが前記減算結果以内で
あるか否かの判断を行い、減算結果以内でなければ、こ
の接続段の各レジスタを始点してさらに次の接続段の全
てのレジスタに至るタイミング経路群の最大タイミング
が前記減算結果以内であるか否かの判断を行い、このよ
うな操作をタイミングの算出を行った接続段のタイミン
グ経路群の最大タイミングが前記減算結果以内になるま
で行う経路解析工程と、前記経路解析工程がタイミング
算出操作および算出したタイミングと減算結果との比較
操作を終了すると、前記経路解析工程で解析を行なった
タイミング経路群の始点に位置するレジスタ群のクロッ
クラインに遅延成分を挿入する遅延挿入工程とを含んで
半導体集積回路装置の設計方法を構成したことに特徴を
有しており、これにより、半導体集積回路装置に与えら
れた最大タイミング要求に違反するような遅延のばらつ
きがある場合でも、そのような遅延のばらつきを検出し
て精度よく調整することができるようになる、という作
用を有する。

【００１３】本発明の請求項３に記載の発明は、半導体
集積回路装置に配置された任意のレジスタの間に形成さ
れたタイミング経路のタイミングを算出するタイミング
算出工程と、前記タイミング算出工程により算出された
タイミングが半導体集積回路装置に与えられた最小タイ
ミング要求に違反するか否かを判断するタイミング違反
検出工程と、前記タイミング違反検出工程により前記タ
イミングが前記最小タイミング要求を違反していると判
断された場合に、タイミングを算出したタイミング経路
の始点に位置するレジスタのクロックラインに遅延成分
を挿入する遅延挿入工程とを含んで半導体集積回路装置
の設計方法を構成したことに特徴を有しており、これに
より、半導体集積回路装置に与えられた最小タイミング
要求に違反するような遅延のばらつきがある場合でも、
そのような遅延のばらつきを検出して精度よく調整する
ことができるようになる、という作用を有する。

【００１４】本発明の請求項４に記載の発明は、半導体
集積回路装置に配置された任意のレジスタの間に形成さ
れたタイミング経路のタイミングが半導体集積回路装置
に与えられた最小タイミング要求に違反するか否かを判
断し、違反する場合には、このタイミング経路のタイミ
ングから前記最小タイミング要求を減算してなるタイミ
ング違反時間を算出するタイミング違反検出工程と、前
記タイミング違反検出工程によりタイミング違反が検出
されると、前記最小タイミング要求に前記タイミング違
反時間を加算してなる加算結果を算出したうえで、タイ
ミングを算出したタイミング経路の始点に位置するレジ
スタを終点として、前の接続段のレジスタ群との間に形
成されるタイミング経路群の最小タイミングが前記加算
結果以上であるか否かの判断を行い、加算結果以上でな
ければ、この接続段の始点に位置するレジスタ群を終点
としてさらに前の接続段のレジスタ群との間に形成され
るタイミング経路群の最小タイミングが前記加算結果以
上であるか否かの判断を行い、このような操作をタイミ
ングの算出を行った接続段の各タイミング経路群の最小
タイミングが前記加算結果以上になるまで行う経路解析
工程と、前記経路解析工程がタイミング算出操作および
算出したタイミングと加算結果との比較操作を終了する
と、前記経路解析工程で解析を行なった各タイミング経
路群の終点に位置するレジスタ群のクロックラインに遅
延成分を挿入する遅延挿入工程とを含んで半導体集積回
路装置の設計方法を構成したことに特徴を有しており、
これにより、半導体集積回路装置に与えられた最小タイ
ミング要求に違反するような遅延のばらつきがある場合
でも、そのような遅延のばらつきを検出して精度よく調
整することができるようになる、という作用を有する。

【００１５】本発明の請求項５に記載の発明は、レジス
タセル内のクロックピンに接続される互いに遅延時間の
異なる複数の遅延素子と、これらの遅延素子への接続箇
所を変更することにより遅延を調整する複数の接続ピン
とを備えて、半導体集積回路装置を構成したことに特徴
を有しており、これにより、遅延の調整を容易に行える
ようになる、という作用を有する。

【００１６】本発明の請求項６に記載の発明は、レジス
タセル内のクロックピンに接続される互いに遅延時間の
異なる複数の遅延素子と、これらの遅延素子への接続箇
所を変更することにより遅延を調整する複数の接続ピン
とを備えたものを用い、前記遅延挿入工程を、レジスタ
セル内のクロックピンに接続する遅延素子を、前記接続
ピンにより選択することにより行なうことに特徴を有し
ており、これにより、遅延の調整を容易に行うことがで
きるようになる、という作用を有する。

【００１７】本発明の請求項７に記載の発明は、請求項
１ないし４のいずれか記載の半導体集積回路装置の設計
方法であって、前記遅延挿入工程は、遅延調整量の大き
いレジスタから順にスキャンラインの接続を行なうこと
に特徴を有しており、これにより、最小タイミング要求
に対する違反を起こすことなく、スキャンラインを挿入
することができるようになる、という作用を有する。

【００１８】本発明の請求項８に記載の発明は、半導体
集積回路装置に配置された任意のレジスタの間に形成さ
れたタイミング経路のタイミングが半導体集積回路装置
に与えられた最大タイミング要求に違反するか否かを判
断し、違反する場合には、このタイミング経路のタイミ
ングから前記最大タイミング要求を減算してなるタイミ
ング違反時間を算出するタイミング違反検出工程と、前
記タイミング違反検出工程によりタイミング違反が検出
されると、タイミング違反が検出されたタイミング経路
の終点に位置するレジスタに遅延成分を挿入する遅延挿
入工程と、前記最大タイミング要求から前記タイミング
違反時間を減算してなる減算結果を算出したうえで、タ
イミングを算出したタイミング経路の終点に位置するレ
ジスタを始点として、次の接続段の全てのレジスタに至
るタイミング経路群のタイミングが前記減算結果以内な
るように、回路の最適化を行なう回路最適化工程とを含
んで半導体集積回路装置の設計方法を構成したことに特
徴を有しており、これにより自動的なタイミングの再割
当を行うことができるようになる、という作用を有す
る。

【００１９】本発明の請求項９に記載の発明は、半導体
集積回路装置に配置された任意のレジスタの間に形成さ
れたタイミング経路のタイミングが半導体集積回路装置
に与えられた最小タイミング要求に違反するか否かを判
断し、違反する場合には、前記最小タイミング要求から
違反したタイミング経路のタイミングを減算してなるタ
イミング違反時間を算出するタイミング違反検出工程
と、前記タイミング違反検出工程によりタイミング違反
が検出されると、タイミング違反が検出されたタイミン
グ経路の始点に位置するレジスタに遅延成分を挿入する
遅延挿入工程と、前記最小タイミング要求に前記タイミ
ング違反時間を加算してなる加算結果を算出したうえ
で、タイミングを算出したタイミング経路の始点に位置
するレジスタを終点として、前の接続段のレジスタ群に
至るタイミング経路群のタイミングが前記加算結果以上
になるように、回路の最適化を行なう回路最適化工程と
を含ん半導体集積回路装置の設計方法を構成したことに
特徴があり、これにより自動的なタイミングの再割当を
行うことができるようになる、という作用を有する。

【００２０】本発明の請求項１０に記載の発明は、請求
項８または９記載の半導体集積回路装置の設計方法であ
って、前記回路最適化工程を行ったのち、挿入された遅
延成分により生じる遅延時間を満足するクロックライン
のレイアウトを行なうクロックラインレイアウト工程を
さらに含むことに特徴を有しており、これにより、クロ
ックラインに挿入する遅延成分として、配線遅延を有効
に活用した配線を用いることが可能となる、という作用
を有する。

【００２１】第１の実施の形態 本発明の請求項１の発明にかかる第１の実施の形態にお
ける半導体集積回路装置設計方法について図面を参照し
つつ説明する。

【００２２】図１は第１の実施の形態における集積回路
装置設計方法の構成図である。この設計方法は、タイミ
ング算出工程１０００、タイミング違反検出工程１００
１、および遅延挿入工程１００２を含んで構成されてい
る。

【００２３】タイミング算出工程１０００は、半導体集
積回路装置の任意のレジスタの間に形成されたタイミン
グ経路のタイミングｔｍを算出する工程である。そして
算出されたレジスタの間に形成されたタイミング経路の
タイミングｔｍをタイミング違反検出工程１００１に引
き渡す。タイミング違反検出工程１００１はレジスタ経
路のタイミングｔｍが半導体集積回路装置の最大タイミ
ング要求Ｔｒ_MAXを違反しているか否かの判断を行なう
工程である。レジスタ経路のタイミングｔｍが半導体集
積回路装置の最大タイミング要求Ｔｒ_MAXを違反してい
る場合は、遅延挿入工程１００２によりタイミング経路
の終点に位置するレジスタのクロックラインに遅延素子
を挿入する。

【００２４】図２は第１の実施の形態における集積回路
装置設計方法の手順を示したフロー図である。ステップ
１１００においては、タイミング算出工程１０００によ
り半導体集積回路装置の任意のレジスタの間に形成され
るタイミング経路のタイミングｔｍを算出する。ステッ
プ１１０１においてはタイミング違反検出工程１００１
によりステップ１１００において算出したレジスタ経路
のタイミングｔｍが半導体集積回路の最大タイミング要
求Ｔｒ_MAXに対して違反しているか否かの検出を行な
う。そして、最大タイミング要求Ｔｒ_MAXに対して違反
があった場合には、ステップ１１０２において遅延挿入
工程１００２によりタイミング経路の終点に位置するレ
ジスタのクロックラインに遅延素子を挿入する。さら
に、ステップ１１０３において、全てのレジスタ経路の
タイミングｔｍの算出が終了しているか否かの判断を
し、全てのレジスタ経路のタイミングｔｍの算出が終了
していなければ、ステップ１１００に戻って上記処理を
繰り返し行なう。

【００２５】図３は第１の実施の形態における半導体集
積回路装置のレジスタ間のタイミング経路を含む回路の
一部を示した平面図であり、タイミング経路の始点に位
置するレジスタ１２００、終点に位置するレジスタ１２
０１、組み合わせ回路部１２０２、およびクロックライ
ン１２０３を含んでいる。なお、ここでは、クロック周
期を１１ナノ秒とし、半導体集積回路装置の最大タイミ
ング要求Ｔｒ_MAXを、クロック周期（１１ナノ秒）−レ
ジスタのセットアップ制約（１ナノ秒）＝１０ナノ秒と
して以下の判断を下している。すなわち、この半導体集
積回路装置のレジスタ１２００とレジスタ１２０１との
間のタイミング経路のタイミングｔｍをタイミング算出
工程１０００により算出した結果が１２ナノ秒であった
場合、タイミング違反検出工程１００１により、［最大
タイミング要求（１０ナノ秒）］−［測定したタイミン
グ（１２ナノ秒）］＝２ナノ秒の違反時間が検出される
ことになる。

【００２６】図４は、図３の半導体集積回路装置のレジ
スタ間のタイミング経路を含む回路の一部に対して遅延
挿入工程１００２により遅延を挿入した結果を示した平
面図である。この平面図はタイミング経路の始点レジス
タ１３００、終点レジスタ１３０１、組み合わせ回路部
１３０２、クロックライン１３０３、遅延素子１３０４
を含んでいる。

【００２７】図３の半導体集積回路装置では、タイミン
グ違反検出工程１００１においてレジスタの間に形成さ
れたタイミング経路の最大タイミング要求Ｔｒ_MAX（＝
１０ナノ秒）を２ナノ秒違反していることが検出されて
いる。そこで、遅延挿入工程１００２では、違反してい
るタイミング経路の終点に位置するレジスタ１３０１の
クロックラインに、３ナノ秒の遅延を持つ遅延素子１３
０４を挿入する。これによりタイミング経路の終点に位
置するレジスタ１３０１のクロックが３ナノ秒遅れるこ
とになり、最大タイミング要求Ｔｒ_MAXは、［クロック
周期（１１ナノ秒）］＋［タイミング経路の終点レジス
タのクロック遅延（３ナノ秒）］−［レジスタのセット
アップ制約（１ナノ秒）］＝１３ナノ秒に更新されるこ
とになる。すると、このタイミング経路のタイミングｔ
ｍは前述したように１２ナノ秒であるので、遅延素子１
３０４を挿入することで、最大タイミング要求Ｔｒ_MAX
（＝１３ナノ秒を）違反しなくなる。

【００２８】このように、第１の実施の形態の設計方法
では、最大タイミング要求Ｔｒ_MAXを違反しているタイ
ミング経路の終点に位置するレジスタのクロックライン
に遅延素子を挿入することで、回路の変更を行なうこと
なく最大タイミング要求Ｔｒ_MAXを満たすことが可能と
なる。

【００２９】第２の実施の形態 本発明の請求項２記載の発明にかかる第２の実施の形態
における半導体集積回路の設計方法について図面を参照
しつつ説明する。

【００３０】図５は第２の実施の形態における集積回路
装置設計方法の構成図である。この設計方法は、タイミ
ング算出工程２０００、タイミング違反検出工程２００
１、経路解析工程２００２、および遅延挿入工程２００
３を含んで構成されている。

【００３１】タイミング算出工程２０００は、半導体集
積回路装置の任意のレジスタの間に形成されるタイミン
グ経路のタイミングｔｍを算出する工程である。算出さ
れたタイミング経路のタイミングｔｍはタイミング違反
検出工程２００１に引き渡される。タイミング違反検出
工程２００１は、タイミング経路のタイミングｔｍが半
導体集積回路装置に与えられた最大タイミング要求Ｔｒ
_MAXを違反しているか否かの判断を行う。

【００３２】経路解析工程２００２は、タイミング違反
検出工程２００１において、タイミング経路のタイミン
グｔｍが半導体集積回路装置に与えられた最大タイミン
グ要求Ｔｒ_MAXに対して違反していると判断したら、次
の操作を行う。すなわち、まず、最大タイミング要求Ｔ
ｒ_MAXから、タイミング違反検出工程２００１により検
出されたタイミング違反時間ｔｃ₁を減算する操作（Ｔ
ｒ_MAX−ｔｃ₁）を行うことで減算結果Ｓｒを求める。タ
イミング違反時間ｔｃ₁は、タイミングｔｍから最大タ
イミング要求Ｔｒ_MAXを減算する（ｔｍ−Ｔｒ_MAX）こと
で求める。

【００３３】上記減算操作を行ったのち、最大タイミン
グ要求Ｔｒ_MAXに対して違反しているタイミング経路の
終点レジスタを始点として次の接続段（このタイミング
経路の終点に位置するレジストに対して組み合わせ回路
部を介して信号伝達方向後方側で直接接続される段）に
位置するレジスタ群を終点とするタイミング経路群につ
いて、それぞれタイミングｔｍを算出する。

【００３４】そして、算出した各タイミングｔｍの中の
最大値を取るタイミング（以下、最大タイミングとい
う）ｔｍ_MAXと上記した減算結果Ｓｒとの比較判断を行
い、減算結果Ｓｒより最大タイミングｔｍ_MAXが大きく
（Ｓｒ＜ｔｍ_MAX）なれば、現在タイミングを検出して
いる接続段のタイミング経路群の終点に位置するレジス
タ群を始点としてさらに次の接続段に位置するレジスト
群を終点とするタイミング経路群について、それぞれタ
イミングｔｍを算出し、さらに、その最大タイミングｔ
ｍ_MAXと減算結果Ｓｒとの比較判断を再度行う。そし
て、このようなタイミングｔｍの算出操作、および最大
タイミングｔｍ_MAXと減算結果Ｓｒとの比較判断操作
を、タイミングｔｍ算出中の接続段のタイミング経路群
における最大タイミングｔｍ_MAXが減算結果Ｓｒ以内に
なる（Ｓｒ≧ｔｍ_MAX）まで行う。

【００３５】遅延挿入工程２００３は、経路解析工程２
００２において、その最大タイミングｔｍ_MAXが減算結
果Ｓｒ以内になるタイミング経路群を検出した場合、次
のレジスタに遅延素子を挿入する。すなわち、経路解析
工程２００２で経路解析（最大タイミングｔｍ_MAXと減
算結果Ｓｒとの比較判断）を行なった各タイミング経路
の始点に位置するレジスタ群について、そのクロックラ
インに遅延素子を挿入する。

【００３６】図６は第２の実施の形態における集積回路
装置設計方法の手順を示したフロー図である。ステップ
２１００においては、タイミング算出工程２０００によ
り半導体集積回路装置の任意のレジスタ間に形成された
タイミング経路におけるタイミングｔｍを算出する。ス
テップ２１０１においては、タイミング違反検出工程２
００１によりステップ２１００で算出したタイミング経
路における最大タイミングｔｍ_MAXがこの半導体集積回
路の最大タイミング要求Ｔｒ_MAXを違反しているか否か
の判断を行う。ステップ２１０２では、ステップ２１０
１で最大タイミングｔｍ_MAXが半導体集積回路装置の最
大タイミング要求Ｔｒ_MAXに対して違反をしていると判
断した場合には、経路解析工程２００２により最大タイ
ミング要求Ｔｒ_MAXに対して違反していると判断したタ
イミング経路の終点に位置するレジスタを始点とし、そ
の次の接続段に位置するレジスタ群を終点としたタイミ
ング経路群におけるタイミングｔｍをタイミング経路毎
にそれぞれ算出する。そして、予め求めておいた減算結
果Ｓｒ（＝最大タイミング要求Ｔｒ_MAX−タイミング違
反時間ｔｃ₁）とタイミングを算出したタイミング経路
群における最大タイミングｔｍ_MAXとを比較し、減算結
果Ｓｒ＜最大タイミングｔｍ_MAXになれば、さらにこの
接続段の終点に位置するレジスタ群と次の接続段のレジ
スタ群との間に形成されるタイミング経路群において、
同様のタイミングｔｍの算出および最大タイミングｔｍ
_MAXと減算結果Ｓｒとの比較判断を行う。このような最
大タイミングｔｍ_MAXと減算結果Ｓｒとの比較判断操作
を、タイミングｔｍを算出しているタイミング経路群に
おいて、最大タイミングｔｍ_MAXが減算結果Ｓｒ以内に
なる（Ｓｒ≧ｔｍ_MAX）まで行う。

【００３７】ステップ２１０３では経路解析工程２００
２で、最大タイミングｔｍ_MAXが減算結果Ｓｒ以内に収
まるタイミング経路群を検出した場合、遅延挿入工程２
００３により、経路解析工程２００２で解析を行った各
タイミング経路群の始点に位置するレジスタ群につい
て、そのクロックラインに遅延素子を挿入する。

【００３８】そして、ステップ２１０４において、全て
のタイミング経路のタイミングｔｍの算出が終了してい
なければ、ステップ２１００からの処理を繰り返し行な
う。

【００３９】図７は第２の実施の形態における半導体集
積回路装置のレジスタ間のタイミング経路を含む回路の
一部を示した平面図である。この平面図はタイミング経
路中に存在するレジスタ２２００、２２０１、２２０
２、２２０３、２２０４、２２０５、２２０６、２２０
７、２２０８、２２０９、および２２１０と、組合せ回
路部２２１１、２２１２、２２１３、２２１４、２２１
５、２２１６、２２１７、２２１８、２２１９、および
２２２０と、クロックライン２２２１とを含んでいる。

【００４０】以下の説明では、半導体集積回路装置のク
ロック周期を１１ナノ秒とし、レジスタのセットアップ
制約を１ナノ秒とすることで、最大タイミング要求Ｔｒ
_MAXを１０ナノ秒［＝クロック周期（１１ナノ秒）−セ
ットアップ制約（１ナノ秒）］とした場合を例にしてい
る。

【００４１】この半導体集積回路装置のレジスタ２２０
０からレジスタ２２０１に至るタイミング経路のタイミ
ングｔｍをタイミング算出工程２０００により算出した
結果、算出したタイミングｔｍが１２ナノ秒であった場
合、このタイミングｔｍ（１２ナノ秒）では、タイミン
グ違反検出工程２００１により、最大タイミング要求
（１０ナノ秒）に対して２ナノ秒の違反をしていると判
断される。

【００４２】図８は図７の半導体集積回路装置レジスタ
２２００からレジスタ２２０１に至るタイミング経路を
含む回路の一部に対して遅延挿入工程２００３により遅
延を挿入した結果を示した平面図である。この平面図は
タイミング経路中に存在するレジスタ２３００、２３０
２、２３０２、２３０３、２３０４、２３０５、２３０
６、２３０７、２３０８、２３０９、および２３１０
と、組合せ回路部２３１１、２３１２、２３１３、２３
１４、２３１５、２３１６、２３１７、２３１８、２３
１９、および２３２０と、クロックライン２３２１と、
遅延素子２３２２および２３２３とを含んでいる。な
お、図８におけるレジスタ、組み合わせ回路部、および
クロックラインは、図７において同等の位置に配置され
たレジスタ、組み合わせ回路部、およびクロックライン
と同等であるのはいうまでもない。

【００４３】上述したように、図７の半導体集積回路装
置において、タイミング違反検出工程２００１により、
レジスタ２３００からレジスタ２３０１に至るタイミン
グ経路のタイミングｔｍ（＝１２ナノ秒）が、最大タイ
ミング要求Ｔｒ_MAX（＝１０ナノ秒）を２ナノ秒違反し
ていることが検出されている。そこで、経路解析工程２
００２により、レジスタ２３０１を始点として次の接続
段に位置するレジスタ群に至るタイミング経路群の解析
を行う。その結果、解析したタイミング経路群の最大の
タイミングｔｍ_MAXが９ナノ秒であったとする。このよ
うな解析結果を踏まえて、最大タイミング要求Ｔｒ_MAX
からタイミング違反時間ｔｃ₁を減算（Ｔｒ_MAX−ｔ
ｃ₁）してなる減算結果Ｓｒを求める（Ｓｒ＝１０ナノ
秒−２ナノ秒＝８ナノ秒）。そして、求めた減算結果Ｓ
ｒ（＝８ナノ秒）と最大タイミングｔｍ_MAX（＝９ナノ
秒）とを比較する。この場合、最大タイミングｔｍ_MAX
（＝９ナノ秒）が減算結果Ｓｒ（＝８ナノ秒）より大き
い（ｔｍ_MAX＞Ｓｒ）。そのため、さらに、経路解析工
程２３０４により、この接続段にあるレジスタ群２３０
２、２３０３、２３０４を始点として次の接続段に位置
するレジスタ群２３０５、２３０６、２３０７、２３０
８、２３０９、２３１０に至るタイミング経路群を解析
する。その結果、これらタイミング経路群の最大タイミ
ングｔｍ_MAXが６ナノ秒であったとする。この場合、最
大タイミングｔｍ_MAXと減算結果Ｓｒ（＝８ナノ秒）と
の比較結果は、ｔｍ_MAX≦Ｓｒとなるので、遅延挿入工
程２００３により次のレジスタに遅延素子を挿入する。
すなわち、経路解析工程２００２により経路の解析を行
ったタイミング経路群の始点に位置するレジスタ２３０
１、およびレジスタ群２３０２、２３０３、２３０４の
クロックライン２３２１に対して３ナノ秒の遅延素子２
３２２、２３２３を挿入する。

【００４４】これにより、レジスタ２３０１のクロック
は３ナノ秒だけ遅れ、最大タイミング要求Ｔｒ_MAXは、
クロック周期（１１ナノ秒）＋タイミング経路の終点レ
ジスタのクロック遅延（３ナノ秒）−レジスタのセット
アップ制約（１ナノ秒）＝１３ナノ秒となる。これに対
して、レジスタ２３００からレジスタ２３０１に至るタ
イミング経路のタイミングは上述したように１２ナノ秒
と算出されているので、このタイミングｔｍは、更新さ
れた最大タイミング要求Ｔｒ_MAX（＝１３ナノ秒）を違
反しなくなる。

【００４５】一方、レジスタ２３０１からレジスタ群２
３０２、２３０３、２３０４に至るタイミング経路群で
は、始点，終点それぞれに位置するレジスタに３ナノ秒
の遅延素子２３２２，２３２３が挿入されることになる
ので、最大タイミング要求は、クロック周期（１１ナノ
秒）−レジスタのセットアップ制約（１ナノ秒）＝１１
ナノ秒となる。これに対して、レジスタ２３０１からレ
ジスタ２３０２、２３０３、および２３０４に至るタイ
ミング経路群の最大タイミングｔｍ_MAXは上述したよう
に、９ナノ秒であるので、このタイミング経路群のタイ
ミングｔｍは更新された最大タイミング要求Ｔｒ
_MAX（＝１１ナノ秒）を違反しなくなる。

【００４６】さらに、レジスタ群２３０２、２３０３、
２３０４からレジスタ群２３０５、２３０６、２３０
７、２３０８、２３０９、２３１０に至るタイミング経
路群では、タイミング経路群の始点に位置するレジスタ
群２３０２、２３０３、２３０４に３ナノ秒の遅延素子
２３２３が挿入されることになるので、最大タイミング
要求Ｔｒ_MAXは、クロックの周期（１１ナノ秒）−経路
始点のクロック遅延（３ナノ秒）−レジスタのセットア
ップ制約（１ナノ秒）＝７ナノ秒となる。これに対し
て、レジスタ群２３０２、２３０３、２３０４からレジ
スタ群２３０５、２３０６、２３０７、２３０８、２３
０９、２３１０に至るタイミング経路群の最大タイミン
グｔｍ_MAXは上述したように、６ナノ秒であるので、こ
のタイミング経路群のタイミングｔｍは、更新された最
大タイミング要求Ｔｒ_MAXを違反しなくなる。

【００４７】このように、第２の実施の形態の設計方法
により、最大タイミング要求Ｔｒ_MAXの違反があった場
合、タイミング経路の解析を行ない、必要なクロックラ
インに遅延素子を挿入することで、回路の変更を行なう
ことなく最大タイミング要求Ｔｒ_MAXを満たすことが可
能となる。

【００４８】第３の実施の形態 本発明の請求項３の発明にかかる第３の実施の形態にお
ける半導体集積回路装置設計方法について図面を参照し
つつ説明する。

【００４９】図９は第３の実施の形態における集積回路
装置設計方法の構成図である。この設計方法は、タイミ
ング算出工程３０００、タイミング違反検出工程３００
１、および遅延挿入工程３００２を含んで構成されてい
る。

【００５０】タイミング算出工程３０００は、半導体集
積回路装置の任意のレジスタの間に形成されるタイミン
グ経路のタイミングＴｍを算出する工程である。算出さ
れたタイミングＴｍはタイミング違反検出工程３００１
に引き渡される。タイミング違反検出工程３００１はレ
ジスタ間に形成されるタイミング経路におけるタイミン
グが半導体集積回路装置の最小タイミング要求Ｔｒ_MIN
を違反しているか否かの検証を行なう。そして、算出さ
れたタイミング経路のタイミングＴｍが半導体集積回路
装置の最小タイミング要求Ｔｒ_MINを違反していた場合
は、遅延挿入工程３００２により違反を検出したタイミ
ング経路の始点に位置するレジスタのクロックラインに
遅延素子を挿入する。

【００５１】図１０は第３の実施の形態における集積回
路装置設計方法の手順を示したフロー図である。ステッ
プ３１００においては、タイミング算出工程３０００に
より半導体集積回路装置の任意のレジスタ間に形成され
たタイミング経路のタイミングＴｍを算出する。ステッ
プ３１０１においてはタイミング違反検出工程３００１
により算出したレジスタ経路のタイミングＴｍが半導体
集積回路の最小タイミング要求Ｔｒ_MINを違反している
かの判断を行ない、タイミングＴｍが最小タイミング要
求Ｔｒ_MINに対して違反していると判断する場合には、
ステップ３１０２において遅延挿入工程３００２により
タイミング経路の始点に位置するレジスタ群のクロック
ラインに遅延素子を挿入する。さらに、ステップ３１０
３において、全てのタイミング経路のタイミングＴｍの
算出が終了しているか否かの判断を行い、全てタイミン
グ経路のタイミングＴｍの算出が終了していないと判断
すれば、ステップ３１００からの処理を繰り返し行な
う。

【００５２】図１１は第３の実施の形態における半導体
集積回路装置のレジスタ間のタイミング経路を含む回路
の一部を示した平面図である。この平面図はタイミング
経路の始点レジスタ３２００、終点レジスタ３２０１、
組み合わせ回路部３２０２、およびクロックライン３２
０３を含んでいる。また、この半導体集積回路装置の最
小タイミング要求Ｔｒ_MIN（＝レジスタのホールド制
約）を５ナノ秒とする。

【００５３】この半導体集積回路装置のレジスタ３２０
０とレジスタ３２０１と間に形成されたタイミング経路
におけるタイミングＴｍをタイミング算出工程３０００
により算出した結果、タイミングＴｍが３ナノ秒であっ
た場合、この半導体集積回路装置の最小タイミング要求
Ｔｒ_MINが５ナノ秒であるので、タイミング違反検出工
程３００１により２ナノ秒の違反が検出される。

【００５４】図１２は図１１の半導体集積回路装置のレ
ジスタ間のタイミング経路を含む回路の一部に対して遅
延挿入工程３００２により遅延を挿入した結果を示した
平面図である。なお、図１２におけるレジスタ、組み合
わせ回路部、およびクロックラインは、図１１において
同等の位置に配置されたレジスタ、組み合わせ回路部、
およびクロックラインと同等であるのはいうまでもな
い。

【００５５】この平面図は任意のタイミング経路の始点
に位置するレジスタ３３００、終点に位置するレジスタ
３３０１、組み合わせ回路部３３０２、クロックライン
３３０３、遅延素子３３０４を含んでいる。図１１の半
導体集積回路装置ではタイミング違反検出工程３００１
において、レジスタ３２００，３２０１間のタイミング
経路のタイミングＴｍ（＝３ナノ秒）は、最小タイミン
グ要求Ｔｒ_MIN（＝５ナノ秒）を２ナノ秒違反している
と判断されるので、遅延挿入工程３００２により、タイ
ミング経路の始点に位置するレジスタ３３００のクロッ
クラインに３ナノ秒の遅延を持つ遅延素子３３０４を挿
入する操作を行う。このことでタイミング経路の始点に
位置するレジスタ３３００のクロックが３ナノ秒遅れ、
最小タイミング要求Ｔｒ_MINは、タイミング経路のホー
ル度制約（５ナノ秒）から、タイミング経路の始点に位
置するレジスタ３３００のクロック遅延（３ナノ秒）を
減算した値、すなわち、５ナノ秒−３ナノ秒＝２ナノ秒
に更新される。すると、レジスタ間のタイミング経路の
タイミング（＝３ナノ秒）は、最小タイミング要求Ｔｒ
_MIN（＝２ナノ秒）を違反しなくなる。

【００５６】このように、第３の実施の形態の設計方法
によれば、最小タイミング要求Ｔｒ _MINの違反があった
と判断されると、レジスタ間のタイミング経路の始点に
位置するレジスタのクロックラインに遅延素子を挿入す
ることで、回路の変更を行なうことなく最小タイミング
要求を満足させることが可能となる。

【００５７】第４の実施の形態 本発明の請求項４の発明にかかる第４の実施形の態にお
ける半導体集積回路の設計方法について図面を参照しつ
つ説明する。

【００５８】図１３は、第４の実施の形態における集積
回路装置設計方法の構成図である。この設計方法は、タ
イミング算出工程４０００、タイミング違反検出工程４
００１、経路解析工程４００２、および遅延挿入工程４
００３を含んで構成されている。

【００５９】タイミング算出工程４０００は、半導体集
積回路装置の任意のレジスタの間に形成されるタイミン
グ経路のタイミングＴｍを算出する工程である。算出さ
れたタイミング経路のタイミングＴｍはタイミング違反
検出工程４００１に引き渡される。タイミング違反検出
工程４００２はタイミング経路におけるタイミングｔｍ
が半導体集積回路装置の最小タイミング要求Ｔｒ_MINを
違反しているか否かの判断を行う。経路解析工程４００
２は、タイミング違反検出工程４００１により、タイミ
ング経路のタイミングｔｍが半導体集積回路装置の最小
タイミング要求Ｔｒ_MINに対して違反していることが判
断された場合に次の操作を行う。すなわち、まず、最小
タイミング要求Ｔｒ_MINに、タイミング違反検出工程４
００１により検出されたタイミング違反時間ｔｃ₂を加
算する（Ｔｒ_MIN＋ｔｃ₂）ことで、加算結果Ｓａを求め
る。タイミング違反時間ｔｃ₂は、最小タイミング要求
Ｔｒ_MINからタイミングｔｍを減算する（Ｔｒ_MIN−ｔ
ｍ）ことで求める。

【００６０】上記加算操作を行ったのち、最小タイミン
グ要求Ｔｒ_MINに対して違反しているタイミング経路を
含む接続段のタイミング経路群について、そのタイミン
グ経路群の始点に位置するレジスタ群を終点としてその
前の接続段（このタイミング経路の始点に位置するレジ
スタ群に対して組み合わせ回路部を介して信号伝達方向
前方側で直接接続される段）に位置するレジスタ群との
間に形成されるタイミング経路群それぞれのタイミング
Ｔｍを算出する。そして、算出した各タイミングＴｍの
中で最小値となるタイミング（以下、最小タイミング）
ｔｍ_MINと上記した加算結果Ｓａとの比較判断を行い、
加算結果Ｓａより最小タイミングｔｍ_MINが小さい（Ｓ
ａ＞ｔｍ_MIN）ことが検出されれば、現在タイミングを
検出しているタイミング経路群の始点に位置するレジス
タ群を終点として、さらに前の接続段に位置するレジス
タ群との間に形成されるタイミング経路群について、そ
れぞれのタイミングｔｍを算出し、さらに、このタイミ
ング経路群における最小タイミングｔｍ_MINと加算結果
Ｓａとの比較判断を再度行う。そして、このようなタイ
ミングｔｍの算出操作、および最小タイミングｔｍ_MIN
と加算結果Ｓａとの比較判断操作を、タイミングｔｍ算
出中の接続段のタイミング経路群における最小タイミン
グｔｍ_MINが加算結果Ｓａ以上になる（Ｓａ≦ｔｍ_MIN）
まで行う。

【００６１】遅延挿入工程４００３は、経路解析工程４
００２で、最小タイミングｔｍ_MINが加算結果Ｓａ以上
になったタイミング経路群を検出した場合、次に示すレ
ジスタに遅延素子を挿入する。すなわち、経路解析工程
４００２により解析を行なったタイミング経路群の終点
に位置するレジスタ群のクロックラインに遅延素子を挿
入する。

【００６２】図１４は第４の実施の形態における集積回
路装置設計方法の手順を示したフロー図である。ステッ
プ４１００においては、タイミング算出工程４０００に
より半導体集積回路装置の任意のレジスタ間に形成され
るタイミング経路のタイミングｔｍを算出する。ステッ
プ４１０１においては、タイミング違反検出工程４００
１によりステップ４１００において算出したタイミング
経路のタイミングｔｍが半導体集積回路の最小タイミン
グ要求Ｔｒ_MINを違反しているか否かの判定を行なう。
ステップ４１０２では、ステップ４１０１でタイミング
ｔｍが最小タイミング要求Ｔｒ_MINに対して違反してい
ることを検出した場合は、経路解析工程４００２により
次のような操作を行う。すなわち、最小タイミング要求
Ｔｒ_ＭＩＮの違反を起こしているタイミング経路を含ん
だその接続段におけるタイミング経路群の始点に位置す
るレジスタ群を終点とし、前の接続段のレジスタ群との
間に形成されるタイミング経路群について、タイミング
ｔｍを算出する。そして、予め求めておいた加算結果Ｓ
ａ（＝最小タイミング要求Ｔｒ_ＭＩＮ＋タイミング違反
時間ｔｃ₂）とこのタイミング経路群における最小タイ
ミングｔｍ_MINとを比較する。そして、加算結果Ｓａ＞
最小タイミングｔｍ_MINになれば、現在タイミングを検
出しているタイミング経路を含んだその接続段における
タイミング経路群の始点に位置するレジスタ群を終点と
し、前の接続段のレジスタ群との間に形成されるタイミ
ング経路群それぞれについて、再度タイミングｔｍを算
出し、算出した最小タイミングｔｍ_MINと加算結果Ｓａ
との比較判断を行う。

【００６３】そして、このようなタイミングｔｍの算出
操作、および最小タイミングｔｍ_MINと加算結果Ｓａと
の比較判断操作を、タイミングｔｍ算出中の接続段のタ
イミング経路群における最小タイミングｔｍ_MINが加算
結果Ｓａ以上になる（Ｓａ≦ｔｍ_MIN）まで行う。

【００６４】ステップ４１０３では経路解析工程４００
２で、最小タイミングｔｍ_MINが加算結果Ｓａとなるタ
イミング経路群を検出した場合、遅延挿入工程４００３
により、経路解析工程４００２で解析を行なったタイミ
ング経路群の終点に位置するレジスタ群について、その
クロックラインに遅延素子を挿入する。

【００６５】そして、ステップ４１０４において、全て
のレジスタ間のタイミングの算出が終了していなけれ
ば、ステップ４１００からの処理を繰り返し行なう。

【００６６】図１５は第４の実施の形態における半導体
集積回路装置のレジスタ間のタイミング経路を含む回路
の一部を示した平面図である。この平面図はタイミング
経路中に存在するレジスタ４２００、４２０１、４２０
２、４２０３、４２０４、４２０５、４２０６、４２０
７、４２０８、４２０９、および４２１０と、組合せ回
路部４２１１、４２１２、４２１３、４２１４、４２１
５、４２１６、４２１７、４２１８、４２１９、および
４２２０と、クロックライン４２２１とを含んでいる。
以下の説明では、半導体集積回路装置の最小タイミング
要求Ｔｒ_MINをレジスタのホールド制約である５ナノ秒
とした場合を説明する。

【００６７】この半導体集積回路装置のレジスタ４２０
０からレジスタ４２０１に至るタイミング経路のタイミ
ングｔｍをタイミング算出工程４０００により算出した
結果、算出したタイミングｔｍが３ナノ秒であった場
合、タイミング違反検出工程４００１により最小タイミ
ング要求Ｔｒ_MIN（＝５ナノ秒）との比較を行った結
果、２ナノ秒のタイミング違反時間ｔｃ₂が検出され
る。

【００６８】図１６は図１５の半導体集積回路装置のレ
ジスタ４２００とレジスタ４２０１間のタイミング経路
を含む回路の一部に対して遅延挿入工程４００３により
遅延を挿入した結果を示した平面図である。この平面図
はタイミング経路中に存在するレジスタ４３００、４３
０１、４３０２、４３０３、４３０４、４３０５、４３
０６、４３０７、４３０８、４３０９、および４３１０
と、組合せ回路部４３１１、４３１２、４３１３、４３
１４、４３１５、４３１６、４３１７、４３１８、４３
１９、および４３２０と、クロックライン４３２１と、
遅延素子４３２２および４３２３とを含んでいる。な
お、図１６におけるレジスタ、組み合わせ回路部、およ
びクロックラインは、図１５において同等の位置に配置
されたレジスタ、組み合わせ回路部、およびクロックラ
インと同等であるのはいうまでもない。

【００６９】上述したように、図１５の半導体集積回路
装置において、タイミング違反検出工程４００１によ
り、レジスタ４３００とレジスタ４３０１との間のタイ
ミング経路には、２ナノ秒のタイミング違反時間ｔｃ₂
が存在することが検出されている。そのため、経路解析
工程４００２により、レジスタ４３００を終点として、
その前の接続段のレジスタ４３０２、４３０３、４３０
４群との間に形成されるタイミング経路群におけるタイ
ミングｔｍをそれぞれ算出する。そして、このタイミン
グ経路群における最小タイミングｔｍ_MINが６ナノ秒で
あった場合、その最小タイミングｔｍ_MINと加算結果Ｓ
ａ（＝最小タイミング要求Ｔｒ_MIN＋タイミング違反時
間ｔｃ₂＝７ナノ秒）との比較により、最小タイミング
ｔｍ_MINは加算結果Ｓａに達しない（ｔｍ_MIN＜Ｓａ）こ
とが判断される。そこで、さらに、レジスタ群４３０
２、４３０３、４３０４を終点として、その前の接続段
のレジスタ群４３０５、４３０６、４３０７、４３０
８、４３０９、４３１０との間に形成されるタイミング
経路群のタイミングｔｍをそれぞれ経路解析工程４００
２で算出する。

【００７０】そして、算出したこのタイミング経路群に
おける最小タイミングｔｍ_MINが９ナノ秒であった場
合、その最小タイミングｔｍ_MINと加算結果Ｓａ（＝最
小タイミング要求Ｔｒ_MIN＋タイミング違反時間ｔｃ₂＝
７ナノ秒）との比較により、最小タイミングｔｍ_MINが
加算結果Ｓａ以上になる（ｔｍ_MIN≧Ｓａ）ことが判断
される。

【００７１】そして、遅延挿入工程４００３により、経
路解析工程４００２で解析を行ったタイミング経路群の
終点に位置するレジスタ４３００のクロックライン、お
よびレジスタ群４３０２、４３０３、４３０４のクロッ
クラインに対して３ナノ秒の遅延素子４３２２、４３２
３を挿入する。

【００７２】これにより、レジスタ４３００のクロック
が３ナノ秒遅れるので、レジスタ４３００からレジスタ
４３０１に至るタイミング経路における最小タイミング
要求Ｔｒ_MINは次のように更新される。すなわち、最小
タイミング要求Ｔｒ_MINは、レジスタのホールド制約
（５ナノ秒）からこのタイミング経路の始点レジスタ４
３００のクロック遅延時間（３ナノ秒）を減算した値で
ある２ナノ秒（＝５ナノ秒−３ナノ秒）となる。

【００７３】すると、上述したように、レジスタ４３０
０からレジスタ４３０１に至るタイミング経路のタイミ
ングｔｍ（この接続段は単一の接続段であるのでこのタ
イミングｔｍが最小タイミングｔｍ_MINとなる）は３ナ
ノ秒であるので、このタイミングｔｍ（＝３ナノ秒）
は、更新された最小タイミング要求Ｔｒ_MIN（２ナノ
秒）を違反しなくなる。

【００７４】また、レジスタ４３００を終点として、レ
ジスタ群４３０２、４３０３、４３０４との間に形成さ
れるタイミング経路群では、始点，終点のそれぞれのレ
ジスタ群に３ナノ秒の遅延素子が挿入されることになる
ので、最小タイミング要求Ｔｒ_MINは、レジスタのホー
ルド制限（＝５ナノ秒）のまま変わらない。一方、レジ
スタ４３００を終点にしてレジスタ群４３０２、４３０
３４３０４との間に形成されるタイミング経路群の最小
タイミングｔｍ_MINは６ナノ秒である。そのため、この
タイミング経路群は、タイミング違反を起こさなくな
る。

【００７５】さらに、レジスタ群４３０２、４３０３、
４３０４を終点にしてレジスタ群４３０５、４３０６、
４３０７、４３０８、４３０９、４３１０との間に形成
されるタイミング経路群では、タイミング経路群の終点
に位置するレジスタ群４３０２、４３０３、４３０４に
３ナノ秒の遅延素子が入っているために、その最小タイ
ミング要求Ｔｒ_MINは、レジスタのホールド制約（５ナ
ノ秒）＋タイミング経路の終点レジスタのクロック遅延
（３ナノ秒）＝８ナノ秒となる。これに対して、レジス
タ群４３０２、４３０３、４３０４を終点にしてレジス
タ群４３０５、４３０６、４３０７、４３０８、４３０
９、４３１０との間に形成されるタイミング経路群の最
小タイミングｔｍ_MINは、上述したように９ナノ秒であ
るので、このタイミング経路群は、タイミング違反を起
こさなくなる。

【００７６】このように、第４の実施の形態の設計方法
により、最小タイミング要求Ｔｒ_MINに対する違反があ
った場合、タイミング経路の解析を行ない、必要なクロ
ックラインに遅延素子を挿入することで、回路の変更を
行なうことなく最小タイミング要求Ｔｒ_MINを満たすこ
とが可能となる。

【００７７】第５の実施の形態 本発明の請求項７の発明にかかる第５の実施の形態につ
いて、図面を参照しながら説明する。

【００７８】図１７は従来の半導体集積回路装置を構成
するレジスタセル内のクロックピン近傍の一例であり、
図１８は本発明にかかる第５の実施の形態による半導体
集積回路装置を構成するレジスタセル内のクロックピン
近傍の一例である。

【００７９】図１７に示すように、従来のレジスタセル
５００１中のクロックピン５００２は遅延調整が可能な
構造になっていない。

【００８０】これに対して図１８に示す実施の形態５に
係るレジスタセル５１０１のレジスタピンは、遅延調整
素子５１０２に接続される複数のクロックピン５１０３
により構成されている。配線時にクロックピン５１０３
に配線を接続する箇所を変更することにより、クロック
ピンに入力される信号の遅延を調整することが可能にな
る。また、遅延調整素子５１０２は、拡散層にて形成す
ることも可能である。

【００８１】このように、第５の実施の形態の半導体集
積回路装置の構造により、セル内部のクロックピンで遅
延調整を行なうことで、回路の変更を行なうことなくタ
イミング調整が可能になる。

【００８２】第６の実施の形態 本発明の請求項５の発明にかかる第６の実施の形態にお
ける半導体集積回路の設計方法について図面を参照しつ
つ説明する。

【００８３】図１９は本発明の第６の実施の形態におけ
る集積回路装置設計方法の構成図である。この設計方法
は、タイミング算出工程６０００、タイミング違反検出
工程６００１、経路解析工程６００２、遅延挿入工程６
００３を含んで構成されている。

【００８４】タイミング算出工程６０００は、半導体集
積回路装置のレジスタの間に形成されるタイミング経路
のタイミングｔｍを算出する工程である。算出された各
タイミング経路のタイミングｔｍはタイミング違反検出
工程６００１に引き渡される。タイミング違反検出工程
６００１は各タイミング経路のタイミングｔｍが半導体
集積回路装置の最大タイミング要求Ｔｒ_MAXを違反して
いるか否かの判断を行う。

【００８５】経路解析工程６００２は、タイミング違反
検出工程６００１によりタイミング経路のタイミングｔ
ｍが半導体集積回路装置の最大タイミング要求Ｔｒ_MAX
に対して違反をしていると判断したら、次の操作を行
う。すなわち、まず、最大タイミング要求Ｔｒ_MAXか
ら、タイミング違反検出工程２００１により検出された
タイミング違反時間ｔｃ₁を減算する操作（Ｔｒ_MAX−ｔ
ｃ₁）を行うことで減算結果Ｓｒを求める。タイミング
違反時間ｔｃ₁は、タイミングｔｍから最大タイミング
要求Ｔｒ_MAXを減算する（ｔｍ−Ｔｒ_MAX）ことで求め
る。

【００８６】上記減算操作を行ったのち、最大タイミン
グ要求Ｔｒ_MAXに対して違反しているタイミング経路の
終点レジスタを始点として次の接続段（このタイミング
経路の終点レジストに対して組み合わせ回路部を介して
信号伝達方向後方側で直接接続される段）に位置するレ
ジスタ群を終点とするタイミング経路群について、それ
ぞれタイミングｔｍを算出する。

【００８７】そして、算出した各タイミングｔｍの中の
最大値を取るタイミング（以下、最大タイミングとい
う）ｔｍ_MAXと上記した減算結果Ｓｒとの比較判断を行
い、減算結果Ｓｒより最大タイミングｔｍ_MAXが大きく
（Ｓｒ＜ｔｍ_MAX）なれば、現在タイミングを検出して
いるタイミング経路群の終点に位置するレジスタ群を始
点としてさらに次の接続段に位置するレジスト群を終点
とするタイミング経路群について、それぞれタイミング
ｔｍを算出し、さらに、このタイミング経路群の最大タ
イミングｔｍ_MAXと減算結果Ｓｒとの比較判断を再度行
う。そして、このようなタイミングｔｍの算出操作、お
よび最大タイミングｔｍ_MAXと減算結果Ｓｒとの比較判
断操作を、タイミングｔｍ算出中のタイミング経路群に
おける最大タイミングｔｍ_MAXが減算結果Ｓｒ以内にな
る（Ｓｒ≧ｔｍ_MAX）まで行う。

【００８８】遅延挿入工程６００３は、経路解析工程６
００２で、その最大タイミングｔｍ_MAXが減算結果Ｓｒ
以内になるタイミング経路を検出した場合、経路解析工
程６００２で解析を行なった経路のレジスタ群を構成す
るレジスタセルのクロックピンで遅延調整を実施する。

【００８９】図２０は第６の実施の形態における集積回
路装置設計方法の手順を示したフロー図である。ステッ
プ６１００においては、タイミング算出工程６０００に
より半導体集積回路装置のレジスタ間に形成された各タ
イミング形成におけるタイミングｔｍを算出する。ステ
ップ６１０１においては、タイミング違反検出工程６０
０１によりステップ６１００で算出した各タイミング形
成における最大タイミングｔｍ_MAXが半導体集積回路の
最大タイミング要求Ｔｒ_MAXを違反しているか否かの検
出を行なう。ステップ６１０２では、ステップ６１０１
で最大タイミングｔｍ_MAXが半導体集積回路装置の最大
タイミング要求Ｔｒ_MAXに対して違反をしていると判断
した場合には、経路解析工程６００２により最大タイミ
ング要求Ｔｒ_MAXに対して違反していると判断したタイ
ミング経路の終点レジスタを始点として次の接続段に位
置するレジスタ群を終点としたタイミング経路群のタイ
ミングｔｍをそれぞれ算出する。そして、予め求めてお
いた減算結果Ｓｒ（＝最大タイミング要求Ｔｒ_MAX−タ
イミング違反時間ｔｃ₁）とタイミング算出中のタイミ
ング経路群における最大タイミングｔｍ_MAXとを比較
し、減算結果Ｓｒ＜最大タイミングｔｍ_MAXになれば、
さらにこのタイミング経路群の終点に位置するレジスタ
群から次の接続段に位置するレジスタ群に至るタイミン
グ経路群において、同様のタイミングｔｍの算出および
最大タイミングｔｍ_MAXと減算結果Ｓｒとの比較判断を
行う。このような最大タイミングｔｍ_MAXと減算結果Ｓ
ｒとの比較判断操作を、タイミングｔｍを算出している
タイミング経路群において、最大タイミングｔｍ_MAXが
減算結果Ｓｒ以内になる（Ｓｒ≧ｔｍ_MAX）まで行う。

【００９０】ステップ６１０３では経路解析工程６００
２で、最大タイミングｔｍ_MAXが減算結果Ｓｒ以内にな
るタイミング経路群を検出した場合、遅延挿入工程６０
０３により、経路解析工程６００２で解析を行なったタ
イミング経路群の始点に位置するレジスタ群を構成する
レジスタセル内のクロックピンで遅延調整を実施する。

【００９１】ステップ６１０４において、全てのタイミ
ング経路のタイミングｔｍの算出が終了していなけれ
ば、ステップ６１００からの処理を繰り返し行なう。

【００９２】図２１は第６の実施の形態における半導体
集積回路装置のレジスタ間のタイミング経路を含む回路
の一部を示した平面図である。この平面図はタイミング
経路中に存在するレジスタ６２００、６２０１、６２０
２、６２０３、６２０４、６２０５、６２０６、６２０
７、６２０８、６２０９、および６２１０と、組合せ回
路部６２１１、６２１２、６２１３、６２１４、６２１
５、６２１６、６２１７、６２１８、６２１９、および
６２２０と、クロックライン６２２１とを含んでいる。

【００９３】以下の説明では、半導体集積回路装置のク
ロック周期を１１ナノ秒とし、レジスタのセットアップ
制約を１ナノ秒とすることで、最大タイミング要求Ｔｒ
_MAXを１０ナノ秒［＝クロック周期（１１ナノ秒）−セ
ットアップ制約（１ナノ秒）］とした場合を例にしてい
る。

【００９４】この半導体集積回路装置のレジスタ６２０
０からレジスタ６２０１に至るタイミング経路をタイミ
ング算出工程６０００により算出した結果、算出したタ
イミングｔｍが１２ナノ秒であった場合、このタイミン
グｔｍ（１２ナノ秒）では、タイミング違反検出工程６
００１により、最大タイミング要求（１０ナノ秒）に対
して２ナノ秒の違反をしていると判断される。

【００９５】そこで、経路解析工程６００２により、レ
ジスタ６２０１を始点として次の接続段のレジスタ群６
２０２、６２０３、６２０４に至るタイミング経路群を
解析する。その結果、解析したタイミング経路群の中で
の最大タイミングｔｍ_MAXが９ナノ秒であったとする。
このような解析結果を踏まえて、最大タイミング要求Ｔ
ｒ_MAXからタイミング違反時間ｔｃ₁を減算してなる減算
結果Ｓｒを求める（Ｓｒ＝１０ナノ秒−２ナノ秒＝８ナ
ノ秒）。そして、求めた減算結果Ｓｒ（＝８ナノ秒）と
最大タイミングｔｍ_MAX（＝９ナノ秒）とを比較する。
この場合、最大タイミングｔｍ_MAX（＝９ナノ秒）が減
算結果Ｓｒ（＝８ナノ秒）より大きい（ｔｍ_MAX＞Ｓ
ｒ）。そのため、さらに、経路解析工程６００２によ
り、この接続段にあるレジスタ群６２０２、６２０３、
６２０４を始点として次の接続段に位置するレジスタ群
６２０５、６２０６、６２０７、６２０８、６２０９、
６２１０に至るタイミング経路群を解析する。その結
果、このタイミング経路群の最大タイミングｔｍ_MAXが
６ナノ秒であったとする。この場合、最大タイミングｔ
ｍ_MAXと減算結果Ｓｒ（＝８ナノ秒）との比較結果は、
ｔｍ_MAX≦Ｓｒとなるので、遅延調整工程６００３によ
り、次のレジスタのセル内のクロックピンを持つ遅延調
整素子で３ナノ秒の遅延調整を実施する。すなわち、経
路解析工程６００２により経路の解析を行ったタイミン
グ経路の始点に位置するレジスタ群６２０２、６２０
３、６２０４のクロックライン２３２１に対して３ナノ
秒の遅延調整を実施する。

【００９６】これにより、レジスタ６２０１のクロック
は３ナノ秒だけ遅れ、最大タイミング要求Ｔｒ_MAXは、
クロック周期（１１ナノ秒）＋タイミング経路の終点レ
ジスタのクロック遅延（３ナノ秒）−レジスタのセット
アップ制約（１ナノ秒）＝１３ナノ秒となる。これに対
して、レジスタ６２００からレジスタ６２０１に至るタ
イミング経路のタイミングは上述したように１２ナノ秒
と算出されているので、このタイミングｔｍは、更新さ
れた最大タイミング要求Ｔｒ_MAX（＝１３ナノ秒）を違
反しなくなる。

【００９７】また、レジスタ６２０１とレジスタ群６２
０２、６２０３、６２０４との間はタイミング経路群の
始点，終点のそれぞれに位置するレジスタ内に３ナノ秒
の遅延素子が挿入されることになるので、最大タイミン
グ要求Ｔｒ_MAXは、クロック周期（１１ナノ秒）−レジ
スタのセットアップ制約（１ナノ秒）＝１１ナノ秒とな
る。これに対して、レジスタ６２０１とレジスタ群６２
０２、６２０３、６２０４との間のタイミング経路群の
最大タイミングｔｍ_MAXは上述したように、９ナノ秒で
あるので、このタイミング経路群のタイミングｔｍは更
新された最大タイミング要求Ｔｒ_MAX（＝１１ナノ秒）
を違反しなくなる。

【００９８】さらに、レジスタ群６２０２、６２０３、
６２０４からレジスタ群６２０５、６２０６、６２０
７、６２０８、６２０９、６２１０に至るタイミング経
路群では、タイミング経路群の始点に位置するレジスタ
群６２０２，６２０３，６２０４に３ナノ秒の遅延素子
が挿入されているので、最大タイミング要求Ｔｒ
_MAXは、クロックの周期（１１ナノ秒）−経路始点のク
ロック遅延（３ナノ秒）−レジスタのセットアップ制約
（１ナノ秒）＝７ナノ秒となる。これに対して、レジス
タ群６２０２、６２０３、６２０４からレジスタ群６２
０５、６２０６、６２０７、６２０８、６２０９、６２
１０に至るタイミング経路群の最大タイミングｔｍ_MAX
は上述したように、６ナノ秒であるので、このタイミン
グ経路群の全てのタイミングｔｍは、更新された最大タ
イミング要求Ｔｒ_MAXを違反しなくなる。

【００９９】このように、第６の実施の形態の設計方法
により、最大タイミング要求Ｔｒ_MAXに対する違反があ
った場合、タイミング経路の解析を行ない、必要なクロ
ックラインの接続されるレジスタセル内の遅延素子で遅
延調整を行なうことで、回路の変更を行なうことなく最
大タイミング要求を満たすことが可能となる。

【０１００】第７の実施の形態 本発明の請求項６の発明にかかる第７の実施の形態にお
ける半導体回路装置の設計方法について図面を参照しつ
つ説明する。この実施の形態では、データ入力端子以外
にスキャンテスト入力端子を備えたレジスタを用いて、
クロック信号の到着時刻のばらつきを抑制していること
を特徴としてる。このようなスキャンテスト入力端子付
きレジスタは、従来例の欄で説明したように、スキャン
テスト信号を他のレジスタのスキャンテスト入力端子に
チェーン状に接続することが可能でありかつその接続の
順番を任意することができるので、通常集積回路のモジ
ュールが配置された後でレイアウトに支障がないように
接続順を決定することが可能となっている。

【０１０１】図２２は、本実施の形態の半導体装置の設
計方法の要所であるスキャン接続方法を示すブロック図
である。この実施形態のスキャン接続方法は、対象回路
内の全てのスキャンレジスタに対する各クロック信号の
到着時刻を計算するクロック信号到着時刻計算工程７０
００と、クロック信号到達時刻計算工程７０００の結果
であるクロック信号の到着時刻を降順に並べるクロック
信号到着時刻順序付け工程７００１と、クロック信号到
達時刻順序付け工程７００１の結果によりスキャンの接
続を行なうスキャンライン接続工程７００２とを備えて
いる。

【０１０２】図２３は、本発明の実施の第１〜第６の実
施の形態等の設計方法により、半導体集積回路装置のレ
ジスタのクロックラインに遅延素子を挿入した後の回路
の例である。図２３において、７１００、７１０１、お
よび７１０２はスキャンレジスタである。また７１０
３、７１０４はそれぞれ１単位時間、２単位時間の遅延
値を持つ遅延素子である。図２４は、図２３の回路に対
し、本発明のスキャン接続方法を適用した結果である。
７２００、７２０１、７２０２はスキャンレジスタ、７
２０３、７２０４、７２０５はスキャンラインである。

【０１０３】この実施の形態のスキャン接続方法は、ス
キャンレジスタを構成要素として、本発明の第１〜第６
の実施の形態等の設計方法により設計された半導体集積
回路装置に対して、まずクロック信号到着時刻計算工程
７０００により対象回路内の全てのスキャンレジスタに
対する各クロック信号の到着時刻を計算して、スキャン
レジスタとクロック信号到着時刻の対応テーブルを作成
する。この実施の形態では図２３において、スキャンレ
ジスタ７１００にクロック信号が到達する時刻を０とす
ると、スキャンレジスタ７１０１、７１０２にはそれぞ
れ１単位時間後、２単位時間後にクロック信号が到着す
る。

【０１０４】次に、その結果を用いてクロック信号到達
時刻順序付け部７００１はクロック信号到達時刻計算工
程７０００により作られたスキャンレジスタとクロック
信号到達時刻の対応テーブルを用い、スキャンレジスタ
をクロック信号の到着時刻を遅い順番に順序付けする。
この実施の形態においては、スキャンレジスタ７１０２
→スキャンレジスタ７１０１→スキャンレジスタ７１０
０の順序で順番付けられる。

【０１０５】このようなスキャンレジスタの順序付けを
行ったのち、スキャンライン接続工程７００２により、
クロック信号到達時刻順序付け工程７００１の操作の結
果として得られた順序に従い、まず、スキャンレジスタ
７２０２へスキャンライン７２０３を接続する、次にス
キャンレジスタ７１０２からスキャンレジスタ７２０１
へスキャンライン７２０４を接続する、さらに、スキャ
ンレジスタ７１０１からスキャンレジスタ７２００へス
キャンライン７２０５を接続する。

【０１０６】このようにしてスキャンラインの接続に工
夫を施すのは次のような理由によっている。すなわち、
本発明の請求項１〜請求項６に記載された半導体集積回
路設計回路方法により半導体集積回路装置のレジスタの
クロックラインに遅延素子を挿入した場合には、クロッ
ク信号の到着時刻のばらつきが発生し、最小タイミング
要求Ｔｒ_MIN（ホールド制約）を違反することがある。
これに対して、本実施の形態のように、クロック信号の
到達時刻の遅い順番にスキャンラインを接続すれば、最
小タイミング要求Ｔｒ_MINの違反を起こすことなく、ス
キャンラインを挿入することが可能となる。

【０１０７】第８の実施の形態 本発明の請求項８の発明にかかる第８の実施の形態にお
ける半導体集積回路装置の設計方法について図面を参照
し説明する。

【０１０８】図２５は、本発明の第８の実施の形態にか
かる半導体集積回路設計方法の構成を示すフロー図であ
る。この設計方法は、レジスタ間のタイミング経路にお
いてタイミング制約を満足できない場合には、タイミン
グ経路の終点に位置するレジスタのクロックを遅らせる
事でレジスタ間のタイミング経路におけるタイミングを
緩和して、タイミング制約を満足させる。そして、次の
接続段に位置するレジスタに至るタイミング経路におけ
るタイミング制約を、クロックを遅らせた分短くさせる
事で厳しくした後、回路最適化を行なうことで、タイミ
ング制約を満足させている。

【０１０９】本実施の形態の設計方法は、レジスタ間に
形成されたタイミング経路におけるタイミングｔｍを算
出するタイミング算出工程８０００と、タイミング算出
工程８０００にて算出されたタイミングが、最大タイミ
ング要求Ｔｒ_MINを満たしているか否かを判断するタイ
ミング違反検出工程８００１と、タイミング違反検出工
程８００１によってタイミング違反が検出された場合、
タイミング算出工程８０００により算出されたタイミン
グ経路の終点に位置するレジスタのクロックラインに、
タイミング違反時間ｔｃ₃に相当する遅延素子を挿入す
るクロックライン遅延挿入工程８００２と、このクロッ
クラインに遅延素子を挿入したレジスタを始点として、
その次の接続段のレジスタに至るタイミング経路の回路
を、最大タイミング要求Ｔｒ_MINよりタイミング違反時
間ｔｃ₃分短くしたタイミング制約を満足するよう最適
化を行なう次段回路最適化工程８００３とを備えてい
る。

【０１１０】ここで図２５と図２６を参照しつつ、本実
施の形態の操作について説明を行なう。ここでは、フリ
ップフロップ８１００とフリップフロップ８１０１との
間に配置された組み合わせ回路８１０３では、基本クロ
ックで規定される最大タイミング要求Ｔｒ_MAXを満足で
きないという条件の元での操作について説明する。

【０１１１】タイミング算出工程８０００は、フリップ
フロップに挟まれる組合せ回路部のタイミングを算出す
る。具体的にはフリップフロップ８１００を始点としフ
ロップフロップ８１０１を終点として組み合わせ回路８
１０３を含んだタイミング経路、およびフリップフロッ
プ８１０１を始点としフリップフロップ８１０２を終点
として組み合わせ回路８１０４を含んだタイミング経路
のタイミングｔｍを算出する。その後、タイミング違反
検出工程８００１において、組み合わせ回路８１０３を
含むタイミング経路、および組み合わせ回路８１０４を
含むタイミング経路におけるタイミングｔｍがタイミン
グ制約を満たしているかどうかの判断を行なう。ここで
は前述の条件の通り、組み合わせ回路８１０３を含むタ
イミング経路においてタイミング制約を満たしてしない
ことが判断される。

【０１１２】そして、検出されたタイミング違反を補正
するために、クロックライン遅延挿入工程８００２にお
いて、最大タイミング要求Ｔｒ_MAXを越えるタイミング
違反時間ｔｃ₃を算出し、そのタイミング違反時間ｔｃ₃
の分だけ、クロック信号を遅らせるべく組み合わせ回路
８１０３を含むタイミング経路の終点に位置するフリッ
プフロップ８１０１のクロック端子に遅延素子８１０５
を挿入する。この結果、組み合わせ回路８１０３におけ
るタイミング制約８１０６は、本来の最大タイミング要
求Ｔｒ_MAXに遅延素子８１０５分の遅延時間を加算した
ものとなり、回路的なタイミング制約を満足することが
できるようになる。

【０１１３】ここで、組み合わせ回路８１０３のタイミ
ングｔｍを遅らせたために、組み合わせ回路８１０４を
含むタイミング経路を当初のタイミング制約で設計する
と、実際のタイミング制約は、本来の最大タイミング要
求Ｔｒ_MAXに比べて前の接続段のタイミング経路におい
てタイミング違反した分だけ厳しくなってしまう。そこ
で、組み合わせ回路８１０３を含むタイミング経路にお
いて意図的にタイミング違反を起こした分だけ、次の接
続段に位置する組み合わせ回路８０１４を含むタイミン
グ経路におけるタイミング制約８１０７を次のように調
整する。すなわち、最大タイミング要求Ｔｒ_MAXから前
の接続段のタイミング経路でのタイミング違反時間ｔｃ
₃を減算する（Ｔｒ_MAX−ｔｃ₃）、換言すれば、最大タ
イミング要求Ｔｒ_MAXから遅延素子８１０５で実現して
いる遅延時間分を減算したものからタイミング制約を構
成し、これによって、組み合わせ回路８１０４の最適化
を行なう。

【０１１４】このように第８の実施の形態では、組み合
わせ回路において、いかなる方法をもってしてもタイミ
ング制約を満足できない場合、そのタイミング違反を起
こしている部分だけの制約を緩和する事により、回路全
体がタイミング制約を守って設計できる方法を提供する
もので、以下の効果がある。すなわち、その組み合わせ
回路の最適化といった手法だけではタイミング制約を満
足できない場合、回路の実現手法の変更を行なうといっ
た大規模な変更を行なうといった方法を用いなければな
らない場合も生じるが、このような場合には、当然、設
計のやり直しを行わねばならず、検証等に余分な時間が
必要になる。これに対して、本実施の形態８において
は、自動的なタイミングの再割当が行なわれるので、回
路構成の変更等の大規模修正の必要はなくすことが可能
となる。

【０１１５】第９の実施の形態 本発明の請求項９の発明にかかる第９の実施の形態にお
ける半導体集積回路装置の設計方法について図面を参照
し説明する。

【０１１６】図２７は、本発明の第９の実施の形態にか
かる半導体集積回路設計方法の構成を示すフロー図であ
る。

【０１１７】第９の実施の形態の半導体集積回路設計方
法では、レジスタ間でタイミング制約を満足できない場
合、レジスタ間のタイミングを緩和するため、終端のレ
ジスタのクロックを遅らせる事でタイミング制約を満足
させ、次の接続段のタイミング制約を、クロックを遅ら
せた分短くさせる事で厳しくした後、回路最適化を行っ
てタイミング制約を満足させるためのものであって、レ
ジスタ間のタイミングを算出するタイミング算出工程９
０００と、タイミング算出工程９０００で算出されたタ
イミングｔｍが、最大タイミング要求Ｔｒ_MAXを満たし
ているか否かを判断するタイミング違反検出工程９００
１と、タイミング違反検出工程９００１によってタイミ
ング違反が検出された場合、タイミング算出工程９００
０により算出したタイミング経路の終点に位置するレジ
スタのクロックラインに、タイミング違反時間ｔｃ₄分
の遅延成分を挿入するクロックライン遅延挿入工程９０
０２と、クロックラインに遅延成分を挿入したレジスタ
を始点として次の接続段に位置する全てのレジスタに至
るタイミング経路内にある組み合わせの回路を、最大タ
イミング要求Ｔｒ_MAXよりタイミング違反時間ｔｃ₄分短
くしたタイミング制約を満足する最適化を行なう次段回
路最適化工程９００３と、クロックラインに加えた遅延
を実際のレイアウト上で実現するためのクロックライン
レイアウト工程９００４とを備えている。

【０１１８】次に、図２７および図２８を参照しつつ、
本実施の形態の操作について説明を行なう。ここで、フ
リップフロップ９１００と９１０１との間に配置された
組み合わせ回路９１０３では、基本クロックで規定され
る最大タイミング要求を満足できないという条件の元で
の操作を説明する。

【０１１９】タイミング算出工程９０００は、フリップ
フロップに挟まれる組合せ回路部のタイミングを算出す
る。具体的にはフリップフロップ９１００を始点とし９
１０１を終点として組み合わせ回路９１０３を含んだタ
イミング経路、およびフリップフロップ９１０１を始点
としフリップフロップ９１０２を終点として組み合わせ
回路９１０４を含んだタイミング経路のタイミングｔｍ
をそれぞれ算出する。その後、タイミング違反検出工程
９００１において、組み合わせ回路９１０３を含むタイ
ミング経路、およびフリップフロップ９１０４を含むタ
イミング経路のタイミングｔｍがタイミング制約を満た
しているか否かの判断を行なう。ここでは前述の条件の
通り、組み合わせ回路９１０３を含むタイミング経路に
おいてタイミング制約を満たしていないことが判断され
る。

【０１２０】そして、検出されたタイミング違反を補正
するために、クロックライン遅延挿入工程９００２にお
いて、最大タイミング要求Ｔｒ_MAXを越えるタイミング
違反時間ｔｃ₄を算出し、そのタイミング違反時間ｔｃ₄
分だけ、クロック信号を遅らせるべく組み合わせ回路９
１０３を含むタイミング経路の終点に位置するフリップ
フロップ９１０１のクロック端子に遅延成分９１０５を
挿入する。この結果、組み合わせ回路９１０３における
タイミング制約９１０６は、本来の最大タイミング要求
Ｔｒ_MAXに遅延成分９１０５分の遅延時間を加算したも
のとなり、回路的なタイミング制約を満足できるように
なる。

【０１２１】ここで、組み合わせ回路９１０３のタイミ
ングｔｍを遅らせたために、組み合わせ回路９１０４を
含むタイミング経路を当初のタイミング制約で設計する
と、実際のタイミング制約は本来の最大タイミング要求
Ｔｒ_MAXから前の接続段のタイミング経路においてタイ
ミング違反した分だけ厳しくなってしまう。そこで、組
み合わせ回路９１０３を含むタイミング経路において意
図的にタイミング違反を起こした分だけ、次の接続段に
位置した組み合わせ回路９１０４を含むタイミング経路
におけるタイミング制約９１０７を次のように調整す
る。すなわち、最大タイミング要求Ｔｒ_MAXから前の接
続段のタイミング経路でのタイミング違反時間ｔｃ₄を
減算する（Ｔｒ_MAX−ｔｃ₄）、換言すれば、最大タイミ
ング要求Ｔｒ_MAXから遅延素子９１０５で実現している
遅延時間分を減算したものからタイミング制約を構成
し、これによって、組み合わせ回路９１０４の最適化を
行なう。

【０１２２】最後に、クロックラインレイアウト工程９
００４において、クロックライン遅延挿入工程９００２
において挿入操作を行なった遅延成分９１０５を実現す
るために、クロックラインのレイアウト時に配線遅延等
を考慮して、可能な限り不要な素子を挿入する事なくク
ロックの遅延を実現する。

【０１２３】このように第９の実施の形態では、組み合
わせ回路において、いかなる方法をもってしてもタイミ
ング制約を満足できない場合、そのタイミング違反を起
こしている部分だけの制約を緩和する事により、回路全
体がタイミング制約を守って設計できる方法を提供する
もので、以下の効果がある。すなわち、その組み合わせ
回路の最適化といった手法だけではタイミング制約を満
足できない場合、回路の実現手法の変更を行なうといっ
た大規模な変更を行なうといった方法を用いる必要があ
る事もあるが、この場合は設計のやり直しが起こる事に
なり、検証等に余分な時間が必要になる。これに対し
て、第９の実施の形態においては、自動的なタイミング
の再割当が行なわれるので、回路構成の変更等の大規模
修正の必要はなくすことが可能となる。同時に、クロッ
クラインに挿入する遅延成分として、配線遅延を有効に
活用した配線を行なう事で、遅延素子を減らす事が可能
になる。

【０１２４】

【発明の効果】以上のように本発明の半導体集積回路装
置設計方法によれば、半導体集積回路装置の最大タイミ
ング要求（セットアップ制約）、あるいは最小タイミン
グ要求（ホールド制約）の違反があった場合、タイミン
グ違反のあったタイミング経路の始点あるいは終点のレ
ジスタのクロックラインに遅延素子を挿入することでタ
イミング要求を満たすことができるようになった。その
ため、論理回路を変更することなく、クロックラインに
バッファを挿入するという簡単な操作によりタイミング
違反を取り除くことが可能となり、レイアウトが終了し
た回路に関してもほとんどレイアウト変更を行なうこと
なく修正すすることが出来る。

【図面の簡単な説明】

【図１】 本発明の第１の実施の形態における半導体集
積回路装置の設計方法の構成図である。

【図２】 本発明の第１の実施の形態における半導体集
積回路装置の設計方法を示すフロー図である。

【図３】 本発明の第１の実施の形態における半導体集
積回路装置のレジスタ間のタイミング経路を含む回路の
一部の処理前の状態を示す平面図である。

【図４】 本発明の第１実施形態における半導体集積回
路装置のレジスタ間のタイミング経路を含む回路の一部
の処理後の状態を示す平面図である。

【図５】 本発明の第２の実施の形態における半導体集
積回路装置の設計方法の構成図である。

【図６】 本発明の第２の実施の形態における半導体集
積回路装置の設計方法を示すフロー図である。

【図７】 本発明の第２の実施の形態における半導体集
積回路装置のレジスタ間のタイミング経路を含む回路の
一部の処理前の状態を示す平面図である。

【図８】 本発明の第２の実施の形態における半導体集
積回路装置のレジスタ間のタイミング経路を含む回路の
一部の処理後の状態を示す平面図である。

【図９】 本発明の第３の実施の形態における半導体集
積回路装置の設計方法の構成図である。

【図１０】 本発明の第３の実施の形態における半導体
集積回路装置の設計方法を示すフロー図である。

【図１１】 本発明の第３の実施の形態における半導体
集積回路装置のレジスタ間のタイミング経路を含む回路
の一部の処理前の状態を示す平面図である。

【図１２】 本発明の第３の実施の形態における半導体
集積回路装置のレジスタ間のタイミング経路を含む回路
の一部の処理後の状態を示す平面図である。

【図１３】 本発明の第４の実施の形態における半導体
集積回路装置の設計方法の構成図である。

【図１４】 本発明の第４の実施の形態における半導体
集積回路装置の設計方法を示すフロー図である。

【図１５】 本発明の第４の実施の形態における半導体
集積回路装置のレジスタ間のタイミング経路を含む回路
の一部の処理前の状態を示す平面図である。

【図１６】 本発明の第４の実施の形態における半導体
集積回路装置のレジスタ間のタイミング経路を含む回路
の一部の処理後の状態を示す平面図である。

【図１７】 従来のレジスタセル内のクロックピン近傍
の一例を示す平面図である。

【図１８】 本発明にかかる第５の実施の形態に係るレ
ジスタセル内のクロックピン近傍の一例を示す平面図で
ある。

【図１９】 本発明の第６の実施の形態における半導体
集積回路装置の設計方法の構成図である。

【図２０】 本発明の第６の実施のま形態における半導
体集積回路装置の設計方法を示すフロー図である。

【図２１】 本発明の第６の実施の形態における半導体
集積回路装置のレジスタ間のタイミング経路を含む回路
の一部の処理前の状態を示す平面図である。

【図２２】 本発明の第７の実施の形態におけるスキャ
ン接続方法の構成を示すブロック図である。

【図２３】 本発明の第７の実施の形態におけるレジス
タを含む半導体集積回路装置の平面図である。

【図２４】 本発明の第７の実施の形態におけるレジス
タにスキャン接続を行なった半導体集積回路装置の平面
図である。

【図２５】 本発明の第８の実施の形態にかかるフロー
図である。

【図２６】 本発明の第８の実施の形態にかかる回路の
概略図である。

【図２７】 本発明の第９の実施の形態にかかるフロー
図である。

【図２８】 本発明の第９の実施の形態にかかる回路の
概略図である。

【図２９】 従来例の半導体集積回路装置の設計方法の
構成図である。

【図３０】 従来例のデータ転送のタイミングチャート
である。

【図３１】 従来例のデータ転送のタイミングチャート
である。

【符号の説明】

１０００：タイミング算出工程 １００１：タ
イミング違反検出工程 １００２：遅延挿入工程 ２０００：タ
イミング算出工程 ２００１：タイミング違反検出工程 ２００２：経
路解析工程 ２００３：遅延挿入工程 ３０００：タ
イミング算出工程 ３００１：タイミング違反検出工程 ３００２：遅
延挿入工程 ４０００：タイミング算出工程 ４００１：タ
イミング違反検出工程 ４００２：経路解析工程 ４００３：遅
延挿入工程 ５００１：従来のレジスタセル ５００２：ク
ロックピン ６０００：タイミング算出工程 ６００１：タ
イミング違反検出工程 ６００２：経路解析工程 ６００３：遅
延挿入工程 ７０００：クロック信号到達時刻計算工程 ７００１：クロック信号到達時刻順序付け工程 ７００２：スキャンライン接続部 ８０００：レジスタ間タイミング算出工程 ８００１：タイミング違反検出工程 ８００２：クロックライン遅延挿入工程 ８００３：次段回路最適化工程 ９０００：タ
イミング算出工程 ９００１：タイミング違反検出工程 ９００２：クロックライン遅延挿入工程 ９００３：次
段回路最適化工程 ９００４：クロックラインレイアウト工程

───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 康弘 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 橋本 真一 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (10)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路装置に配置された任意の
   レジスタの間に形成されたタイミング経路のタイミング
   を算出するタイミング算出工程と、 前記タイミング算出工程により算出されたタイミングが
   半導体集積回路装置に与えられた最大タイミング要求に
   違反するか否かを判断するタイミング違反検出工程と、 前記タイミング違反検出工程により前記タイミングが前
   記最大タイミング要求を違反していると判断された場合
   に、タイミングを算出したタイミング経路の終点に位置
   するレジスタのクロックラインに遅延成分を挿入する遅
   延挿入工程と、 を含むことを特徴とする半導体集積回路装置の設計方
   法。
2. 【請求項２】 半導体集積回路装置に配置された任意の
   レジスタの間に形成されたタイミング経路のタイミング
   が半導体集積回路装置に与えられた最大タイミング要求
   に違反するか否かを判断し、違反する場合には、このタ
   イミング経路のタイミングから前記最大タイミング要求
   を減算してなるタイミング違反時間を算出するタイミン
   グ違反検出工程と、 前記タイミング違反検出工程によりタイミング違反が検
   出されると、前記最大タイミング要求から前記タイミン
   グ違反時間を減算してなる減算結果を算出したうえで、
   タイミングを算出したタイミング経路の終点に位置する
   レジスタを始点として、次の接続段のレジスタ群に至る
   タイミング経路群の最大タイミングが前記減算結果以内
   であるか否かの判断を行い、減算結果以内でなければ、
   この接続段の各レジスタ群を始点してさらに次の接続段
   のレジスタ群に至るタイミング経路群の最大タイミング
   が前記減算結果以内であるか否かの判断を行い、このよ
   うな操作をタイミングの算出を行った接続段のタイミン
   グ経路群の最大タイミングが前記減算結果以内になるま
   で行う経路解析工程と、 前記経路解析工程がタイミング算出操作および算出した
   タイミングと減算結果との比較操作を終了すると、前記
   経路解析工程で解析を行なった各タイミング経路群の始
   点に位置するレジスタ群のクロックラインに遅延成分を
   挿入する遅延挿入工程と、 を含むことを特徴とする半導体集積回路装置の設計方
   法。
3. 【請求項３】 半導体集積回路装置に配置された任意の
   レジスタの間に形成されたタイミング経路のタイミング
   を算出するタイミング算出工程と、 前記タイミング算出工程により算出されたタイミングが
   半導体集積回路装置に与えられた最小タイミング要求に
   違反するか否かを判断するタイミング違反検出工程と、 前記タイミング違反検出工程により前記タイミングが前
   記最小タイミング要求を違反していると判断された場合
   に、タイミングを算出したタイミング経路の始点に位置
   するレジスタのクロックラインに遅延成分を挿入する遅
   延挿入工程と、 を含むことを特徴とする半導体集積回路装置の設計方
   法。
4. 【請求項４】 半導体集積回路装置に配置された任意の
   レジスタの間に形成されたタイミング経路のタイミング
   が半導体集積回路装置に与えられた最小タイミング要求
   に違反するか否かを判断し、違反する場合には、このタ
   イミング経路のタイミングから前記最小タイミング要求
   を減算してなるタイミング違反時間を算出するタイミン
   グ違反検出工程と、 前記タイミング違反検出工程によりタイミング違反が検
   出されると、前記最小タイミング要求に前記タイミング
   違反時間を加算してなる加算結果を算出したうえで、タ
   イミングを算出したタイミング経路の始点に位置するレ
   ジスタを終点として、前の接続段のレジスタ群との間に
   形成されるタイミング経路群の最小タイミングが前記加
   算結果以上であるか否かの判断を行い、加算結果以上で
   なければ、このタイミング経路群の始点に位置するレジ
   スタ群を終点としてさらに前の接続段のレジスタ群との
   間に形成されるタイミング経路群の最小タイミングが前
   記加算結果以上であるか否かの判断を行い、このような
   操作をタイミングの算出を行った接続段のタイミング経
   路群の最小タイミングが前記加算結果以上になるまで行
   う経路解析工程と、 前記経路解析工程がタイミング算出操作および算出した
   タイミングと加算結果との比較操作を終了すると、前記
   経路解析工程で解析を行なった各タイミング経路群の終
   点に位置するレジスタ群のクロックラインに遅延成分を
   挿入する遅延挿入工程と、 を含むことを特徴とする半導体集積回路装置の設計方
   法。
5. 【請求項５】 レジスタセル内のクロックピンに接続さ
   れる互いに遅延時間の異なる複数の遅延素子と、これら
   の遅延素子への接続箇所を変更することにより遅延を調
   整する複数の接続ピンとを備えることを特徴とする半導
   体集積回路装置。
6. 【請求項６】 レジスタセル内のクロックピンに接続さ
   れる互いに遅延時間の異なる複数の遅延素子と、これら
   の遅延素子への接続箇所を変更することにより遅延を調
   整する複数の接続ピンとを備えたものを用い、 前記遅延挿入工程を、レジスタセル内のクロックピンに
   接続する遅延素子を、前記接続ピンにより選択すること
   により行なうことを特徴とする半導体集積回路装置の設
   計方法。
7. 【請求項７】 請求項１ないし４のいずれか記載の半導
   体集積回路装置の設計方法であって、 前記遅延挿入工程は、遅延調整量の大きいレジスタから
   順にスキャンラインの接続を行なうことを特徴とする半
   導体集積回路装置の設計方法。
8. 【請求項８】 半導体集積回路装置に配置された任意の
   レジスタの間に形成されたタイミング経路のタイミング
   が半導体集積回路装置に与えられた最大タイミング要求
   に違反するか否かを判断し、違反する場合には、違反し
   たタイミング経路のタイミングから前記最大タイミング
   要求を減算してなるタイミング違反時間を算出するタイ
   ミング違反検出工程と、 前記タイミング違反検出工程によりタイミング違反が検
   出されると、タイミング違反が検出されたタイミング経
   路の終点に位置するレジスタに遅延成分を挿入する遅延
   挿入工程と、 前記最大タイミング要求から前記タイミング違反時間を
   減算してなる減算結果を算出したうえで、タイミングを
   算出したタイミング経路の終点に位置するレジスタを始
   点として、次の接続段のレジスタ群に至るタイミング経
   路群のタイミングが前記減算結果以内になるように、回
   路の最適化を行なう回路最適化工程と、 を含むことを特徴とする半導体集積回路装置の設計方
   法。
9. 【請求項９】 半導体集積回路装置に配置された任意の
   レジスタの間に形成されたタイミング経路のタイミング
   が半導体集積回路装置に与えられた最小タイミング要求
   に違反するか否かを判断し、違反する場合には、前記最
   小タイミング要求から違反したタイミング経路のタイミ
   ングを減算してなるタイミング違反時間を算出するタイ
   ミング違反検出工程と、 前記タイミング違反検出工程によりタイミング違反が検
   出されると、タイミング違反が検出されたタイミング経
   路の始点に位置するレジスタに遅延成分を挿入する遅延
   挿入工程と、 前記最小タイミング要求に前記タイミング違反時間を加
   算してなる加算結果を算出したうえで、タイミングを算
   出したタイミング経路の始点に位置するレジスタを終点
   として、前の接続段のレジスタ群に至るタイミング経路
   群のタイミングが前記加算結果以上になるように、回路
   の最適化を行なう回路最適化工程と、 を含むことを特徴とする半導体集積回路装置の設計方
   法。
10. 【請求項１０】 請求項８または９記載の半導体集積回
    路装置の設計方法であって、 前記回路最適化工程を行ったのち、挿入された遅延成分
    により生じる遅延時間を満足するクロックラインのレイ
    アウトを行なうクロックラインレイアウト工程をさらに
    含むことを特徴とする半導体集積回路装置の設計方法。