JPH1168029A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】表面、裏面から侵入する外来雑音を遮断できる
半導体装置を提供する。 【解決手段】半導体装置１は、素子形成面に設けられる
チップ表面導電層１２、素子形成面の裏面となるチップ
裏面に形成されるチップ裏面導電層８、素子形成面側か
らチップ裏面側に貫通して設けられるビア接続孔を介し
てチップ裏面導電層８とチップ表面導電層１２とを電気
的に接続するビア導電部１０、を有する半導体チップ６
と、半導体チップ６と対向する部分に設けられるシール
ド導電層１６、半導体チップ６と対向する対向面の裏面
に設けられる基板裏面導電層２４、対向面から基板裏面
に貫通するスルーホールを介して基板裏面導電層２４と
シールド導電層１６とを電気的に接続するスルーホール
導電部２６、を有し、半導体チップ６をフリップチップ
実装する絶縁性基板２と、シールド導電層１６とチップ
表面導電層１２とを電気的に接続するであるバンプ電極
１８とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、特に、実装されている半導体チップを輻射ノイズか
らシールドできる半導体装置に関する。

【０００２】

【従来の技術】従来の半導体装置の多くは、リードフレ
ームに搭載され樹脂封止されている。このような半導体
装置では、微少信号を処理する半導体素子、高入力イン
ピーダンス部を有する半導体素子等が存在する場合に
は、外部から侵入する雑音に性能が大きく左右されるこ
とが知られている。このため、外部雑音からこれらの素
子をシールドする必要がある。

【０００３】このための従来の技術としては、例えば特
開昭５８−１２７３３８号（特公昭６３−６４８９９
号）公報に開示された構造がある。図７に示すように、
この構造は導電性パターン８２が設けられたＬＳＩチッ
プ実装用基板８１上に接地用電極パターン８８を備えて
いる。接地用電極パターン８８は、ＬＳＩチップ８４と
対向する基板８１上の領域まで延在して設けられると共
に、他の導電性パターン８２と接触しない程度に広く形
成され、ＬＳＩチップ８４の実装基板面を覆うよう形成
されている。また、接地用電極パターン８８はＬＳＩチ
ップ８４の接地リード８７に電気的に接続されるので、
実装用基板側から侵入する雑音を遮断するために有効で
ある。

【０００４】

【発明が解決しようとする課題】基板等に実装されてい
る半導体装置に侵入する雑音は、ＬＳＩ素子が形成され
ているＬＳＩチップ表面側から侵入する雑音と、ＬＳＩ
チップ裏面側から半導体基板を介して侵入する雑音とに
分けることができる。

【０００５】上記公報に開示された構造では、ＬＳＩチ
ップの表面から侵入する雑音は、ＬＳＩと対面し延在形
成された接地用電源パターンによりシールドされる。一
方、裏面側から侵入する雑音に対しては、これを遮断す
るものが上記半導体装置には何ら存在しないので、ＬＳ
Ｉチップの半導体素子部に到達する。このため、微少信
号を処理する半導体素子等を誤動作させる原因となる。

【０００６】したがって、本発明の目的は、半導体装置
の表面側および裏面側から侵入する雑音を共に遮断でき
る半導体装置を提供することにある。

【０００７】

【課題を解決するための手段】そこで、本発明は次のよ
うな構成とした。

【０００８】本発明に係わる半導体装置は、素子形成面
に設けられるチップ表面導電層、素子形成面の裏面とな
るチップ裏面に形成されるチップ裏面導電層、素子形成
面側からチップ裏面側に貫通するビア接続孔を介してチ
ップ裏面導電層とチップ表面導電層とを電気的に接続す
るビア導電部、を有する半導体チップと、素子形成面を
対向させて半導体チップが実装され、半導体チップと対
向する部分にシールド導電層を有する半導体チップ搭載
部材と、シールド導電層とチップ表面導電層とを電気的
に接続する接続部材と、を備える。

【０００９】このように、素子形成面を半導体チップ搭
載部材と対向させて半導体チップを実装するようにし
た。このため、半導体チップの裏面の形成されたチップ
裏面導電層と、半導体搭載部材の実装面にあり半導体チ
ップと対向する部分に形成されたシールド導電層とによ
って、素子形成面に配置された電子回路は上下両面から
挟まれる。したがって、これら上下の導電層によって、
半導体チップの表面側および裏面側から半導体チップに
加えられる雑音がそれぞれ遮断される。

【００１０】また、この半導体搭載部材として、リード
フレームであるようにしてもよい。また、絶縁性基板で
あるようにしてもよい。

【００１１】このように、リードフレーム、絶縁性基板
を用いて半導体チップを実装すれば、高密度の実装が可
能なので、半導体装置の小型化を図りながら、本発明を
実現できる。

【００１２】本発明に係わる半導体装置では、絶縁性基
板は、半導体チップが実装されている実装面の裏面とな
る基板裏面に設けられる基板裏面導電層、実装面から基
板裏面に貫通するスルーホールを介して基板裏面導電層
とシールド導電層とを電気的に接続するスルーホール導
電部、を更に備えるようにしてもよい。

【００１３】このように、絶縁性基板上に設けられたシ
ールド導電層は、接地されている基板裏面導電層にスル
ーホール導電部を通して接続されている。このため、シ
ールド導電層のインピーダンスを下げることができるの
で、高周波の信号に対しても安定した接地電位として機
能する。また、基板裏面導電層によっても雑音が遮断さ
れるので、シールド効果を高めることができる。

【００１４】本発明に係わる半導体装置では、前記チッ
プ裏面導電層は全面に形成され、前記ビア接続部は前記
半導体チップの中央部に設けられているようにしてもよ
い。

【００１５】このようすれば、半導体チップの四角にあ
るチップ裏面導電層の部分に対してもほぼ等しい距離に
ビア接続部を配置できるので、チップ裏面導電層のイン
ピーダンスを全体として減少させることができる。

【００１６】本発明に係わる半導体装置では、半導体チ
ップは、３０μｍ以上の厚さを有するようにしてもよ
い。

【００１７】このように半導体チップの膜厚を薄くでき
れば、ビア接続孔の形成、ビア導電部の形成が容易にな
る。

【００１８】

【発明の実施の形態】以下、添付図面を参照しながら本
発明を説明する。また、同一の部分には同一の符号を付
して、重複する説明は省略する。

【００１９】実施の形態においては、信号光を受けてこ
れを電気信号へ変換する受光素子とこの受光素子からの
信号を増幅するプリアンプを内蔵した半導体チップとを
同一の絶縁性基板、同一のリードフレーム上に実装する
場合について説明する。

【００２０】（第１の実施の形態）図１は、本発明の半
導体装置において、半導体搭載部材として絶縁性基板を
使用する実施の形態を示す平面図である。図２は、図１
のＡ−Ａ’断面線における断面図である。図３は、図１
の半導体装置に実装されている半導体チップの上面図で
ある。図４は、図３の半導体装置が実装されている絶縁
性基板の上面図であり、Ａ−Ａ’断面線は図２に示され
た絶縁性基板の断面に対応する。

【００２１】図１および図２では、本発明の半導体装置
１は、絶縁性基板２と、受光素子４と、半導体チップ６
と、接続部材１８、２０とを備える。絶縁性基板２はシ
ールド導電層１６および配線パターン２２を実装面に有
し、受光素子４は接続パッド１４を表面に有し、半導体
チップ６はチップ表面導電層８および接続パッド１４を
素子形成面に有すると共に、チップ裏面導電層１６をチ
ップ裏面に有している。絶縁性基板２の表面には、チッ
プ表面導電層１２および接続パッド１４をそれぞれ対応
するシールド導電層１６および配線パターン２２に合わ
せ、受光素子４および半導体チップ６と基板２とによっ
て接続部材１８、２０をチップ表面導電層１２および接
続パッド１４の位置で挟んで、受光素子４と半導体チッ
プ６がその表面を基板２の実装面に向けてフリップチッ
プ実装されている。なお、図１に示す実施例では、絶縁
性基板２、受光素子４および半導体チップ６は、平面形
状として矩形または正方形を有している。

【００２２】図１では、受光素子４および半導体チップ
６の下側に配置されるため上面からは直接見えない絶縁
性基板２上の導電層１６、２２と、受光素子４および半
導体チップ６上の上記導電層１６、２２との接続部分に
ある導電層１２、１４とを破線で示している。

【００２３】受光素子４としては、フリップチップ実装
を行うために裏面入射型の受光素子を用いる。このよう
な素子としては、例えば裏面入射型のフォトダイオード
素子がある。この型の受光素子は、受光素子の裏面にお
いて信号光２８（図２）を受けて、信号光２８が変換さ
れた電気信号を表面から出力する。このため、図２に示
すように、受光素子の出力信号線、電源線等のための接
続配線（図示せず）および接続パッド１４が受光素子の
表面側に配置されている。接続パッド１４は、接続部材
２０を介してシールド導電層１６および配線パターン２
２に電気的に接続される。

【００２４】半導体チップ６は、受光素子からの電流信
号を電圧信号へ変換する電流／電圧変換用のプリアン
プ、または受光素子またはプリアンプからの信号を処理
する信号処理回路等を備える。これらの回路を構成する
半導体素子はチップ表面、つまり素子形成面に形成され
ている。

【００２５】これらの回路は受光素子４からの微少な電
気信号を処理、例えば増幅するため、輻射等によって外
部から侵入する雑音に影響を受けやすい。この影響を防
止するために、チップ裏面導電層８がチップ裏面に設け
られる。つまり、素子形成面を絶縁性基板２と対向させ
て基板２上に半導体チップ６を実装すれば、チップ裏面
導電層８が素子形成面を裏面から覆う構成となり、チッ
プ裏面導電層８を雑音が侵入してくる面に向くので、チ
ップ裏面からの雑音の侵入を防止できる。チップ裏面導
電層８は、外部雑音のシールド特性を向上でき、且つパ
ターン形成のための工程が不要になるので、図１に示す
ように裏面全面を覆って形成されることが好ましい。チ
ップ裏面の全面に設けるものに限られず、裏面導電層８
は素子形成面の形成された半導体素子が受ける雑音をシ
ールドするように形成されていればよい。例えば、チッ
プ裏面導電層８は、表面側にある素子形成領域３０（図
３）と基板を挟んで対向する基板裏面の領域に形成され
てもよい。なお、チップ裏面導電層８は、金属、例えば
チタン（Ｔｉ）／金（Ａｕ）を積層して形成することが
好ましい。

【００２６】一方、素子形成面には、少なくとも１個の
チップ表面導電層１２と、プリアンプ等の回路を構成す
る素子と、複数の導電層１４、例えば上記回路に接続さ
れる電源線、接地線、入力線、出力線等のための信号用
パッドとが形成されている。導電層１２、１４は、製造
の際には同一の工程で形成されることが好ましい。

【００２７】図２に示す実施例では、受光素子４および
半導体チップ６上には、接地用電極パッドのための導電
層１２および信号用パッドのための導電層１４に接触し
導電体からなる接続部材１８、２０が配置されている。
このために、接続部材１８、２０は、導電層１２、１４
の所定領域、例えばパッシベーション膜が開口された部
分上に、ほぼ等しい高さの導電体として形成され、受光
素子４および半導体チップ６が基板２上に実装されると
対応するシールド導電層１６および配線パターン２２と
接触して、シールド導電層１６および配線パターン２２
とこれらに対応するチップ表面導電層１２および接続パ
ッド１４とを電気的に接続すると共に、受光素子４およ
び半導体チップ６を絶縁性基板２の実装面において支持
する。接続部材１８、２０としては、バンプ電極等が適
用できる。フリップチップ実装に好適なのでバンプ電極
が好ましい。バンプ電極の形成方法としては、銅バン
プ、金バンプ、半田バンプ等を用いる各種の方法があ
る。また、接続部材１８、２０はバンプ電極のように受
光素子４および半導体チップ６上に形成される導電体に
限られるものではなく、例えば基板２上の導電層１６、
２２上に設けられる導電体でもよい。

【００２８】なお、接続部材１８は、インピーダンスを
下げるためにビア導電部１０の近傍に配置されることが
好ましい。例えば、図２ではビア接続部１０の直上に配
置されている。また、各配線パターン２２およびシール
ド導電層１６に対する接続部材１８、２０の個数は各１
個に限るものではなく、要求される電気的特性に応じて
複数個設けてもよい。チップ表面導電層１２は、接地用
電極パッド上に配置されたバンプ電極１８を介してシー
ルド導電層１６と電気的に接続されるので同一電位にな
り、更に動作時には接地電位に接続される。

【００２９】図３に示す半導体チップ６では、素子形成
面は、半導体チップ６の中央部を含む領域に受動素子お
よび能動素子が形成されている素子形成領域３０と、そ
の周辺領域に信号用パッド１４が形成されているパッド
領域とを有する。素子形成領域３０の中央部には、チッ
プ裏面導電層８とチップ表面導電層１２とを電気的に接
続するためのビア導電部１０が設けられている。ビア導
電部１０の形成方法を例示すれば、溶液エッチングまた
は反応性ガスを用いたドライエッチングによってチップ
裏面側から素子形成面側へ貫通するビア接続孔を半導体
チップ６に形成した後に、ビア接続孔中にのみ選択性メ
ッキを施し、この接続孔に導電体を埋め込み導電部を形
成し、あるいはビア接続孔内面に導電層を形成する方法
がある。この導電部および導電層がチップ裏面側から素
子形成面側に半導体チップ６の基板を貫通して設けられ
たビア導電部１０であり、チップ裏面導電層８とチップ
表面導電層１２とを電気的に接続する。メッキ工程によ
って形成されるメッキ金属をチップ裏面導電層８上に積
層してもよい。このようにすれば、チップ裏面導電層８
にインピーダンスを更に小さくすることができる。

【００３０】また、半導体チップ６の基板厚を薄くする
ことによって、ビア接続孔の形成およびビア導電部１０
の形成が容易になる。このような基板厚の範囲としては
半導体チップの厚さが３０［μｍ］以上３００［μｍ］
（上限をご記入下さい）以下の範囲が好適である。一般
に、半導体基板の厚さは４００［μｍ］〜５００［μ
ｍ］である。この厚さを半導体基板の機械的強度が維持
できる下限、例えばＧａＡｓ半導体では３０［μｍ］程
度まで薄くできるからである。

【００３１】図３に示すように、チップ裏面導電層８が
裏面全面に形成される半導体チップ６に１個のビア導電
部１０を設ける場合には、チップ６の中央部に配置する
ことが好ましい。このようにすれば、チップ裏面導電層
８の全面に対してインピーダンスを平均的に低くするよ
うな位置にビア導電部１０を配置できるので、より高い
シールド効果が得られる。また、ビア導電部１０を設け
る位置は、チップの中央部に限ることなく、パッド領域
に設けてもよい。また、チップ中央部およびパッド領域
の両方に複数個のビア導電部１０を設けて、チップ裏面
導電層８に対してインピーダンスを下げるようにしても
よい。なお、ビア導電部１０の平面形状は、図３に示し
た実施例では正方形の場合を示したが、これに限られる
ことなく矩形、円形、楕円形等にしてもよい。

【００３２】絶縁性基板２は、図１および図４に示すよ
うに、受光素子４、半導体チップ６を実装する実装面
に、導電体からなるシールド導電層１６および配線パタ
ーン２２を有している。シールド導電層１６は、実装さ
れる半導体チップと対面する部分に、特に半導体チップ
の素子形成領域３０に対向して設けられることが好まし
い。更に、配線パターン２２と電気的な絶縁が保てる限
りにおいて面積を広くすることが好ましい。このように
すれば、シールド導電層１６のインピーダンスを下げる
ことができると共に、雑音が侵入してくる可能性のある
経路を遮断してシールド効果を高めることができる。例
えば、シールド導電層１６は、半導体チップ６が実装さ
れる基板２の表面側に、信号用パッドが設けられる半導
体チップ６上の領域に対向する部分を除いて基板２を覆
って設けられてもよい。このような例示すれば、図１お
よび図４に示す導電層パターンがある。このようにすれ
ば、数百ＭＨｚから数ＧＨｚの高周波信号を処理する半
導体装置においても、延在するシールド導電層１６がシ
ールドための導電層として充分に機能するようにインピ
ーダンスを下げることができる。このため、シールド導
電層１６が安定した接地電位の導電層として作用するの
で、外来雑音のシールド効果を高めることができる。さ
らに、受光素子４の表面にシールド用の導電層を設けれ
ば、受光素子４の信号取り出し面側もシールドすること
ができる。

【００３３】絶縁性基板２としては、アルミナセラミッ
ク等によって形成されているセラミック基板、サファイ
ア基板等を使用できる。また、絶縁性基板２上に形成さ
れている導電層１６、２２は、例えばＡｇＰｔ、Ａｕ等
の金属を使用することができる。

【００３４】図１および図２においては、受光素子４は
信号光入射面を信号入射面に向けて、つまり素子４の表
面をセラミック基板２の実装面に対向させて実装され、
また半導体チップ６は素子形成面をセラミック基板２の
実装面に対向させて実装されている。受光素子４および
半導体チップ６と外部との信号の伝達、受光素子４およ
び半導体チップ６の間の信号の伝達、受光素子４あるい
は半導体チップ６への電源電力の供給等は、バンプ構造
を有する接続部材１８、２０および配線パターン２２を
介して行われる。このため、シールド導電層１６も接続
部材１８を通してチップ表面導電層１２と電気的に接続
される。したがって、シールド導電層１６とチップ裏面
導電層８を同電位にすることが可能である。また、シー
ルド導電層１６と共にチップ裏面導電層８を充分に低い
インピーダンスに保つことができる。更に、これらの導
電層８、１６を接地電位にすることができる。なお、実
装後においては、受光素子４、半導体チップ６と基板２
との間隔は、例えば２０〜３０［μｍ］程度となる。

【００３５】以上、詳細に説明したように本発明の構成
によって、半導体チップ６の素子形成面に配置された電
子回路は、半導体チップ６の裏面に形成されたチップ裏
面導電層８と、絶縁性基板２の実装面に半導体チップ６
と対向して形成されたシールド導電層１６とによって上
下両面から挟まれ、またチップ裏面導電層８とシールド
導電層１６とは電気的に接続される。このため、チップ
裏面導電層８は、実装基板２の主に上面から侵入する雑
音を遮断し、シールド導電層１６は実装基板２の主に上
面から侵入する雑音を遮断する。したがって、外部から
加えられる雑音に対して良好なシールド特性を得ること
が可能である。

【００３６】図２に示す実施例では、絶縁性基板２は、
基板２の裏面の全面に形成された基板裏面導電層２４を
更に有している。基板裏面導電層２４は全面に設けるも
のに限られないが、外部雑音のシールド特性を向上でき
る点および裏面導電層２４のパターン形成が不要になる
点から判断して全面に形成されることがより好ましい。
また、基板裏面導電層２４はスルーホール接続孔に設け
られたスルーホール導電部２６によってシールド導電層
１６と電気的に接続されている。このために、スルーホ
ール接続孔は基板裏面側から実装面側に絶縁性基板２を
貫通して形成されており、スルーホール接続孔内が導電
体によって埋め込まれて、あるいはスルーホール接続孔
の内面に導電層が形成されて、スルーホール導電部２６
となる。スルーホール導電部２６を複数個設けるように
すれば、インピーダンスを下げることができるので、シ
ールド効果を高めることができる。また、このように複
数個の接続部２６を有する場合には、シールド導電層１
６の大きさの応じて接続部２６を分散して設けるように
してもよい。図４に示す例では、９個のスルーホール導
電部２６を半導体チップ６と対向する部分に一様に設け
ている。このようにすれば、シールド導電層１６のイン
ピーダンスを基板裏面導電層２４によって低下させるこ
とができる。なお、基板裏面導電層２４はこれ自体によ
っても、半導体チップ６および受光素子２の主に表面側
から侵入する雑音を遮断する効果、つまりシールド効果
を有している。

【００３７】以上、説明したように本発明の構成によっ
て、半導体チップ６の素子形成面に配置された電子回路
は、半導体チップ６の裏面の形成されたチップ裏面導電
層８と、絶縁性基板２の実装面に形成されると共にチッ
プ裏面導電層８と電気的に接続されたシールド導電層１
６によって上下両面から挟まれている。このため、外部
から輻射によって与えられる雑音に対して良好なシール
ド特性を得ることが可能である。加えて、絶縁性基板２
上に設けられたシールド導電層１６は、接地される基板
裏面導電層２４にスルーホール導電部２６を通して接続
されている。このため、シールド導電層１６は高周波の
信号に対しても安定した接地電位として作用するので、
シールド効果が高めることができる。

【００３８】（第２の実施の形態）図５は、本発明に半
導体装置において、半導体搭載部材としてリードフレー
ムを用いた場合の実施の形態を示す平面図である。図６
は、図５のＢ−Ｂ’断面線における断面図である。

【００３９】なお、本実施の形態においては、受光素子
４、半導体チップ６および接続部材１８、２０は第１の
実施の形態で使用したものと同一のものを使用するが、
これに限られるものではない。

【００４０】図５および図６では、本発明の半導体装置
５０は、リードフレーム５２と、受光素子４と、半導体
チップ６と、接続部材１８、２０とを備える。リードフ
レーム５２は、シールド導電層５４および配線用内部リ
ード５６を有する。リードフレーム５２上には、チップ
表面導電層１２および接続パッド１４をそれぞれ対応す
るシールド導電層５４および配線用内部リード５６に合
わせ、受光素子４および半導体チップ６によってチップ
表面導電層１２および接続パッド１４の位置で導電体か
ら成る接続部材１８、２０を挟んで、受光素子４および
半導体チップ６がフリップチップ実装されている。これ
によって、接続部材１８、２０はシールド導電層５４お
よび配線用内部リード５６とチップ表面導電層１２およ
び接続パッド１４とを電気的に接続すると共に、受光素
子４および半導体チップ６を基板２上において支持す
る。

【００４１】図５では、受光素子４および半導体チップ
６の下側に配置されるため上面からは直接見えないリー
ドフレーム５２の部分、例えば導電層５４や内部リード
５６と、受光素子４および半導体チップ６上にあり上記
導電層５４、５６との接続部分にある導電層１２、１４
とを破線で示している。

【００４２】リードフレーム５２は、導線体を用いて形
成されるシールド導電層５４および配線用内部リード５
６を有している。シールド導電層５４は、半導体チップ
６と対向する部分に、特に実装された半導体チップ６の
素子形成領域３０（図３）に対面して設けられることが
好ましく、更に配線用内部リード５６と電気的な絶縁が
保てる限りにおいて面積を広くすることが好ましい。こ
のようにすれば、シールド導電層５４のインピーダンス
を下げることができると共に、雑音が侵入してくる可能
性のある経路を遮断してシールド効果を高めることがで
きる。例えば、図５に示すように、半導体チップ６の信
号用パッドが設けられる領域に対向する部分および他の
配線用内部リードの部分を除いて、シールド導電層５４
の導電層パターンを設けてもよい。絶縁性基板２の場合
と同様に、高周波信号を処理する半導体装置では延在す
るシールド導電層５４がシールドのための導電層として
充分に機能するようにインピーダンスを下げるためであ
る。

【００４３】図５および図６に示すように、受光素子４
はその表面をリードフレーム５２の実装面に対向させて
実装され、つまり素子４の表面をリードフレーム５２の
実装面に対向させて実装され、また半導体チップ６は素
子形成面をリードフレーム５２の実装面に対向させて実
装されている。受光素子４および半導体チップ６と外部
との信号の伝達、受光素子４および半導体チップ６の間
の信号の伝達、受光素子４および半導体チップ６への電
源電力の供給等は、バンプ構造を有する接続部材１８、
２０および配線用内部リード５６を介して行われる。こ
れによって、シールド導電層５４も接続部材１８を通し
てチップ表面導電層１２と電気的に接続される。したが
って、シールド導電層５４とチップ裏面導電層８を同電
位にすることが可能である。また、シールド導電層５４
と共にチップ裏面導電層８を充分に低いインピーダンス
に保つことができる。更に、シールド導電層５４、チッ
プ裏面導電層８を接地電位にすることができる。なお、
受光素子４および半導体チップ６をリードフレーム５２
上に実装した後、例えばエポキシ樹脂等のモールド用樹
脂によって封止することが好ましい。

【００４４】以上、説明したように本発明の構成によっ
て、半導体チップ６の素子形成面に配置された電子回路
は、半導体チップ６の裏面の形成されたチップ裏面導電
層８と、リードフレーム５２の一部を構成すると共にチ
ップ裏面導電層８と電気的に接続されたシールド導電層
５４によって上下両面から挟まれる。このため、チップ
裏面導電層８は半導体チップ６の主に裏面側から侵入す
る雑音を主に遮断し、シールド導電層１６は半導体チッ
プ６の主にリードフレーム側から侵入する雑音を主に遮
断する。したがって、外部から加えられる雑音に対して
良好なシールド特性を得ることが可能である。

【００４５】なお、第１の実施の形態においては絶縁性
基板２、第２の実施の形態においてリードフレーム５２
を用いる場合をそれぞれ説明したが、半導体搭載部材と
してはこれらに限られることなく、フレキシブル・プリ
ント基板等でもよい。

【００４６】

【発明の効果】以上、詳細に説明したように、本発明に
よって、半導体チップの裏面の設けられるチップ裏面導
電層と、素子形成面と対向する部分に形成されるシール
ド導電層とを設けて、これらの導電層を電気的に接続す
ると共に半導体チップを上下から導電層によって挟むよ
うにした。このため、半導体装置の表面側および裏面側
から侵入する雑音を共に遮断することができる。したが
って、外来電磁雑音に敏感な半導体チップの回路および
信号配線を効果的にシールドできる半導体装置を提供す
ることができる。

【図面の簡単な説明】

【図１】図１は、絶縁性基板を用いた場合の本発明の半
導体装置の平面図である。

【図２】図２は、図１のＡ−Ａ’断面線における断面図
である。

【図３】図３は、図１の半導体装置に使用した半導体チ
ップの上面図である。

【図４】図４は、図１の半導体装置に使用したセラミッ
ク基板の上面図である。

【図５】図５は、リードフレームを用いた場合の本発明
の半導体装置の平面図である。

【図６】図６は、図５のＢ−Ｂ’断面線における断面図
である。

【図７】図７は、従来の技術における半導体装置の平面
図である。

【符号の説明】

１…半導体装置、２…絶縁性基板、４…受光素子、６…
半導体チップ、８…チップ裏面導電層、１０…接続パッ
ド、１２…チップ表面導電層、１４…導電層、１６…シ
ールド導電層、２０…接続部材、２２…配線パターン、
２４…基板裏面導電層２、２６…スルーホール導電部、
２８…信号光、３０…素子形成領域、５０…半導体装
置、５２…リードフレーム、５４…シールド導電層、５
６…配線用内部リード

Claims (6)

【特許請求の範囲】
1. 【請求項１】 素子形成面に設けられるチップ表面導電
   層、前記素子形成面の裏面となるチップ裏面に形成され
   るチップ裏面導電層、前記素子形成面側から前記チップ
   裏面側に貫通するビア接続孔を介して前記チップ裏面導
   電層と前記チップ表面導電層とを電気的に接続するビア
   導電部、を有する半導体チップと、 素子形成面を対向させて前記半導体チップが実装され、
   前記半導体チップと対向する部分にシールド導電層を有
   する半導体チップ搭載部材と、 前記シールド導電層と前記チップ表面導電層とを電気的
   に接続する接続部材と、を備えることを特徴とする半導
   体装置。
2. 【請求項２】 前記半導体搭載部材は、リードフレーム
   であることを特徴とする請求項１に記載の半導体装置。
3. 【請求項３】 前記半導体搭載部材は、絶縁性基板であ
   ることを特徴とする請求項１に記載の半導体装置。
4. 【請求項４】 前記絶縁性基板は、前記半導体チップが
   実装されている実装面の裏面となる基板裏面に設けられ
   る基板裏面導電層、前記実装面から前記基板裏面に貫通
   するスルーホールを介して前記基板裏面導電層と前記シ
   ールド導電層とを電気的に接続するスルーホール導電
   部、を更に備えることを特徴とする請求項３に記載の半
   導体装置。
5. 【請求項５】 前記チップ裏面導電層は全面に形成さ
   れ、前記ビア接続部は前記半導体チップの中央部に設け
   られている、ことを特徴とする請求項１から請求項３の
   いずれかに記載の半導体装置。
6. 【請求項６】 前記半導体チップは、３０μｍ以上の厚
   さを有することを特徴とする請求項１から請求項３のい
   ずれかに記載の半導体装置。