JPH1168039A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH1168039A JPH1168039A JP9219506A JP21950697A JPH1168039A JP H1168039 A JPH1168039 A JP H1168039A JP 9219506 A JP9219506 A JP 9219506A JP 21950697 A JP21950697 A JP 21950697A JP H1168039 A JPH1168039 A JP H1168039A
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- internal
- internal voltage
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Abstract
(57)【要約】
【課題】 ｎＭＯＳ型降圧回路はＭＯＳトランジスタＮ
2 の出力を帰還していないため、内部電圧Ｖiiを使用す
るＤＲＡＭがスタンバイモードを持続すると内部電圧Ｖ
iiが上昇する。これによって、ＤＲＡＭのローレベル判
定のマージンが小さくなる。 【解決手段】 外部から供給される電圧を降圧して内部
電圧とし内部回路に供給する内部降圧回路と、内部回路
のスタンバイ時に前記内部電圧の上昇を抑制する上昇抑
制手段を有する。このため、内部回路のスタンバイ時に
は上昇抑制手段により内部電圧の上昇が抑制され、内部
電圧はアクティブ時の値を保持する。
2 の出力を帰還していないため、内部電圧Ｖiiを使用す
るＤＲＡＭがスタンバイモードを持続すると内部電圧Ｖ
iiが上昇する。これによって、ＤＲＡＭのローレベル判
定のマージンが小さくなる。 【解決手段】 外部から供給される電圧を降圧して内部
電圧とし内部回路に供給する内部降圧回路と、内部回路
のスタンバイ時に前記内部電圧の上昇を抑制する上昇抑
制手段を有する。このため、内部回路のスタンバイ時に
は上昇抑制手段により内部電圧の上昇が抑制され、内部
電圧はアクティブ時の値を保持する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、内部降圧回路を有する半導体集積回路に関する。半
導体集積回路においては、集積度が進むにつれトランジ
スタの信頼性確保や消費電流の削減といった目的から、
駆動電圧を下げる必要がある。ところが、駆動電圧は外
部インターフェース等の関係から自由に設定出来ないた
め、内部降圧回路を使用して外部から供給される駆動電
圧を変換し、所望の電圧を得ている。
し、内部降圧回路を有する半導体集積回路に関する。半
導体集積回路においては、集積度が進むにつれトランジ
スタの信頼性確保や消費電流の削減といった目的から、
駆動電圧を下げる必要がある。ところが、駆動電圧は外
部インターフェース等の関係から自由に設定出来ないた
め、内部降圧回路を使用して外部から供給される駆動電
圧を変換し、所望の電圧を得ている。
【０００２】
【従来の技術】図１１及び図１２は従来回路の各例の回
路図を示す。図１１に示すｐＭＯＳ型降圧回路は、内部
電圧Ｖiiを差動増幅回路１０で基準電圧Ｖref と差動増
幅し、その増幅電圧をｐチャネルＭＯＳトランジスタＰ
1 のゲートに印加することにより内部電圧Ｖiiを一定値
とする。
路図を示す。図１１に示すｐＭＯＳ型降圧回路は、内部
電圧Ｖiiを差動増幅回路１０で基準電圧Ｖref と差動増
幅し、その増幅電圧をｐチャネルＭＯＳトランジスタＰ
1 のゲートに印加することにより内部電圧Ｖiiを一定値
とする。
【０００３】図１２に示すｎＭＯＳ型降圧回路は、ｐチ
ャネルＭＯＳトランジスタＰ2 のドレインにダイオード
接続したｎチャネルＭＯＳトランジスタＮ1 及び抵抗Ｒ
1 ，Ｒ2 による分圧回路を接続して、Ｒ1 ，Ｒ2 の接続
点の電圧Ｖ1 を差動増幅回路１０に供給する。ここで得
られた電圧Ｖ1 と基準電圧Ｖref との差電圧をＭＯＳト
ランジスタＰ2 のゲートに印加し、ＭＯＳトランジスタ
Ｐ2 のドレイン電圧をｎチャネルＭＯＳトランジスタＮ
2 のゲートに印加する。そしてＭＯＳトランジスタＮ2
のソースから内部電圧Ｖiiを出力する。
ャネルＭＯＳトランジスタＰ2 のドレインにダイオード
接続したｎチャネルＭＯＳトランジスタＮ1 及び抵抗Ｒ
1 ，Ｒ2 による分圧回路を接続して、Ｒ1 ，Ｒ2 の接続
点の電圧Ｖ1 を差動増幅回路１０に供給する。ここで得
られた電圧Ｖ1 と基準電圧Ｖref との差電圧をＭＯＳト
ランジスタＰ2 のゲートに印加し、ＭＯＳトランジスタ
Ｐ2 のドレイン電圧をｎチャネルＭＯＳトランジスタＮ
2 のゲートに印加する。そしてＭＯＳトランジスタＮ2
のソースから内部電圧Ｖiiを出力する。
【０００４】
【発明が解決しようとする課題】従来のｐＭＯＳ型降圧
回路は、帰還動作を行っているため、位相余裕が充分に
ないと発振のおそれがあり、たとえばアクティブ／スタ
ンバイで負荷の変化が大きい場合には位相余裕の取り方
が困難となり電圧Ｖiiが不安定となる。また、ｐチャネ
ルＭＯＳトランジスタＰ1 のゲートを駆動しているた
め、ドレイン・ソース間電流Ｉdsの変化が急峻で電源電
圧ＶCCにノイズを与え易い等の問題があった。
回路は、帰還動作を行っているため、位相余裕が充分に
ないと発振のおそれがあり、たとえばアクティブ／スタ
ンバイで負荷の変化が大きい場合には位相余裕の取り方
が困難となり電圧Ｖiiが不安定となる。また、ｐチャネ
ルＭＯＳトランジスタＰ1 のゲートを駆動しているた
め、ドレイン・ソース間電流Ｉdsの変化が急峻で電源電
圧ＶCCにノイズを与え易い等の問題があった。
【０００５】また、従来のｎＭＯＳ型降圧回路は、ＭＯ
ＳトランジスタＮ2 のゲート電圧発生部で電圧Ｖ1 を帰
還しているものの、負荷の変化が変化がないため安定化
設計し易い。またＭＯＳトランジスタＮ2 の出力は帰還
していないので発振のおそれはなく、ＭＯＳトランジス
タＮ2 のゲート・ソース間電圧は急変しないのでｐＭＯ
Ｓ型降圧回路と比較して電源電圧ＶCCにノイズを与えに
くい。
ＳトランジスタＮ2 のゲート電圧発生部で電圧Ｖ1 を帰
還しているものの、負荷の変化が変化がないため安定化
設計し易い。またＭＯＳトランジスタＮ2 の出力は帰還
していないので発振のおそれはなく、ＭＯＳトランジス
タＮ2 のゲート・ソース間電圧は急変しないのでｐＭＯ
Ｓ型降圧回路と比較して電源電圧ＶCCにノイズを与えに
くい。
【０００６】しかし、この回路はＭＯＳトランジスタＮ
2 の出力を帰還していないため、内部電圧Ｖiiを使用す
るＤＲＡＭ等の内部回路がスタンバイモードを持続する
と内部電圧Ｖiiが上昇していく。このため、スタンバイ
モードが長く持続した後のＤＲＡＭの１回目のアクセス
時と、アクセスが数回連続したときとでは、内部電圧Ｖ
iiから作られるハイレベル判定のための閾値ＶＩＨが変
動し、また、内部電圧Ｖiiから作られるセンスアンプの
プリチャージ電圧Ｖprが変動する。これによってローレ
ベル判定のマージンが小さくなるという問題があった。
2 の出力を帰還していないため、内部電圧Ｖiiを使用す
るＤＲＡＭ等の内部回路がスタンバイモードを持続する
と内部電圧Ｖiiが上昇していく。このため、スタンバイ
モードが長く持続した後のＤＲＡＭの１回目のアクセス
時と、アクセスが数回連続したときとでは、内部電圧Ｖ
iiから作られるハイレベル判定のための閾値ＶＩＨが変
動し、また、内部電圧Ｖiiから作られるセンスアンプの
プリチャージ電圧Ｖprが変動する。これによってローレ
ベル判定のマージンが小さくなるという問題があった。
【０００７】本発明は上記の点に鑑みなされたもので、
スタンバイ時の内部電圧の上昇を抑制することにより、
内部回路としてのＤＲＡＭのＶＩＨの変動をおさえロー
レベル判定のマージンが小さくなることを防止できる半
導体集積回路を提供することを目的とする。
スタンバイ時の内部電圧の上昇を抑制することにより、
内部回路としてのＤＲＡＭのＶＩＨの変動をおさえロー
レベル判定のマージンが小さくなることを防止できる半
導体集積回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】請求項１に記載の発明
は、図１に示すように外部から供給される電圧を降圧し
て内部電圧Ｖiiとし内部回路に供給する内部降圧回路
と、前記内部回路のスタンバイ時に前記内部電圧の上昇
を抑制する上昇抑制手段Ｍ１を有する。
は、図１に示すように外部から供給される電圧を降圧し
て内部電圧Ｖiiとし内部回路に供給する内部降圧回路
と、前記内部回路のスタンバイ時に前記内部電圧の上昇
を抑制する上昇抑制手段Ｍ１を有する。
【０００９】このため、内部回路のスタンバイ時には上
昇抑制手段により内部電圧の上昇が抑制され、内部電圧
はアクティブ時の値を保持する。請求項２に記載の発明
は、図１に示すように請求項１記載の半導体集積回路に
おいて、前記上昇抑制手段Ｍ１は、前記内部電圧を検出
して帰還電圧を生成し、前記内部降圧回路の内部電圧を
出力するｎチャネルＭＯＳトランジスタＱ1 のバックゲ
ートに印加する。
昇抑制手段により内部電圧の上昇が抑制され、内部電圧
はアクティブ時の値を保持する。請求項２に記載の発明
は、図１に示すように請求項１記載の半導体集積回路に
おいて、前記上昇抑制手段Ｍ１は、前記内部電圧を検出
して帰還電圧を生成し、前記内部降圧回路の内部電圧を
出力するｎチャネルＭＯＳトランジスタＱ1 のバックゲ
ートに印加する。
【００１０】このため、スタンバイ時に内部電圧が上昇
すると、内部電圧を出力するｎチャネルＭＯＳトランジ
スタのバックゲートに印加される帰還電圧が変化して上
記出力用のＭＯＳトランジスタの閾値が変化し、内部電
圧を略一定に保持できる。請求項３に記載の発明は、図
２に示すように請求項１記載の半導体集積回路におい
て、前記上昇抑制手段Ｍ１は、前記内部電圧を検出して
帰還電圧を生成し、前記内部降圧回路の内部電圧を出力
するトランジスタＱ1 を駆動するｎチャネルＭＯＳトラ
ンジスタＱ2 のバックゲートに印加する。
すると、内部電圧を出力するｎチャネルＭＯＳトランジ
スタのバックゲートに印加される帰還電圧が変化して上
記出力用のＭＯＳトランジスタの閾値が変化し、内部電
圧を略一定に保持できる。請求項３に記載の発明は、図
２に示すように請求項１記載の半導体集積回路におい
て、前記上昇抑制手段Ｍ１は、前記内部電圧を検出して
帰還電圧を生成し、前記内部降圧回路の内部電圧を出力
するトランジスタＱ1 を駆動するｎチャネルＭＯＳトラ
ンジスタＱ2 のバックゲートに印加する。
【００１１】このため、スタンバイ時に内部電圧が上昇
すると、内部電圧を出力するトランジスタを駆動するｎ
チャネルＭＯＳトランジスタのバックゲートに印加され
る帰還電圧が変化して上記駆動用のＭＯＳトランジスタ
の閾値が変化し、上記出力用のトランジスタの駆動力が
変化することによって内部電圧を略一定に保持できる。
すると、内部電圧を出力するトランジスタを駆動するｎ
チャネルＭＯＳトランジスタのバックゲートに印加され
る帰還電圧が変化して上記駆動用のＭＯＳトランジスタ
の閾値が変化し、上記出力用のトランジスタの駆動力が
変化することによって内部電圧を略一定に保持できる。
【００１２】請求項４に記載の発明は、請求項２又は３
記載の半導体集積回路において、前記上昇抑制手段は、
前記内部電圧を基準電圧と差動増幅して前記帰還電圧を
生成する。これによって、帰還電圧が内部電圧の検出値
より低い場合はもちろん高い場合にも上記帰還電圧を生
成できる。
記載の半導体集積回路において、前記上昇抑制手段は、
前記内部電圧を基準電圧と差動増幅して前記帰還電圧を
生成する。これによって、帰還電圧が内部電圧の検出値
より低い場合はもちろん高い場合にも上記帰還電圧を生
成できる。
【００１３】請求項５に記載の発明は、請求項２又は３
記載の半導体集積回路において、前記上昇抑制手段は、
前記内部電圧を分圧して前記帰還電圧を生成する。これ
によって簡単な回路で帰還電圧を生成できる。請求項６
に記載の発明は、図３に示すように請求項１記載の半導
体集積回路において、前記上昇抑制手段Ｍ１は、前記内
部回路のスタンバイ時にモード信号によって、前記内部
降圧回路の内部電圧を出力するトランジスタを駆動する
ｎチャネルＭＯＳトランジスタＱ2 のソース電圧を可変
する。
記載の半導体集積回路において、前記上昇抑制手段は、
前記内部電圧を分圧して前記帰還電圧を生成する。これ
によって簡単な回路で帰還電圧を生成できる。請求項６
に記載の発明は、図３に示すように請求項１記載の半導
体集積回路において、前記上昇抑制手段Ｍ１は、前記内
部回路のスタンバイ時にモード信号によって、前記内部
降圧回路の内部電圧を出力するトランジスタを駆動する
ｎチャネルＭＯＳトランジスタＱ2 のソース電圧を可変
する。
【００１４】これによって、スタンバイ時に上記出力用
のトランジスタの駆動力が変化し、内部電圧を略一定に
保持できる。
のトランジスタの駆動力が変化し、内部電圧を略一定に
保持できる。
【００１５】
【発明の実施の形態】図４は本発明の第１実施例の回路
図を示す。同図中、ｐチャネルＭＯＳトランジスタＰ2
のドレインにダイオード接続したｎチャネルＭＯＳトラ
ンジスタＮ1及び抵抗Ｒ1 ，Ｒ2 による分圧回路を接続
して、抵抗Ｒ1 ，Ｒ2 の接続点の電圧Ｖ1 を差動増幅回
路１０に供給する。ここで得られた電圧Ｖ1 と基準電圧
Ｖrefとの差電圧の増幅電圧をＭＯＳトランジスタＰ2
のゲートに印加し、ＭＯＳトランジスタＰ2 のドレイン
電圧をｎチャネルＭＯＳトランジスタＮ2 のゲートに印
加する。そしてＭＯＳトランジスタＮ2 のソースから出
力ライン１２に内部電圧Ｖiiを出力する。ＭＯＳトラン
ジスタＮ2 のバックゲートには電源電圧ＶSSが印加され
ている。
図を示す。同図中、ｐチャネルＭＯＳトランジスタＰ2
のドレインにダイオード接続したｎチャネルＭＯＳトラ
ンジスタＮ1及び抵抗Ｒ1 ，Ｒ2 による分圧回路を接続
して、抵抗Ｒ1 ，Ｒ2 の接続点の電圧Ｖ1 を差動増幅回
路１０に供給する。ここで得られた電圧Ｖ1 と基準電圧
Ｖrefとの差電圧の増幅電圧をＭＯＳトランジスタＰ2
のゲートに印加し、ＭＯＳトランジスタＰ2 のドレイン
電圧をｎチャネルＭＯＳトランジスタＮ2 のゲートに印
加する。そしてＭＯＳトランジスタＮ2 のソースから出
力ライン１２に内部電圧Ｖiiを出力する。ＭＯＳトラン
ジスタＮ2 のバックゲートには電源電圧ＶSSが印加され
ている。
【００１６】出力ライン１２には低域フィルタ１４と差
動増幅回路１８とからなる上昇抑制手段としての帰還回
路が接続されている。低域フィルタ１４は抵抗Ｒ3 とＭ
ＯＳ容量Ｃ1 とから構成されており、内部電圧Ｖiiの高
域成分のノイズを除去して差動増幅回路１８に供給す
る。差動増幅回路１８はノイズを除去された内部電圧Ｖ
iiと基準電圧Ｖref との差動増幅を行い、その差電圧の
増幅電圧をバックゲート電圧Ｖｂとしてダイオード接続
したＭＯＳトランジスタＮ1 のバックゲートに印加す
る。
動増幅回路１８とからなる上昇抑制手段としての帰還回
路が接続されている。低域フィルタ１４は抵抗Ｒ3 とＭ
ＯＳ容量Ｃ1 とから構成されており、内部電圧Ｖiiの高
域成分のノイズを除去して差動増幅回路１８に供給す
る。差動増幅回路１８はノイズを除去された内部電圧Ｖ
iiと基準電圧Ｖref との差動増幅を行い、その差電圧の
増幅電圧をバックゲート電圧Ｖｂとしてダイオード接続
したＭＯＳトランジスタＮ1 のバックゲートに印加す
る。
【００１７】ここで、内部電圧ＶiiとＭＯＳトランジス
タＮ2 のゲート・ソース間電流ＩＶiiとの関係は図５に
示すようになる。また、ＭＯＳトランジスタＮ1 のバッ
クゲート・ソース間電圧Ｖbsと閾値電圧との関係は図６
に示すようになる。つまり、スタンバイモードとなって
内部電圧Ｖiiが上昇するとＭＯＳトランジスタＮ1 のバ
ックゲート電圧Ｖｂが上昇してＭＯＳトランジスタＮ1
の閾値が低下し、ＭＯＳトランジスタＮ2 のゲート電圧
が低下することにより内部電圧Ｖiiが略一定に保持され
る。
タＮ2 のゲート・ソース間電流ＩＶiiとの関係は図５に
示すようになる。また、ＭＯＳトランジスタＮ1 のバッ
クゲート・ソース間電圧Ｖbsと閾値電圧との関係は図６
に示すようになる。つまり、スタンバイモードとなって
内部電圧Ｖiiが上昇するとＭＯＳトランジスタＮ1 のバ
ックゲート電圧Ｖｂが上昇してＭＯＳトランジスタＮ1
の閾値が低下し、ＭＯＳトランジスタＮ2 のゲート電圧
が低下することにより内部電圧Ｖiiが略一定に保持され
る。
【００１８】図７は本発明の第２実施例の回路図を示
す。同図中、ｐチャネルＭＯＳトランジスタＰ2 のドレ
インにダイオード接続したｎチャネルＭＯＳトランジス
タＮ1及び抵抗Ｒ1 ，Ｒ2 による分圧回路を接続して、
抵抗Ｒ1 ，Ｒ2 の接続点の電圧Ｖ1 を差動増幅回路１０
に供給する。ここで得られた電圧Ｖ1 と基準電圧Ｖref
との差電圧の増幅電圧をＭＯＳトランジスタＰ2 のゲー
トに印加し、ＭＯＳトランジスタＰ2 のドレイン電圧を
ｎチャネルＭＯＳトランジスタＮ2 のゲートに印加す
る。そしてＭＯＳトランジスタＮ2 のソースから出力ラ
イン１２に内部電圧Ｖiiを出力する。ＭＯＳトランジス
タＮ2 のバックゲートには電源電圧ＶSSが印加されてい
る。
す。同図中、ｐチャネルＭＯＳトランジスタＰ2 のドレ
インにダイオード接続したｎチャネルＭＯＳトランジス
タＮ1及び抵抗Ｒ1 ，Ｒ2 による分圧回路を接続して、
抵抗Ｒ1 ，Ｒ2 の接続点の電圧Ｖ1 を差動増幅回路１０
に供給する。ここで得られた電圧Ｖ1 と基準電圧Ｖref
との差電圧の増幅電圧をＭＯＳトランジスタＰ2 のゲー
トに印加し、ＭＯＳトランジスタＰ2 のドレイン電圧を
ｎチャネルＭＯＳトランジスタＮ2 のゲートに印加す
る。そしてＭＯＳトランジスタＮ2 のソースから出力ラ
イン１２に内部電圧Ｖiiを出力する。ＭＯＳトランジス
タＮ2 のバックゲートには電源電圧ＶSSが印加されてい
る。
【００１９】出力ライン１２には分圧抵抗Ｒ4 ，Ｒ
5 と、抵抗Ｒ4 と共に低域フィルタを構成するＭＯＳ容
量Ｃ2 とにより上昇抑制手段としての帰還回路２０が接
続されている。帰還回路は内部電圧Ｖiiを分圧し、か
つ、高域成分のノイズを除去してバックゲート電圧Ｖｂ
としてＭＯＳトランジスタＮ1 のバックゲートに印加す
る。この実施例は帰還回路２０で増幅が必要のない場合
の回路である。スタンバイモードとなって内部電圧Ｖii
が上昇するとＭＯＳトランジスタＮ1 のバックゲート電
圧Ｖｂが上昇してＭＯＳトランジスタＮ1 の閾値が低下
し、ＭＯＳトランジスタＮ2 のゲート電圧が低下するこ
とにより内部電圧Ｖiiが下がる方向となり、Ｖiiが略一
定に保持される。
5 と、抵抗Ｒ4 と共に低域フィルタを構成するＭＯＳ容
量Ｃ2 とにより上昇抑制手段としての帰還回路２０が接
続されている。帰還回路は内部電圧Ｖiiを分圧し、か
つ、高域成分のノイズを除去してバックゲート電圧Ｖｂ
としてＭＯＳトランジスタＮ1 のバックゲートに印加す
る。この実施例は帰還回路２０で増幅が必要のない場合
の回路である。スタンバイモードとなって内部電圧Ｖii
が上昇するとＭＯＳトランジスタＮ1 のバックゲート電
圧Ｖｂが上昇してＭＯＳトランジスタＮ1 の閾値が低下
し、ＭＯＳトランジスタＮ2 のゲート電圧が低下するこ
とにより内部電圧Ｖiiが下がる方向となり、Ｖiiが略一
定に保持される。
【００２０】図８は本発明の第３実施例の回路図を示
す。同図中、ｐチャネルＭＯＳトランジスタＰ2 のドレ
インにダイオード接続したｎチャネルＭＯＳトランジス
タＮ1及び抵抗Ｒ1 ，Ｒ2 による分圧回路を接続して、
抵抗Ｒ1 ，Ｒ2 の接続点の電圧Ｖ1 を差動増幅回路１０
に供給する。ここで得られた電圧Ｖ1 と基準電圧Ｖref
との差電圧の増幅電圧をＭＯＳトランジスタＰ2 のゲー
トに印加し、ＭＯＳトランジスタＰ2 のドレイン電圧を
ｎチャネルＭＯＳトランジスタＮ2 のゲートに印加す
る。そしてＭＯＳトランジスタＮ2 のソースから出力ラ
イン１２に内部電圧Ｖiiを出力する。ＭＯＳトランジス
タＮ2 のバックゲートには電源電圧ＶSSが印加されてい
る。 出力ライン１２には分圧抵抗Ｒ6 ，Ｒ7 ，Ｒ8 及
びアナログスイッチ２３，２４よりなる上昇抑制手段と
しての帰還回路２２が設けられている。アナログスイッ
チ２３，２４は端子２５より供給される信号ｒａｓｚ及
びインバータ２６によるその反転信号でスイッチングさ
れ、スタンバイモード時にアナログスイッチ２３のみが
オンし抵抗Ｒ6 ，Ｒ7 の接続点の電圧が出力され、アク
ティブモード時にはアナログスイッチ２４のみがオンと
なり、抵抗Ｒ7 ，Ｒ8 の接続点の電圧が出力される。ア
ナログスイッチ２３，２４の出力電圧はバックゲート電
圧ＶｆとしてＭＯＳトランジスタＮ1 のバックゲートに
印加される。つまり、アクティブモード時に対してスタ
ンバイモード時には小さな分圧比で高くされた内部電圧
Ｖiiの分圧電圧がトランジスタＮ1 のバックゲートに印
加される。
す。同図中、ｐチャネルＭＯＳトランジスタＰ2 のドレ
インにダイオード接続したｎチャネルＭＯＳトランジス
タＮ1及び抵抗Ｒ1 ，Ｒ2 による分圧回路を接続して、
抵抗Ｒ1 ，Ｒ2 の接続点の電圧Ｖ1 を差動増幅回路１０
に供給する。ここで得られた電圧Ｖ1 と基準電圧Ｖref
との差電圧の増幅電圧をＭＯＳトランジスタＰ2 のゲー
トに印加し、ＭＯＳトランジスタＰ2 のドレイン電圧を
ｎチャネルＭＯＳトランジスタＮ2 のゲートに印加す
る。そしてＭＯＳトランジスタＮ2 のソースから出力ラ
イン１２に内部電圧Ｖiiを出力する。ＭＯＳトランジス
タＮ2 のバックゲートには電源電圧ＶSSが印加されてい
る。 出力ライン１２には分圧抵抗Ｒ6 ，Ｒ7 ，Ｒ8 及
びアナログスイッチ２３，２４よりなる上昇抑制手段と
しての帰還回路２２が設けられている。アナログスイッ
チ２３，２４は端子２５より供給される信号ｒａｓｚ及
びインバータ２６によるその反転信号でスイッチングさ
れ、スタンバイモード時にアナログスイッチ２３のみが
オンし抵抗Ｒ6 ，Ｒ7 の接続点の電圧が出力され、アク
ティブモード時にはアナログスイッチ２４のみがオンと
なり、抵抗Ｒ7 ，Ｒ8 の接続点の電圧が出力される。ア
ナログスイッチ２３，２４の出力電圧はバックゲート電
圧ＶｆとしてＭＯＳトランジスタＮ1 のバックゲートに
印加される。つまり、アクティブモード時に対してスタ
ンバイモード時には小さな分圧比で高くされた内部電圧
Ｖiiの分圧電圧がトランジスタＮ1 のバックゲートに印
加される。
【００２１】これによってスタンバイモードとなって内
部電圧Ｖiiが上昇するとＭＯＳトランジスタＮ1 のバッ
クゲート電圧Ｖｆが低下し、ＭＯＳトランジスタＮ2 の
ゲート電圧が低下することにより内部電圧Ｖiiが略一定
に保持される。図９は本発明の第４実施例の回路図を示
す。同図中、ｐチャネルＭＯＳトランジスタＰ2 のドレ
インにダイオード接続したｎチャネルＭＯＳトランジス
タＮ1及び抵抗Ｒ1 ，Ｒ2 による分圧回路を接続して、
抵抗Ｒ1 ，Ｒ2 の接続点の電圧Ｖ1 を差動増幅回路１０
に供給する。ここで得られた電圧Ｖ1 と基準電圧Ｖref
との差電圧の増幅電圧をＭＯＳトランジスタＰ2 のゲー
トに印加し、ＭＯＳトランジスタＰ2 のドレイン電圧を
ｎチャネルＭＯＳトランジスタＮ2 のゲートに印加す
る。そしてＭＯＳトランジスタＮ2 のソースから出力ラ
イン１２に内部電圧Ｖiiを出力する。
部電圧Ｖiiが上昇するとＭＯＳトランジスタＮ1 のバッ
クゲート電圧Ｖｆが低下し、ＭＯＳトランジスタＮ2 の
ゲート電圧が低下することにより内部電圧Ｖiiが略一定
に保持される。図９は本発明の第４実施例の回路図を示
す。同図中、ｐチャネルＭＯＳトランジスタＰ2 のドレ
インにダイオード接続したｎチャネルＭＯＳトランジス
タＮ1及び抵抗Ｒ1 ，Ｒ2 による分圧回路を接続して、
抵抗Ｒ1 ，Ｒ2 の接続点の電圧Ｖ1 を差動増幅回路１０
に供給する。ここで得られた電圧Ｖ1 と基準電圧Ｖref
との差電圧の増幅電圧をＭＯＳトランジスタＰ2 のゲー
トに印加し、ＭＯＳトランジスタＰ2 のドレイン電圧を
ｎチャネルＭＯＳトランジスタＮ2 のゲートに印加す
る。そしてＭＯＳトランジスタＮ2 のソースから出力ラ
イン１２に内部電圧Ｖiiを出力する。
【００２２】出力ライン１２には低域フィルタ１４と差
動増幅回路２８とからなる上昇抑制手段としての帰還回
路が接続されている。低域フィルタ１４は抵抗Ｒ3 とＭ
ＯＳ容量Ｃ1 とから構成されており、内部電圧Ｖiiに含
まれるノイズ等の高域成分を除去して差動増幅回路２８
に供給する。差動増幅回路２８は基準電圧Ｖref とノイ
ズを除去された内部電圧Ｖiiとの差動増幅を行い、その
差電圧の増幅電圧をＭＯＳトランジスタＮ2 のバックゲ
ートに印加する。なお、ＭＯＳトランジスタＮ 1 のバッ
クゲートは電源電圧ＶSSが印加されている。
動増幅回路２８とからなる上昇抑制手段としての帰還回
路が接続されている。低域フィルタ１４は抵抗Ｒ3 とＭ
ＯＳ容量Ｃ1 とから構成されており、内部電圧Ｖiiに含
まれるノイズ等の高域成分を除去して差動増幅回路２８
に供給する。差動増幅回路２８は基準電圧Ｖref とノイ
ズを除去された内部電圧Ｖiiとの差動増幅を行い、その
差電圧の増幅電圧をＭＯＳトランジスタＮ2 のバックゲ
ートに印加する。なお、ＭＯＳトランジスタＮ 1 のバッ
クゲートは電源電圧ＶSSが印加されている。
【００２３】ここで、スタンバイモードとなって内部電
圧Ｖiiが上昇するとＭＯＳトランジスタＮ1 のバックゲ
ート電圧が低下し、ＭＯＳトランジスタＮ2 の閾値電圧
が大きくなり、そのソース電圧が低下することにより内
部電圧Ｖiiが略一定に保持される。図１０は本発明の第
５実施例の回路図を示す。同図中、ｐチャネルＭＯＳト
ランジスタＰ2 のドレインにダイオード接続したｎチャ
ネルＭＯＳトランジスタＮ 1 及び抵抗Ｒ1 ，Ｒ2 による
分圧回路を接続して、抵抗Ｒ1 ，Ｒ2 の接続点の電圧Ｖ
2 を差動増幅回路１０に供給する。また、抵抗Ｒ1 と並
列に抵抗Ｒ１０とスイッチＳＷとの上昇抑制手段として
の直列接続回路が接続されている。スイッチＳＷには端
子３０より信号ｒａｓｚが供給される。ここで得られた
電圧Ｖ2 と基準電圧Ｖref との差電圧の増幅電圧をＭＯ
ＳトランジスタＰ2 のゲートに印加し、ＭＯＳトランジ
スタＰ2 のドレイン電圧をｎチャネルＭＯＳトランジス
タＮ2のゲートに印加する。そしてＭＯＳトランジスタ
Ｎ2 のソースから出力ライン１２に内部電圧Ｖiiを出力
する。ＭＯＳトランジスタＮ2 のバックゲートには電源
電圧ＶSSが印加されている。
圧Ｖiiが上昇するとＭＯＳトランジスタＮ1 のバックゲ
ート電圧が低下し、ＭＯＳトランジスタＮ2 の閾値電圧
が大きくなり、そのソース電圧が低下することにより内
部電圧Ｖiiが略一定に保持される。図１０は本発明の第
５実施例の回路図を示す。同図中、ｐチャネルＭＯＳト
ランジスタＰ2 のドレインにダイオード接続したｎチャ
ネルＭＯＳトランジスタＮ 1 及び抵抗Ｒ1 ，Ｒ2 による
分圧回路を接続して、抵抗Ｒ1 ，Ｒ2 の接続点の電圧Ｖ
2 を差動増幅回路１０に供給する。また、抵抗Ｒ1 と並
列に抵抗Ｒ１０とスイッチＳＷとの上昇抑制手段として
の直列接続回路が接続されている。スイッチＳＷには端
子３０より信号ｒａｓｚが供給される。ここで得られた
電圧Ｖ2 と基準電圧Ｖref との差電圧の増幅電圧をＭＯ
ＳトランジスタＰ2 のゲートに印加し、ＭＯＳトランジ
スタＰ2 のドレイン電圧をｎチャネルＭＯＳトランジス
タＮ2のゲートに印加する。そしてＭＯＳトランジスタ
Ｎ2 のソースから出力ライン１２に内部電圧Ｖiiを出力
する。ＭＯＳトランジスタＮ2 のバックゲートには電源
電圧ＶSSが印加されている。
【００２４】ここで、スイッチＳＷは信号ｒａｓｚによ
ってスタンバイモード時にオンし、アクティブモード時
にオフする。つまり、アクティブモードではＭＯＳトラ
ンジスタＮ1 のソース電圧は抵抗Ｒ1 ，Ｒ2 で分圧され
ているがスタンバイモードでは抵抗Ｒ1 と並列に抵抗Ｒ
10が接続されて抵抗Ｒ1 ，Ｒ10の合成抵抗値が小さくな
り、ＭＯＳトランジスタＮ1 のソース電圧が低下してＭ
ＯＳトランジスタＮ2のゲート電圧が低下する。これに
より、内部電圧Ｖiiが一定に保持される。
ってスタンバイモード時にオンし、アクティブモード時
にオフする。つまり、アクティブモードではＭＯＳトラ
ンジスタＮ1 のソース電圧は抵抗Ｒ1 ，Ｒ2 で分圧され
ているがスタンバイモードでは抵抗Ｒ1 と並列に抵抗Ｒ
10が接続されて抵抗Ｒ1 ，Ｒ10の合成抵抗値が小さくな
り、ＭＯＳトランジスタＮ1 のソース電圧が低下してＭ
ＯＳトランジスタＮ2のゲート電圧が低下する。これに
より、内部電圧Ｖiiが一定に保持される。
【００２５】
【発明の効果】上述の如く、請求項１に記載の発明は、
図１に示すように外部から供給される電圧を降圧して内
部電圧とし内部回路に供給する内部降圧回路と、前記内
部回路のスタンバイ時に前記内部電圧の上昇を抑制する
上昇抑制手段を有する。
図１に示すように外部から供給される電圧を降圧して内
部電圧とし内部回路に供給する内部降圧回路と、前記内
部回路のスタンバイ時に前記内部電圧の上昇を抑制する
上昇抑制手段を有する。
【００２６】このため、内部回路のスタンバイ時には上
昇抑制手段により内部電圧の上昇が抑制され、内部電圧
はアクティブ時の値を保持する。また、請求項２に記載
の発明は、図１に示すように請求項１記載の半導体集積
回路において、前記上昇抑制手段は、前記内部電圧を検
出して帰還電圧を生成し、前記内部降圧回路の内部電圧
を出力するｎチャネルＭＯＳトランジスタのバックゲー
トに印加する。
昇抑制手段により内部電圧の上昇が抑制され、内部電圧
はアクティブ時の値を保持する。また、請求項２に記載
の発明は、図１に示すように請求項１記載の半導体集積
回路において、前記上昇抑制手段は、前記内部電圧を検
出して帰還電圧を生成し、前記内部降圧回路の内部電圧
を出力するｎチャネルＭＯＳトランジスタのバックゲー
トに印加する。
【００２７】このため、スタンバイ時に内部電圧が上昇
すると、内部電圧を出力するｎチャネルＭＯＳトランジ
スタのバックゲートに印加される帰還電圧が変化して上
記出力用のＭＯＳトランジスタの閾値が変化し、内部電
圧を略一定に保持できる。また、請求項３に記載の発明
は、図２に示すように請求項１記載の半導体集積回路に
おいて、前記上昇抑制手段は、前記内部電圧を検出して
帰還電圧を生成し、前記内部降圧回路の内部電圧を出力
するトランジスタを駆動するｎチャネルＭＯＳトランジ
スタのバックゲートに印加する。
すると、内部電圧を出力するｎチャネルＭＯＳトランジ
スタのバックゲートに印加される帰還電圧が変化して上
記出力用のＭＯＳトランジスタの閾値が変化し、内部電
圧を略一定に保持できる。また、請求項３に記載の発明
は、図２に示すように請求項１記載の半導体集積回路に
おいて、前記上昇抑制手段は、前記内部電圧を検出して
帰還電圧を生成し、前記内部降圧回路の内部電圧を出力
するトランジスタを駆動するｎチャネルＭＯＳトランジ
スタのバックゲートに印加する。
【００２８】このため、スタンバイ時に内部電圧が上昇
すると、内部電圧を出力するトランジスタを駆動するｎ
チャネルＭＯＳトランジスタのバックゲートに印加され
る帰還電圧が変化して上記駆動用のＭＯＳトランジスタ
の閾値が変化し、上記出力用のトランジスタの駆動力が
変化することによって内部電圧を略一定に保持できる。
すると、内部電圧を出力するトランジスタを駆動するｎ
チャネルＭＯＳトランジスタのバックゲートに印加され
る帰還電圧が変化して上記駆動用のＭＯＳトランジスタ
の閾値が変化し、上記出力用のトランジスタの駆動力が
変化することによって内部電圧を略一定に保持できる。
【００２９】また、請求項４に記載の発明は、請求項２
又は３記載の半導体集積回路において、前記上昇抑制手
段は、前記内部電圧を基準電圧と差動増幅して前記帰還
電圧を生成する。これによって、帰還電圧が内部電圧の
検出値より低い場合はもちろん高い場合にも上記帰還電
圧を生成できる。
又は３記載の半導体集積回路において、前記上昇抑制手
段は、前記内部電圧を基準電圧と差動増幅して前記帰還
電圧を生成する。これによって、帰還電圧が内部電圧の
検出値より低い場合はもちろん高い場合にも上記帰還電
圧を生成できる。
【００３０】また、請求項５に記載の発明は、請求項２
又は３記載の半導体集積回路において、前記上昇抑制手
段は、前記内部電圧を分圧して前記帰還電圧を生成す
る。これによって簡単な回路で帰還電圧を生成できる。
また、請求項６に記載の発明は、図３に示すように請求
項１記載の半導体集積回路において、前記上昇抑制手段
は、前記内部回路のスタンバイ時にモード信号によっ
て、前記内部降圧回路の内部電圧を出力するトランジス
タを駆動するｎチャネルＭＯＳトランジスタのソース電
圧を可変する。
又は３記載の半導体集積回路において、前記上昇抑制手
段は、前記内部電圧を分圧して前記帰還電圧を生成す
る。これによって簡単な回路で帰還電圧を生成できる。
また、請求項６に記載の発明は、図３に示すように請求
項１記載の半導体集積回路において、前記上昇抑制手段
は、前記内部回路のスタンバイ時にモード信号によっ
て、前記内部降圧回路の内部電圧を出力するトランジス
タを駆動するｎチャネルＭＯＳトランジスタのソース電
圧を可変する。
【００３１】これによって、スタンバイ時に上記出力用
のトランジスタの駆動力が変化し、内部電圧を略一定に
保持できる。
のトランジスタの駆動力が変化し、内部電圧を略一定に
保持できる。
【図１】本発明の原理図である。
【図２】本発明の原理図である。
【図３】本発明の原理図である。
【図４】本発明の第１実施例の回路図である。
【図５】本発明を説明するための特性図である。
【図６】本発明を説明するための特性図である。
【図７】本発明の第２実施例の回路図である。
【図８】本発明の第３実施例の回路図である。
【図９】本発明の第４実施例の回路図である。
【図１０】本発明の第５実施例の回路図である。
【図１１】従来回路の回路図である。
【図１２】従来回路の回路図である。
１０，１８，２８ 差動増幅回路 １２ 出力ライン １４ 低域フィルタ ２０，２２ 帰還回路 Ｐ1 ，Ｐ2 ｐチャネルＭＯＳトランジスタ Ｎ1 ，Ｎ2 ｎチャネルＭＯＳトランジスタ Ｒ1 〜Ｒ10 抵抗 Ｃ1 ，Ｃ2 ＭＯＳ容量 Ｍ１ 上昇抑制手段
Claims (6)
- 【請求項１】 外部から供給される電圧を降圧して内部
電圧とし内部回路に供給する内部降圧回路と、 前記内部回路のスタンバイ時に前記内部電圧の上昇を抑
制する上昇抑制手段を有することを特徴とする半導体集
積回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、 前記上昇抑制手段は、前記内部電圧を検出して帰還電圧
を生成し、前記内部降圧回路の内部電圧を出力するｎチ
ャネルＭＯＳトランジスタのバックゲートに印加するこ
とを特徴とする半導体集積回路。 - 【請求項３】 請求項１記載の半導体集積回路におい
て、 前記上昇抑制手段は、前記内部電圧を検出して帰還電圧
を生成し、前記内部降圧回路の内部電圧を出力するトラ
ンジスタを駆動するｎチャネルＭＯＳトランジスタのバ
ックゲートに印加することを特徴とする半導体集積回
路。 - 【請求項４】 請求項２又は３記載の半導体集積回路に
おいて、 前記上昇抑制手段は、前記内部電圧を基準電圧と差動増
幅して前記帰還電圧を生成することを特徴とする半導体
集積回路。 - 【請求項５】 請求項２又は３記載の半導体集積回路に
おいて、 前記上昇抑制手段は、前記内部電圧を分圧して前記帰還
電圧を生成することを特徴とする半導体集積回路。 - 【請求項６】 請求項１記載の半導体集積回路におい
て、 前記上昇抑制手段は、前記内部回路のスタンバイ時とア
クティブ時とで、前記内部降圧回路の内部電圧を出力す
るトランジスタを駆動するｎチャネルＭＯＳトランジス
タのソース電圧を可変することを特徴とする半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21950697A JP3621237B2 (ja) | 1997-08-14 | 1997-08-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21950697A JP3621237B2 (ja) | 1997-08-14 | 1997-08-14 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1168039A true JPH1168039A (ja) | 1999-03-09 |
| JP3621237B2 JP3621237B2 (ja) | 2005-02-16 |
Family
ID=16736531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21950697A Expired - Fee Related JP3621237B2 (ja) | 1997-08-14 | 1997-08-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3621237B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1220071A4 (en) * | 1999-09-13 | 2002-07-03 | Toko Inc | SEMICONDUCTOR DEVICE |
| US7298664B2 (en) | 2005-05-03 | 2007-11-20 | Hynix Semiconductor Inc. | Internal power supply voltage generating circuit with reduced leakage current in standby mode |
| US11625057B2 (en) | 2021-03-04 | 2023-04-11 | United Semiconductor Japan Co., Ltd. | Voltage regulator providing quick response to load change |
-
1997
- 1997-08-14 JP JP21950697A patent/JP3621237B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1220071A4 (en) * | 1999-09-13 | 2002-07-03 | Toko Inc | SEMICONDUCTOR DEVICE |
| US7298664B2 (en) | 2005-05-03 | 2007-11-20 | Hynix Semiconductor Inc. | Internal power supply voltage generating circuit with reduced leakage current in standby mode |
| US11625057B2 (en) | 2021-03-04 | 2023-04-11 | United Semiconductor Japan Co., Ltd. | Voltage regulator providing quick response to load change |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3621237B2 (ja) | 2005-02-16 |
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