JPH1168045A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH1168045A JPH1168045A JP9214442A JP21444297A JPH1168045A JP H1168045 A JPH1168045 A JP H1168045A JP 9214442 A JP9214442 A JP 9214442A JP 21444297 A JP21444297 A JP 21444297A JP H1168045 A JPH1168045 A JP H1168045A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/10—Integrated device layouts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】バイアスラインが信号配線領域を占有すること
なしにマクロセルに充分なバイアスを与えることができ
る半導体集積回路装置を提供する。 【解決手段】ＣＭＯＳトランジスタから成るマクロセル
を有する半導体集積回路装置において、マクロセルの第
１層配線として、ＰチャンネルＭＯＳトランジスタのソ
ースに結合する電源ラインＶDDと、ＮチャンネルＭＯＳ
トランジスタのソースに結合するグランドラインＶSSを
第１方向に形成し、第２層配線として、前記電源ライン
ＶDDに接続される電源供給ライン５と、グランドライン
ＶSSに接続されるグランド電圧供給ライン７と、Ｐチャ
ンネルＭＯＳトランジスタのＮウエルにバイアスを与え
る第１バイアスライン６と、半導体基板にバイアスを与
える第２バイアスライン８とを前記第１方向とは直角の
第２方向に繰り返し複数形成している。
なしにマクロセルに充分なバイアスを与えることができ
る半導体集積回路装置を提供する。 【解決手段】ＣＭＯＳトランジスタから成るマクロセル
を有する半導体集積回路装置において、マクロセルの第
１層配線として、ＰチャンネルＭＯＳトランジスタのソ
ースに結合する電源ラインＶDDと、ＮチャンネルＭＯＳ
トランジスタのソースに結合するグランドラインＶSSを
第１方向に形成し、第２層配線として、前記電源ライン
ＶDDに接続される電源供給ライン５と、グランドライン
ＶSSに接続されるグランド電圧供給ライン７と、Ｐチャ
ンネルＭＯＳトランジスタのＮウエルにバイアスを与え
る第１バイアスライン６と、半導体基板にバイアスを与
える第２バイアスライン８とを前記第１方向とは直角の
第２方向に繰り返し複数形成している。
Description
【０００１】
【発明の属する技術分野】本発明はＣＭＯＳトランジス
タから成るマクロセルを有する半導体集積回路装置に関
するものである。
タから成るマクロセルを有する半導体集積回路装置に関
するものである。
【０００２】
【従来の技術】ＬＳＩ等の半導体集積回路装置において
は、半導体基板やＮウエル等（バックゲート）に電圧を
かけるとともに、この電圧を調整することによってトラ
ンジスタの閾値のバラツキを補正したり、閾値を低い値
に安定に保持することが行なわれている。
は、半導体基板やＮウエル等（バックゲート）に電圧を
かけるとともに、この電圧を調整することによってトラ
ンジスタの閾値のバラツキを補正したり、閾値を低い値
に安定に保持することが行なわれている。
【０００３】即ち、製造プロセスのバラツキによってＬ
ＳＩのウエハの中心と周辺でトランジスタの閾値が異な
ってしまう場合があるので、このバラツキをバックゲー
トにかける電圧を調整することにより補正するのであ
る。また、消費電力を節約するために電源電圧を下げる
と、動作スピードが遅くなるが、バックゲートやＮウエ
ルにかける電圧によって閾値のバラツキを無くし低い値
に抑えると、電源電圧を下げても動作スピードは速くな
るからである。
ＳＩのウエハの中心と周辺でトランジスタの閾値が異な
ってしまう場合があるので、このバラツキをバックゲー
トにかける電圧を調整することにより補正するのであ
る。また、消費電力を節約するために電源電圧を下げる
と、動作スピードが遅くなるが、バックゲートやＮウエ
ルにかける電圧によって閾値のバラツキを無くし低い値
に抑えると、電源電圧を下げても動作スピードは速くな
るからである。
【０００４】従来の半導体集積回路装置では、マクロセ
ル内に独立したバイアスラインが横方向に２本走ってい
る。１本はバックゲート用であり、他はＮウエル用であ
る。その他に、ＰチャンネルＭＯＳトランジスタのソー
スに接続される電源ラインと、ＮチャンネルＭＯＳトラ
ンジスタのソースに接続されるグランドラインも横方向
に走っている。これらの４本のラインは同一の配線層
（具体的には第１層）に形成される。
ル内に独立したバイアスラインが横方向に２本走ってい
る。１本はバックゲート用であり、他はＮウエル用であ
る。その他に、ＰチャンネルＭＯＳトランジスタのソー
スに接続される電源ラインと、ＮチャンネルＭＯＳトラ
ンジスタのソースに接続されるグランドラインも横方向
に走っている。これらの４本のラインは同一の配線層
（具体的には第１層）に形成される。
【０００５】
【発明が解決しようとする課題】このように、各列（サ
イト）に本来の電源ラインとグランドライン以外に２本
のバイアスラインが追加されると、列が１００列あれ
ば、２００本の追加になり、２００列では、４００本の
追加になる如く、膨大な数のライン追加となってしま
う。そのため、信号の配線領域をバイアスラインがかな
り占有してしまうという欠点があった。
イト）に本来の電源ラインとグランドライン以外に２本
のバイアスラインが追加されると、列が１００列あれ
ば、２００本の追加になり、２００列では、４００本の
追加になる如く、膨大な数のライン追加となってしま
う。そのため、信号の配線領域をバイアスラインがかな
り占有してしまうという欠点があった。
【０００６】本発明はこのような点に鑑みなされたもの
であって、バイアスラインが信号配線領域を占有するこ
となしにマクロセルに充分なバイアスを与えることがで
きる半導体集積回路装置を提供することを目的とする。
であって、バイアスラインが信号配線領域を占有するこ
となしにマクロセルに充分なバイアスを与えることがで
きる半導体集積回路装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
め本発明では、ＣＭＯＳトランジスタから成るマクロセ
ルを有する半導体集積回路装置において、前記マクロセ
ルの第１層配線として、ＰチャンネルＭＯＳトランジス
タのソースに結合する電源ラインと、ＮチャンネルＭＯ
Ｓトランジスタのソースに結合するグランドラインを第
１方向に形成し、第２層配線として、前記電源ラインに
接続される電源供給ラインと、前記グランドラインに接
続されるグランド電圧供給ラインと、ＰチャンネルＭＯ
ＳトランジスタのＮウエルにバイアスを与える第１バイ
アスラインと、半導体基板にバイアスを与える第２バイ
アスラインとを前記第１方向とは直角の第２方向に繰り
返し複数形成している。
め本発明では、ＣＭＯＳトランジスタから成るマクロセ
ルを有する半導体集積回路装置において、前記マクロセ
ルの第１層配線として、ＰチャンネルＭＯＳトランジス
タのソースに結合する電源ラインと、ＮチャンネルＭＯ
Ｓトランジスタのソースに結合するグランドラインを第
１方向に形成し、第２層配線として、前記電源ラインに
接続される電源供給ラインと、前記グランドラインに接
続されるグランド電圧供給ラインと、ＰチャンネルＭＯ
ＳトランジスタのＮウエルにバイアスを与える第１バイ
アスラインと、半導体基板にバイアスを与える第２バイ
アスラインとを前記第１方向とは直角の第２方向に繰り
返し複数形成している。
【０００８】信号線の配される第１層には電源ラインと
グランドラインが配され、バイアスラインは配されない
ので、バイアスラインのために信号線が制約を受けると
いった不具合が生じない。また、第１層の電源ラインと
グランドラインに対し第２層の電源電圧供給ライン、グ
ランド電圧供給ライン、２つのバイアスラインが直角の
方向に設けられるので、列（サイト）に対し、まんべん
なく電圧を与えることができる。これはトランジスタが
基板位置（周辺や中心）によって特性がバラツクのを補
正するのに好都合である。
グランドラインが配され、バイアスラインは配されない
ので、バイアスラインのために信号線が制約を受けると
いった不具合が生じない。また、第１層の電源ラインと
グランドラインに対し第２層の電源電圧供給ライン、グ
ランド電圧供給ライン、２つのバイアスラインが直角の
方向に設けられるので、列（サイト）に対し、まんべん
なく電圧を与えることができる。これはトランジスタが
基板位置（周辺や中心）によって特性がバラツクのを補
正するのに好都合である。
【０００９】また、前記電源供給ライン、グランド電圧
供給ライン、第１バイアスライン、第２バイアスライン
はいずれも互いに等間隔で２マクロセル毎に繰り返して
いる。これは、列に対してまんべんなく電源電圧やバイ
アスを与えることと配線の低減化とのバランスにとって
適度な繰り返しである。
供給ライン、第１バイアスライン、第２バイアスライン
はいずれも互いに等間隔で２マクロセル毎に繰り返して
いる。これは、列に対してまんべんなく電源電圧やバイ
アスを与えることと配線の低減化とのバランスにとって
適度な繰り返しである。
【００１０】また、本発明の半導体集積回路装置は、第
１層配線としてのトランジスタの電源ラインとグランド
ラインをマクロセルの列方向に形成し、前記電源ライ
ン、グランドライン及び基板等に電圧を導く電圧供給ラ
インを第２層配線として前記列方向と直交する方向に形
成している。
１層配線としてのトランジスタの電源ラインとグランド
ラインをマクロセルの列方向に形成し、前記電源ライ
ン、グランドライン及び基板等に電圧を導く電圧供給ラ
インを第２層配線として前記列方向と直交する方向に形
成している。
【００１１】また、本発明では、ＣＭＯＳ構造を多数有
する半導体集積回路装置のコンタクト以降のパターンで
ある論理ゲートパターンにおいて、論理形成上のコンタ
クト、第１層配線、ビアホール、第２層配線の禁止領域
を電源線又はグランド線から直角方向に離れてトランジ
スタ領域間に設けている。
する半導体集積回路装置のコンタクト以降のパターンで
ある論理ゲートパターンにおいて、論理形成上のコンタ
クト、第１層配線、ビアホール、第２層配線の禁止領域
を電源線又はグランド線から直角方向に離れてトランジ
スタ領域間に設けている。
【００１２】
【発明の実施の形態】図１において、１はＬＳＩ等の半
導体集積回路装置であり、２はそのコア部分、３ａ〜３
ｄはＩ／Ｏ部分である。コア部分２は多数のマクロセル
から成っている。そのマクロセルはＣＭＯＳトランジス
タで構成されている。４ａ〜４ｇは、マクロセルのＰ−
ＭＯＳトランジスタが形成されるＮウエルを示してい
る。６Ａは上方のＮウエル４ａ〜４ｃと下方のＮウエル
４ｆ、４ｇにバイアスを与えるバイアスラインを示して
いる。
導体集積回路装置であり、２はそのコア部分、３ａ〜３
ｄはＩ／Ｏ部分である。コア部分２は多数のマクロセル
から成っている。そのマクロセルはＣＭＯＳトランジス
タで構成されている。４ａ〜４ｇは、マクロセルのＰ−
ＭＯＳトランジスタが形成されるＮウエルを示してい
る。６Ａは上方のＮウエル４ａ〜４ｃと下方のＮウエル
４ｆ、４ｇにバイアスを与えるバイアスラインを示して
いる。
【００１３】一方、６Ｂはコア部分２の中心付近のＮウ
エル４ｄ、４ｅにバイアスを与えるバイアスラインを示
している。バイアスライン６Ａはバイアス入力端子９に
接続され、バイアスライン６Ｂはバイアス入力端子１０
に接続されている。入力端子６、１０には異なる値のバ
イアス電圧が外部より与えられる。尚、半導体集積回路
装置の基板にもバイアスを与えるラインが存在するが、
これについては図１に示していない。
エル４ｄ、４ｅにバイアスを与えるバイアスラインを示
している。バイアスライン６Ａはバイアス入力端子９に
接続され、バイアスライン６Ｂはバイアス入力端子１０
に接続されている。入力端子６、１０には異なる値のバ
イアス電圧が外部より与えられる。尚、半導体集積回路
装置の基板にもバイアスを与えるラインが存在するが、
これについては図１に示していない。
【００１４】図２は配線構造を模式的に分かりやすく示
している。同図において、ＰチャンネルＭＯＳトランジ
スタのソースに供給される電源ラインＶDDとＮチャンネ
ルＭＯＳトランジスタのソースに結合されるグランドラ
インＶSSは第１層配線である。一方、５〜８はいずれも
第２層の配線であり、そのうち、５は電源ラインＶDDに
電源電圧を供給するための電源供給ラインである。
している。同図において、ＰチャンネルＭＯＳトランジ
スタのソースに供給される電源ラインＶDDとＮチャンネ
ルＭＯＳトランジスタのソースに結合されるグランドラ
インＶSSは第１層配線である。一方、５〜８はいずれも
第２層の配線であり、そのうち、５は電源ラインＶDDに
電源電圧を供給するための電源供給ラインである。
【００１５】６はＮウエルにバイアスを与える第１バイ
アスライン、７はグランドラインＶSSへグランド電圧を
与えるグランド電圧供給ライン、８は半導体基板にバイ
アスを与える第２バイアスラインである。これらのライ
ン５〜８は更に右方向へ順次繰り返し配される。図２に
おいて、ドットは結合点を表わしている。ライン６はＮ
ウエルに結合され、ライン８は基板に結合される。電源
ラインＶDDとグランドラインＶSSはマクロセルの列方向
（図の横方向）に延在し、ライン５〜８は電源ラインＶ
DDやグランドラインＶSSとは直角方向に延在する。
アスライン、７はグランドラインＶSSへグランド電圧を
与えるグランド電圧供給ライン、８は半導体基板にバイ
アスを与える第２バイアスラインである。これらのライ
ン５〜８は更に右方向へ順次繰り返し配される。図２に
おいて、ドットは結合点を表わしている。ライン６はＮ
ウエルに結合され、ライン８は基板に結合される。電源
ラインＶDDとグランドラインＶSSはマクロセルの列方向
（図の横方向）に延在し、ライン５〜８は電源ラインＶ
DDやグランドラインＶSSとは直角方向に延在する。
【００１６】図３は上記図２の配線構造をより具体的に
示している。ここで、ＰＭＯＳはＰ-基板上に形成され
たＮウエル４内に形成されるＰ−ＭＯＳトランジスタ部
分を示している。また、Ｎ+はＮウエルに形成されたＮ+
層であり、配線との接続のために用いられる。
示している。ここで、ＰＭＯＳはＰ-基板上に形成され
たＮウエル４内に形成されるＰ−ＭＯＳトランジスタ部
分を示している。また、Ｎ+はＮウエルに形成されたＮ+
層であり、配線との接続のために用いられる。
【００１７】ＮＭＯＳはＮ−ＭＯＳトランジスタ部分を
示している。そして、Ｐ+はＰ-基板を配線に接続させる
ためのＰ+層を表わしている。電源供給ライン５は結合
部１１で電源ラインＶDDと結合され、Ｎ+層には結合し
ない。次に、ライン６は結合部１２でＮ+層とコンタク
トする。グランド電圧供給ライン７は結合部１３でグラ
ンドラインＶSSと結合する。尚、ライン７はＰ+層には
結合していない。次のライン８はＰ+層と結合し、Ｐ-基
板にバイアスを与える。
示している。そして、Ｐ+はＰ-基板を配線に接続させる
ためのＰ+層を表わしている。電源供給ライン５は結合
部１１で電源ラインＶDDと結合され、Ｎ+層には結合し
ない。次に、ライン６は結合部１２でＮ+層とコンタク
トする。グランド電圧供給ライン７は結合部１３でグラ
ンドラインＶSSと結合する。尚、ライン７はＰ+層には
結合していない。次のライン８はＰ+層と結合し、Ｐ-基
板にバイアスを与える。
【００１８】マクロセルが、例えばＰＭＯＳ４個とＮＭ
ＯＳ４個を合わせた８個の単位で形成されるとすると、
図示の例で第２層に形成されるライン５〜８は２マクロ
セル毎に繰り返されることになる。コア部分２内のマク
ロセルにまんべんなく電圧を与えるためには２〜５マク
ロセルの範囲で繰り返すのが望ましい。
ＯＳ４個を合わせた８個の単位で形成されるとすると、
図示の例で第２層に形成されるライン５〜８は２マクロ
セル毎に繰り返されることになる。コア部分２内のマク
ロセルにまんべんなく電圧を与えるためには２〜５マク
ロセルの範囲で繰り返すのが望ましい。
【００１９】図４において、Ｐ+層１９を介して基板２
０にかかる電圧は０Ｖ以下であり、一般に−２Ｖ〜０Ｖ
の範囲である。また、Ｎ+層２１を介してＮウエル２２
にかかる電圧は電源ラインＶDDの電源電圧以上の電圧が
かけられる。
０にかかる電圧は０Ｖ以下であり、一般に−２Ｖ〜０Ｖ
の範囲である。また、Ｎ+層２１を介してＮウエル２２
にかかる電圧は電源ラインＶDDの電源電圧以上の電圧が
かけられる。
【００２０】次に、図５は図１〜図４に示す半導体集積
回路装置に適用できる論理ゲートのパターンを示してい
る。尚、この論理ゲートはコンタクト以降のパターンで
形成されるものである。論理の規模はインバータ（トラ
ンジスタ２個）からフリップフロップ（トランジスタ３
０個）ぐらいである。
回路装置に適用できる論理ゲートのパターンを示してい
る。尚、この論理ゲートはコンタクト以降のパターンで
形成されるものである。論理の規模はインバータ（トラ
ンジスタ２個）からフリップフロップ（トランジスタ３
０個）ぐらいである。
【００２１】図５において、３６はトランジスタ部分を
示しており、３０がポリシリコンより成るゲート電極を
示している。従って、トランジスタ部分３０には２個の
トランジスタが存在する。３４はＰ−ＭＯＳのＮウエル
である。Ｎ+はＮウエル３４に配線を接続するためのＮ+
層であり、一方Ｐ+は基板に配線を接続するためのＰ+層
である。
示しており、３０がポリシリコンより成るゲート電極を
示している。従って、トランジスタ部分３０には２個の
トランジスタが存在する。３４はＰ−ＭＯＳのＮウエル
である。Ｎ+はＮウエル３４に配線を接続するためのＮ+
層であり、一方Ｐ+は基板に配線を接続するためのＰ+層
である。
【００２２】ＶDDとＶSSは横方向に走る電源線とグラン
ド線である。３３ａ〜３３ｃは電源ラインＶDDよりワン
グリッド分、外側の領域であり、同じく３３ｄ〜３３ｆ
はグランドラインＶSSよりワングリッド分、外側の領域
を示している。これらの領域３３ａ〜３３ｆは論理形成
する上でのコンタクトホールや第１層配線、ビアホー
ル、第２層配線の禁止領域となっている。
ド線である。３３ａ〜３３ｃは電源ラインＶDDよりワン
グリッド分、外側の領域であり、同じく３３ｄ〜３３ｆ
はグランドラインＶSSよりワングリッド分、外側の領域
を示している。これらの領域３３ａ〜３３ｆは論理形成
する上でのコンタクトホールや第１層配線、ビアホー
ル、第２層配線の禁止領域となっている。
【００２３】３１、３２は横・縦に走って交差し、多数
の網目を形成する線であるが、これらの線３１、３２は
ＬＳＩのレイアウトにおけるＣＡＤ上の設計支援線であ
り、その線分Ｔがワングリッドの長さに相当する。
の網目を形成する線であるが、これらの線３１、３２は
ＬＳＩのレイアウトにおけるＣＡＤ上の設計支援線であ
り、その線分Ｔがワングリッドの長さに相当する。
【００２４】前記領域３３ａ〜３３ｆは論理ゲートの形
成上、コンタクトホールやビアホール、第１、第２層配
線について禁止領域となっているが、図１〜図４に示し
たバックゲート（基板やＮウエル）にバイアスを与える
ためのコンタクト等の形成を禁止するという意味ではな
い。換言すれば、論理ゲートの形成上、コンタクトホー
ルやビアホール、第１、第２層配線について禁止領域と
しているので、バックゲート（基板やＮウエル）にバイ
アスを与えるためのコンタクト等の形成に利用できるこ
とになるのである。
成上、コンタクトホールやビアホール、第１、第２層配
線について禁止領域となっているが、図１〜図４に示し
たバックゲート（基板やＮウエル）にバイアスを与える
ためのコンタクト等の形成を禁止するという意味ではな
い。換言すれば、論理ゲートの形成上、コンタクトホー
ルやビアホール、第１、第２層配線について禁止領域と
しているので、バックゲート（基板やＮウエル）にバイ
アスを与えるためのコンタクト等の形成に利用できるこ
とになるのである。
【００２５】図５のパターンを領域３３ｄを原点として
図３のライン５〜８のどのライン位置に配しても同様な
機能を実現できる。尚、この図５のパターンの領域３３
ａ〜３３ｆをバイアス結合に利用しないバックゲート無
しの半導体集積回路装置にも適用できる。尚、領域３３
ａ〜３３ｆは電源線やグランド線のワングリッド分外側
としたが、これに拘泥することなく、例えば２グリッド
分外側でもよい。また、電源線やグランド線の外側でな
く、内側であってもよい。
図３のライン５〜８のどのライン位置に配しても同様な
機能を実現できる。尚、この図５のパターンの領域３３
ａ〜３３ｆをバイアス結合に利用しないバックゲート無
しの半導体集積回路装置にも適用できる。尚、領域３３
ａ〜３３ｆは電源線やグランド線のワングリッド分外側
としたが、これに拘泥することなく、例えば２グリッド
分外側でもよい。また、電源線やグランド線の外側でな
く、内側であってもよい。
【００２６】
【発明の効果】請求項１や請求項３の発明によると、信
号線の配される第１層には電源ラインとグランドライン
が配され、バイアスラインは配されないので、バイアス
ラインのために信号線が制約を受けるといった不具合が
生じない。また、第１層の電源ラインとグランドライン
に対し第２層の電源電圧供給ライン、グランド電圧供給
ライン、２つのバイアスラインが直角の方向に設けられ
るので、列（サイト）に対し、まんべんなく電圧を与え
るのに便利である。列に対し、まんべんなく電圧を与え
ることができると、基板位置（周辺や中心）によってト
ランジスタの特性がバラツクのを補正するのに好都合で
ある。
号線の配される第１層には電源ラインとグランドライン
が配され、バイアスラインは配されないので、バイアス
ラインのために信号線が制約を受けるといった不具合が
生じない。また、第１層の電源ラインとグランドライン
に対し第２層の電源電圧供給ライン、グランド電圧供給
ライン、２つのバイアスラインが直角の方向に設けられ
るので、列（サイト）に対し、まんべんなく電圧を与え
るのに便利である。列に対し、まんべんなく電圧を与え
ることができると、基板位置（周辺や中心）によってト
ランジスタの特性がバラツクのを補正するのに好都合で
ある。
【００２７】また、請求項２の発明によると、電源供給
ライン、グランド電圧供給ライン、第１バイアスライ
ン、第２バイアスラインはいずれも互いに等間隔で２〜
５マクロセル毎に繰り返している。これは、列に対して
まんべんなく電源電圧やバイアスを与えることと配線の
低減化とのバランスにとって適度な繰り返しとなり、好
ましい。
ライン、グランド電圧供給ライン、第１バイアスライ
ン、第２バイアスラインはいずれも互いに等間隔で２〜
５マクロセル毎に繰り返している。これは、列に対して
まんべんなく電源電圧やバイアスを与えることと配線の
低減化とのバランスにとって適度な繰り返しとなり、好
ましい。
【００２８】また、請求項４の発明による論理ゲートパ
ターンは請求項１〜４に記載の半導体集積回路の形成に
好適に適用でき、その分、その半導体集積回路装置の形
成を効率的になすという効果がある。しかも、この論理
ゲートパターンはバックゲートバイアス無しの半導体集
積回路装置にも用いることができる。
ターンは請求項１〜４に記載の半導体集積回路の形成に
好適に適用でき、その分、その半導体集積回路装置の形
成を効率的になすという効果がある。しかも、この論理
ゲートパターンはバックゲートバイアス無しの半導体集
積回路装置にも用いることができる。
【図１】本発明の実施形態に係る半導体集積回路装置の
要部を模式的に示す平面図。
要部を模式的に示す平面図。
【図２】その配線構造を模式的に示す図。
【図３】図２の構造をより具体的に示す配線構造の斜視
図。
図。
【図４】バックゲートバイアスについて説明する半導体
集積回路装置の構造図。
集積回路装置の構造図。
【図５】本発明に係る論理ゲートパターンの実施形態を
示す平面図。
示す平面図。
１ 半導体集積回路装置 ２ コア部分 ＶDD 電源ライン ＶSS グランドライン ４ Ｎウエル ５ 電源供給ライン ６ 第１バイアスライン ７ グランド電圧供給ライン ８ 第２バイアスライン １９ Ｐ+層 ２０ 基板 ２１ Ｎ+層 ２２ Ｎウエル
Claims (4)
- 【請求項１】ＣＭＯＳトランジスタから成るマクロセル
を有する半導体集積回路装置において、 前記マクロセルの第１層配線として、ＰチャンネルＭＯ
Ｓトランジスタのソースに結合する電源ラインと、Ｎチ
ャンネルＭＯＳトランジスタのソースに結合するグラン
ドラインを第１方向に形成し、 第２層配線として、前記電源ラインに接続される電源供
給ラインと、前記グランドラインに接続されるグランド
電圧供給ラインと、ＰチャンネルＭＯＳトランジスタの
Ｎウエルにバイアスを与える第１バイアスラインと、半
導体基板にバイアスを与える第２バイアスラインとを前
記第１方向とは直角の第２方向に繰り返し複数形成した
ことを特徴とする半導体集積回路装置。 - 【請求項２】前記電源供給ライン、グランド電圧供給ラ
イン、第１バイアスライン、第２バイアスラインはいず
れも互いに等間隔で２〜５マクロセル毎に繰り返してい
ることを特徴とする請求項１に記載の半導体集積回路装
置。 - 【請求項３】第１層配線としてのトランジスタの電源ラ
インとグランドラインをマクロセルの列方向に形成し、
前記電源ライン、グランドライン及び基板等に電圧を導
く電圧供給ラインを第２層配線として前記列方向と直交
する方向に形成したことを特徴とする半導体集積回路装
置。 - 【請求項４】ＣＭＯＳ構造を多数有する半導体集積回路
装置のコンタクト以降のパターンである論理ゲートパタ
ーンにおいて、 論理形成上のコンタクト、第１層配線、ビアホール、第
２層配線の禁止領域を電源線又はグランド線から直角方
向に離れてトランジスタ領域間に設けたことを特徴とす
る論理ゲートパターン。
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