JPH1168061A - 粗面化導電性膜の形成方法及び半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 半導体ウェーハ上の導電性膜の表面に粗面化
度が十分に確保された粗面を一様に形成する。 【解決手段】 半導体ウェーハ上のアモルファスシリコ
ンの導電性膜にふっ酸処理を施して自然酸化膜を除去
し、この上に極薄酸化膜を形成する。しかる後に、シラ
ン系ガスを用いて核付け用膜を形成し、アニール処理し
て導電成膜の表面を粗面化させる。極薄酸化膜は、０．
５Å以上２０Å以下の厚みに形成する。また、極薄酸化
膜は、過酸化水素水処理あるいは酸化剤のフラッシング
処理などにより形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置で用
いられる粗面化導電性膜の形成に関するものである。さ
らに詳しくは、粗面化導電性膜、特に半導体メモリの容
量蓄積のためのストレージノードの形成方法に関するも
のである。

【０００２】

【従来の技術】半導体装置における粗面化導電性膜は、
典型的には、半導体メモリにおける容量形成のためのス
トレージノードの形成に適用される。以下では、このス
トレージノードの形成を例にとって、説明する。図１４
は、従来のプロセスによるストレージノードの形成過程
を示す図である。先ず、図１４（ａ）に示すように、半
導体ウェーハ上のシリコン酸化膜１の上にドープトアモ
ルファスシリコンの導電性膜を形成し、これをエッチン
グしてストレージノード２を形成する。次に、図１４
（ｂ）に示すように、粗面化処理を行なうが、粗面粒は
酸化膜１の上で形成されやすく、ストレージノード２の
上には十分に形成されにくい。次に、図１４（ｃ）に示
すように、エッチングバック処理により酸化膜１の上の
粗面粒を除去するが、このときストレージノード２の上
の粗面粒もエッチされ、ストレージノード２に十分な粗
面を形成することが困難であった。

【０００３】図１５は、従来のストレージノードの形成
プロセスを示す工程フロー図である。従来、半導体メモ
リ装置のストレージノードの形成は、アモルファスシリ
コンの形成後に例えば大気解放で形成する自然酸化膜を
除去してきれいな清浄表面にすることが鍵とされてきた
（例えば、第３８回応用物理学会予稿集（１９９１年春
期），31a-T4,5 、特開平４−２５２０１８号公報等を
参照）。

【０００４】従来のストレージノードの形成プロセス
を、図１５を参照して説明すると、ステップ１１で、ア
モルファスシリコンで形成された導電性膜をエッチング
してストレージノードを形成し、ステップ１２でＲＣＡ
洗浄を行ない、ステップ１３でＨＦ洗浄を行なう。この
ＨＦ洗浄は、アモルファスシリコンで形成されたストレ
ージノードの表面についた自然酸化膜を、フッ酸水溶液
で除去し、表面を出来るだけ水素終端させることで酸素
の吸着を抑えるものである。ＨＦ洗浄後、直ちにステッ
プ１５の粗面化処理に入る。この粗面化処理は、ジシラ
ンガスを用いて核付け用成膜を形成し、その後にアニー
ル処理を施すことにより粗面化させる。その後に、ステ
ップ１６で、ストレージノードを分離している酸化膜上
についた粗面化した核付け膜をエッチングバックするこ
とにより、分離された粗面ストレージノードを形成して
いた。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
粗面化処理方法ではストレージノードを分離する酸化膜
上とストレージノード上の粗面化の大きさに違いが生
じ、しかもストレージノード上の方が粗面の凹凸が浅く
出来やすい傾向にあった。従ってストレージノードを分
離するための酸化膜上の粗面化された核付け用膜をエッ
チングバックにより除去する際に、ストレージノード上
の粗面化部分も同様にエッチングバックされるが、元々
凹凸が小さいために結果的に凹凸の小さい粗面しか残ら
ず、粗面化によるストレージノードの表面積拡大の効果
が期待値よりも小さくなる問題があった。

【０００６】また、ジシランガスを用いた核付け成膜
は、成膜する下地の性状に核付け状態が影響されやす
く、部分的に粗面化が実現できない事態を引き起こし、
その安定粗面形成に問題があった。この発明は、上記の
ような従来の問題を解決するためになされたもので、ウ
ェーハ上の導電性膜の上に粗面化度が十分に確保された
粗面を一様に形成する方法を提供しようとするものであ
る。特に、半導体メモリにおいて、容量倍率の高い粗面
ストレージノードをウェーハ全面に一様に形成できるよ
うにする方法を提供するものである。

【０００７】

【課題を解決するための手段】この発明の粗面化導電性
膜の形成方法は、半導体ウェーハに形成されたアモルフ
ァスシリコンの導電性膜にふっ酸処理を施して自然酸化
膜を除去する工程と、上記ふっ酸処理の後に上記導電性
膜に極薄酸化膜を形成する工程と、上記極薄酸化膜の上
にシラン系ガスを用いて核付け用膜を形成する工程と、
上記核付け用膜が形成された上記ウェーハをアニール処
理して上記導電成膜の表面を粗面化させる工程とを含む
ことを特徴とするものである。

【０００８】また、この発明の粗面化導電性膜の形成方
法は、上記極薄酸化膜を０．５Å以上２０Å以下の厚み
に形成したことを特徴とするものである。

【０００９】また、この発明の粗面化導電性膜の形成方
法は、上記極薄酸化膜を過酸化水素水処理により形成す
ることを特徴とするものである。

【００１０】また、この発明の粗面化導電性膜の形成方
法は、上記極薄酸化膜を酸化剤のフラッシング処理によ
り形成することを特徴とするものである。

【００１１】また、この発明の粗面化導電性膜の形成方
法は、半導体ウェーハに形成されたアモルファスシリコ
ンの導電性膜をエッチングした後さらに上記導電性膜上
に酸化膜を形成する工程と、上記半導体ウェーハをふっ
酸処理して上記酸化膜を０．５Å以上２０Å以下の厚み
の極薄酸化膜として残す工程と、上記極薄酸化膜の上に
シラン系ガスを用いて核付け用膜を形成する工程と、上
記核付け用膜が形成された上記ウェーハをアニール処理
して上記導電成膜の表面を粗面化させる工程とを含むこ
とを特徴とするものである。

【００１２】また、この発明の粗面化導電性膜の形成方
法は、上記酸化膜を酸化剤のフラッシング処理または酸
素アッシングにより形成することを特徴とするものであ
る。

【００１３】また、この発明の半導体装置は、上記のい
ずれかに記載の形成方法によって形成した粗面化導電性
膜を備えたことを特徴とするものである。

【００１４】

【発明の実施の形態】以下に、図面を参照して本発明の
実施の形態について、半導体メモリにおける粗面ストレ
ージノードの形成を例として説明する。

【００１５】実施の形態１．図１は、この発明の各実施
の形態による粗面ストレージノードの形成方法によって
得られるストレージノードの粗面化の状態を説明するた
めの模式図である。図１において、１はシリコンウェー
ハ（図示せず）上のシリコン酸化膜、２はシリコン酸化
膜１の上に形成されたアモルファスシリコンのストレー
ジノード、３はストレージノード２の上に形成された極
薄酸化膜、４ａは極薄酸化膜３の上に、すなわちストレ
ージノード２の上に形成された粗面粒である。図に示す
ように、この実施の形態の粗面ストレージノードは、ス
トレージノード２の上の粗面粒４ａが十分に形成されて
いる。なお、図１では模式的に示したが、極薄酸化膜３
は絶縁膜として機能するものではなく、粗面化の形成プ
ロセスを経た後では、ストレージノード２と粗面粒４ａ
との電気的導通が確保されているものである。また、図
１では、極薄酸化膜３がストレージノード２の全面に形
成されている状態を示したが、極薄酸化膜３が極めて薄
い場合には、これはストレージノード２の全面、あるい
はウェーハの全面に連続して膜状に形成されているとは
限らず、島状に形成されている場合もある。

【００１６】次に、図２は、この発明の実施の形態１に
よる、粗面ストレージノード形成工程のフロー図を示
す。図１及び図２を参照して形成工程について説明する
と、図２のステップ１１で、半導体ウェーハ上のドープ
トアモルファスシリコン膜をエッチングしてストレージ
ノード２を形成する。その後、ステップ１２で通常のＲ
ＣＡ洗浄を行なう。次に、ステップ１３でフッ酸水処理
によってストレージノード２表面に形成された自然酸化
膜等を除去する。

【００１７】その後、直ちにステップ１４ａで、過酸化
水素水溶液処理を施すことによりストレージノード２表
面に極薄の酸化膜３を膜状にあるいは島状に形成する。
その後ステップ１５で、ジシランガス（Ｓｉ２Ｈ６）を
用いて５００Å程度のアモルファスシリコン膜を形成し
て核付け用成膜を行ない、続いてアニール処理を施すこ
とで粗面粒４ａを成長させる。その後エッチングバック
処理により分離用酸化膜上に成長した粗面粒を取り除
き、粗面ストレージノードを完成させる。以上のよう
に、この実施の形態では、ステップ１３のふっ酸水処理
後、ステップ１５における核付け膜の形成前に、ステッ
プ１４ａで、過酸化水素水処理によりストレージノード
２の表面に極薄酸化膜３を形成することに特徴がある。

【００１８】このストレージノード２上に極薄酸化膜３
を形成する目的は、核付け成膜ならびにその後のアニー
ルにおいて、分離用の酸化膜１上にできる粗面粒（シリ
コン粒）と同等の大きさの粗面粒４ａ（シリコン粒）を
ストレージノード２上に形成することにある。図３は、
この方法で形成された粗面ストレージノードの形状写真
のスケッチを、従来の方法で形成されたストレージノー
ドの形状写真のスケッチと比較して示す。図３（ａ）
は、この実施の形態の方法によるもので、粗面粒４ａが
ストレージノード上に十分に形成されていることがわか
る。一方、図３（ｂ）は従来の方法によるもので、過酸
化水素水処理を実施しなかった場合の粗面の形状を示
す。図３（ｂ）では、図３（ａ）と比較して粗面の粒界
がはっきりしていないことがわかる。また、粗面粒４ａ
が着いていない部分もある。

【００１９】このことは、ストレージノードの横断面の
写真でよりはっきりする。図４は、ストレージノードの
横断面の写真をスケッチした概念図で、図４（ａ）は、
この実施の形態の方法で形成した場合の断面の状態、図
４（ｂ）は、従来の方法で、過酸化水素水処理を行わな
かった時の断面の状態を示す。図４（ｂ）では部分的に
未成長部があり、かつ粗面粒４ａの彫りが浅いのに対
し、図４（ａ）では、ストレージノード全面に彫りの深
い粗面粒４ａが形成できているのがわかる。

【００２０】図５は、この実施の形態の方法で形成され
た粗面ストレージノードと、従来の方法で過酸化水素水
処理を実施しなかった時の粗面ストレージノードとのス
トレージノード面積倍率の比較を示す。同一形状のスト
レージノードに同一の核付け成膜を実施した条件におい
て、（ｂ）の過酸化水素水処理を施した方の面積倍率
が、（ａ）の従来の方法の場合より大きくなっているこ
とがわかる。

【００２１】さて、過酸化水素水処理でストレージノー
ド表面に酸化膜を形成したときに懸念される事項とし
て、この形成された極薄酸化膜３が核付け成膜およびア
ニール処理を実施した後も強固に残存し、粗面粒４ａが
ストレージノードと一体にならない可能性があることで
ある。この場合には、逆バイアスをかけたときに粗面粒
４ａはストレージノードとして動作しないので、面積倍
率に見合った容量は得られない。

【００２２】図６は、この実施の形態により過酸化水素
水処理を実施した場合と、従来の方法により、過酸化水
素水処理を実施しなかった場合の、正バイアスに対する
逆バイアス時のストレージノード容量の比較表を示す。
図６の比較表からわかるように、どちらの場合も逆バイ
アス時の正バイアス時に対する容量比が０．９７と差が
ないことから、過酸化水素水処理を施して核付け膜形成
前に極薄酸化膜をストレージノード表面に形成しても、
その後工程を経た後には、極薄酸化膜を形成しないとき
と同じ電気的回路動作が確保されていることがわかる。

【００２３】ところで、従来の方法で、過酸化水素水処
理を実施しなかった場合、ウェーハ内の無数のストレー
ジノードの中に粗面粒が成長せず、結果的に容量が取れ
ないストレージノードが散在していた（図３（ｂ）参
照）。このようなストレージノードの存在は結果的にキ
ャパシタの容量不足としてデバイスの信頼性に影響を与
えていた。ところが、図３（ａ）に示したように過酸化
水素水処理を実施したこの実施の形態ではそのような粗
面粒欠落はウェーハ全面において見つからない。実際デ
バイスの信頼性評価を比較したところ、容量不足に起因
する不良の発生確率は過酸化水素水処理を実施すること
で従来と比較して１０００分の１以下になった。

【００２４】以上説明したように、この実施の形態によ
れば、ストレージノード上に予め極薄酸化膜を形成する
ことにより、粗面の形状におけるストレージノード上と
分離酸化膜上の大きさの違いを抑える。そして、ストレ
ージノードの表面を極薄酸化膜で覆うことで粗面化を一
様にしあげ、部分的に粗面化出来ない部分の発生を防
ぐ。一方ストレージノード上の酸化膜の厚さを極薄く抑
えることにより、アニール工程における核付け膜とスト
レージノード本体が電気的に一体となる為のドーピング
されたリンの熱拡散が確保されるようにした。

【００２５】これにより、電気的に導通の確保された粗
面を、その粗面化度を十分確保できるようにし、粗面化
が全面に一様に出来るようにした。また、これにより、
半導体メモリにおいて、容量倍率の高い粗面ストレージ
ノードがウェーハ全面に一様に形成できる。

【００２６】実施の形態２．図７は、この発明の実施の
形態２による、粗面ストレージノード形成工程のフロー
図を示す。この実施の形態２の工程は、図７のフローに
示すように、ステップ１１のストレージノード形成エッ
チング、ステップ１２のＲＣＡ洗浄及びステップ１３の
ふっ酸洗浄の各工程は、実施の形態１と同様である。

【００２７】この実施の形態２では、次に、ステップ１
４ｂにおいて、ふっ酸処理されたウェーハのストレージ
ノード２に対して酸化剤フラッシング処理を施す。酸化
剤フラッシング処理としては、一例として酸素雰囲気中
でプラズマ放電処理を実施する。これにより、ストレー
ジノード２の表面に極薄酸化膜を形成する。酸化剤とし
ては酸素、オゾン、一酸化窒素、二酸化窒素等が使用で
きる。

【００２８】酸化剤フラッシング処理をしたあとの、次
のステップ１５の粗面化処理及びステップ１６のエッチ
ングバック処理は、実施の形態１と同様である。以上の
ように、この実施の形態２と実施の形態１との違いは、
過酸化水素水処理に変わり酸化剤フラッシング処理を行
なうことにある。

【００２９】図８は、この実施の形態２により作製され
たストレージノード２の極薄酸化膜３の膜厚に対して、
逆バイアス時と正バイアス時の容量比（逆バイアス容量
／正バイアス容量）の関係を示す。図８からわかるよう
に極薄酸化膜３の膜厚が厚くなると容量比が低下し、酸
化膜厚２０Å時に０．９まで低下する。この０．９の時
のデバイスの歩留まりを評価した結果、歩留まりでは従
来と遜色無かった。従って極薄酸化膜３の膜厚を２０Å
以下に抑えておけば良い。

【００３０】図９は、極薄酸化膜３の膜厚と、ストレー
ジノード２上の粗面粒との関係を説明するための模式図
である。図９（ａ）に示すように、極薄酸化膜３が、
０．５Å未満のときは、酸化膜１の上には大きな粗面粒
４ａができるが、ストレージノード２上で小さな粒にな
り、粗面化が十分でなかった。図９（ｂ）に示すよう
に、極薄酸化膜３が、０．５Å以上で２０Å以下のとき
は、ストレージノード２の上にも酸化膜１の上と同様
に、大きな粗面粒が形成された。また、極薄酸化膜３
が、２０Åを超えると、粗面粒の形成は問題ないが、デ
バイスとして容量を確保する点から問題がででくる。結
局、極薄酸化膜３は、０．５Å以上で２０Å以下の範囲
で形成するのがよいことがわかった。なお、極薄酸化膜
３が、０．５Å〜２０Åの範囲で比較的に厚く形成する
場合には、膜状に形成されるが、０．５Åに近く極めて
薄い場合には、ウェーハの表面に、あるいはストレージ
ノード２の表面に、島状にあるいはまだら模様に形成さ
れる場合もある。この場合でも、極薄酸化膜３が形成さ
れているかぎりおいてその効果がある。

【００３１】この酸化膜３の作製条件として酸化剤フラ
ッシングは各種ある。オゾンや二酸化窒素のように酸化
力の強い酸化剤を用いるときは室温でガスをフラッシン
グするだけで十分出来る。また、酸素や一酸化窒素のよ
うに室温で安定なガスを用いるときはプラズマを用いた
り、ウェーハを２００℃程度まで加熱してやれば問題な
くできる。

【００３２】以上説明したように、この実施の形態によ
れば、十分に粗面化され、かつ電気的に導通の確保され
た粗面を、導電性膜の表面に一様に形成することができ
る。これにより、半導体メモリにおいて、容量倍率の高
い粗面ストレージノードを形成することができる。

【００３３】実施の形態３．図１０は、この発明の実施
の形態３による、粗面ストレージノード形成工程のフロ
ー図を示す。この実施の形態３の工程は、図１０のフロ
ーに示すように、ステップ１１のストレージノード形成
エッチング、ステップ１２のＲＣＡ洗浄及びステップ１
３のふっ酸洗浄の各工程は、実施の形態１と同様に行な
う。

【００３４】この実施の形態３では、次に、ステップ１
４ｃで、ふっ酸処理されたウェーハをクリーンルーム中
で所定時間放置し、酸化膜の成長時間を確保する。例え
ば、クリーンルームでの放置時間を４時間取ると約０．
８Åの酸化膜が成長した。その後のステップ１５の粗面
化処理及びステップ１６のエッチングバック処理は、実
施の形態１と同様である。

【００３５】このように実施した結果、やはり実施の形
態１と同様の粗面粒４ａをストレージノード２の表面に
形成することができ、これをデバイス適用した結果、容
量、信頼性が実施の形態１と同レベルな事が確認され
た。以上のように、この実施の形態４と実施の形態１と
の違いは、過酸化水素水処理に変わり、フッ酸処理後に
クリーンルーム中での放置時間を設けたことである。

【００３６】以上説明したように、この実施の形態によ
れば、十分に粗面化され、かつ電気的に導通の確保され
た粗面を、導電性膜の表面に一様に形成することができ
る。これにより、半導体メモリにおいて、容量倍率の高
い粗面ストレージノードを形成することができる。

【００３７】実施の形態４．図１１は、この発明の実施
の形態４による、粗面ストレージノード形成工程のフロ
ー図を示す。この実施の形態５の工程は、図１１のフロ
ーに示すように、ステップ１１のストレージノード形成
エッチング、ステップ１２のＲＣＡ洗浄及びステップ１
３のふっ酸洗浄の各工程は、実施の形態１と同様に行な
う。ステップ１３のフッ酸処理工程ではその工程の中に
純水を用いたウェーハ水洗処理があり、純水水洗後に乾
燥処理がある。

【００３８】この実施の形態４では、ステップ１４ｄと
して、この水洗処理を長時間続ける。その結果ストレー
ジノード表面に酸化膜が形成される。酸化膜の形成を目
的に、意識して水洗処理時間を１時間取った結果、スト
レージノード２の表面には約１Åの酸化膜が形成され
た。その後のステップ１５の粗面化処理及びステップ１
６のエッチングバック処理は、実施の形態１と同様であ
る。このように実施した結果、実施の形態１と遜色ない
良好なストレージノードの特性が得られた。

【００３９】以上説明したように、この実施の形態によ
れば、十分に粗面化され、かつ電気的に導通の確保され
た粗面を、導電性膜の表面に一様に形成することができ
る。これにより、半導体メモリにおいて、容量倍率の高
い粗面ストレージノードを形成することができる。

【００４０】実施の形態５．図１２は、この発明の実施
の形態５による、粗面ストレージノード形成工程のフロ
ー図を示す。この実施の形態５の工程は、図１２のフロ
ーに示すように、ステップ１１のストレージノード形成
エッチング工程は、実施の形態１と同様に行なう。スト
レージノードの形状を作成するエッチングを行ったあと
には、パターンを決めるレジストを除去する工程があ
る。

【００４１】この実施の形態５では、ステップ１７ａと
して、有機物を除去するために酸素系のアッシングを、
ストレージノード２の上に所定厚さの酸化膜を形成する
ことを目的として行なう。例えば、酸化膜の膜厚を２０
〜４０Åに形成する。次のステップ１２のＲＣＡ洗浄
は、通常に行なう。

【００４２】次に、ステップ１３のＨＦ洗浄では、フッ
酸処理の時間を調節して、ふっ酸処理工程の終了時で、
次の核付け成膜工程の前の時点で、酸化膜が薄く、０．
５Å以上２０Å以下の厚さ残るように処理する。例え
ば、１％ふっ酸水溶液の場合、３５秒の処理で３０Å除
去できることからＨＦ処理時間を規定できる。

【００４３】その後、ステップ１５の粗面化処理、ステ
ップ１６のエッチングバック処理は、実施の形態１と同
様に行なう。なお、実施の形態１あるいは２に示したス
テップ１４ａなどの極薄酸化膜形成の工程は特に実施し
ない。この方法においても、実施の形態１に示したもの
と同様の粗面粒をストレージノードの表面に形成するこ
とができ、またこれを使用したデバイスの歩留まりも遜
色無かった。

【００４４】以上説明したように、この実施の形態によ
れば、十分に粗面化され、かつ電気的に導通の確保され
た粗面を、導電性膜の表面に一様に形成することができ
る。これにより、半導体メモリにおいて、容量倍率の高
い粗面ストレージノードを形成することができる。

【００４５】実施の形態６．図１３は、この発明の実施
の形態６による、粗面ストレージノード形成工程のフロ
ー図を示す。この実施の形態６の工程は、図１３のフロ
ーに示すように、ステップ１１のストレージノード形成
エッチング工程は、実施の形態１と同様に行なう。

【００４６】次に、この実施の形態６では、ステップ１
７ｂとして、ストレージノードの形状を作成するエッチ
ングプロセスの仕上げとして、酸化剤フラッシングを行
なう。酸化剤フラッシングとしては、エッチング装置内
で連続して酸素雰囲気下でプラズマ放電処理を行なう。
これにより、ストレージノード表面を酸化膜で覆う。こ
の膜厚を測定すると４０〜４５Åであった。次のステッ
プ１２のＲＣＡ洗浄は、通常に行なう。

【００４７】次に、ステップ１３のＨＦ洗浄では、フッ
酸処理の時間を調節して、ふっ酸処理工程の終了時で、
次の核付け成膜工程の前の時点で、酸化膜が薄く、０．
５Å以上２０Å以下の厚さ残るように処理する。例え
ば、１％ふっ酸水溶液の場合、３５秒の処理で３０Å除
去できることからＨＦ処理時間を規定できる。その後、
ステップ１５の粗面化処理、ステップ１６のエッチング
バック処理は、実施の形態１と同様に行なう。なお、実
施の形態１あるいは２に示したステップ１４ａなどの極
薄酸化膜形成の工程は特に実施しない。この方法におい
ても、実施の形態１に示したものと同様の粗面粒をスト
レージノードの表面に形成することができ、またこれを
使用したデバイスの歩留まりも遜色無かった。

【００４８】以上説明したように、この実施の形態によ
れば、十分に粗面化され、かつ電気的に導通の確保され
た粗面を、導電性膜の表面に一様に形成することができ
る。これにより、半導体メモリにおいて、容量倍率の高
い粗面ストレージノードを形成することができる。

【００４９】実施の形態７．この発明の実施の形態７に
よる粗面ストレージノード形成工程のフロー図は、実施
の形態６とー同様に図１３によって示されるが、実施の
形態６とは少し差がある。実施の形態６においては、酸
化剤フラッシングは、エッチング装置内で連続して行な
ったが、この実施の形態７においては、エッチング工程
を終了した後に、改めて酸化剤フラッシングを行なう。
例えば具体的には、ストレージノードの形状を作成する
エッチングプロセスの仕上げとして、エッチング工程完
了後、再び酸素雰囲気下でプラズマ放電処理を行なう。
このような方法によっても、実施の形態６と同様の結果
が得られた。

【００５０】以上説明したように、この実施の形態によ
れば、十分に粗面化され、かつ電気的に導通の確保され
た粗面を、導電性膜の表面に一様に形成することができ
る。これにより、半導体メモリにおいて、容量倍率の高
い粗面ストレージノードを形成することができる。

【００５１】

【発明の効果】以上説明したように、この発明によれ
ば、半導体装置の粗面化導電性膜の形成において、導電
電性膜の表面にあらかじめ極薄酸化膜を形成することに
より、十分に粗面化された表面を形成することができ
る。また、粗面化出来ない部分の発生を防ぐ。さらに、
極薄酸化膜の厚さを極薄く抑えることにより、電気的に
一体性を確保できる。これにより、半導体メモリのスト
レージノード表面の粗面化率を確保でき、必要な容量を
確保することができる。また、デバイスのストレージノ
ードの小型化を実現するとともに、部分的な未粗面部分
の発生を抑えたことにより、デバイスの信頼性が向上す
る。

【図面の簡単な説明】

【図１】 この発明の各実施の形態による粗面ストレー
ジノードの形成方法によって得られるストレージノード
の粗面化の状態を説明するための模式図である。

【図２】 この発明の実施の形態１による、粗面ストレ
ージノード形成工程のフロー図である。

【図３】 この発明の実施の形態１で作製された粗面ス
トレージノードの形状を従来方法で作成されたものと比
較して示す鳥瞰写真のスケッチ図である。

【図４】 この発明の実施の形態１で作製された粗面ス
トレージノードと従来方法で作成されたものの断面写真
のスケッチ図である。

【図５】 この発明の実施の形態１で作成された粗面ス
トレージノードと従来方法で作成されたストレージノー
ドの面積倍率の比較を示す図である。

【図６】 この発明の実施の形態１で作成された粗面ス
トレージノードと従来方法で作成されたものの、正バイ
アス負荷に対して逆バイアスをかけたときの容量変化比
を示す図である。

【図７】 この発明の実施の形態２による、粗面ストレ
ージノード形成工程のフロー図である。

【図８】 この実施の形態２により作製されたストレー
ジノードの極薄酸化膜の厚さと正バイアス負荷に対して
逆バイアスをかけたときの容量変化比の関係を示す図で
ある。

【図９】 この発明の実施の形態２における、ストレー
ジノード上の極薄酸化膜の膜厚と、ストレージノード上
の粗面粒との関係を説明するための模式図である。

【図１０】 この発明の実施の形態３による、粗面スト
レージノード形成工程のフロー図である。

【図１１】 この発明の実施の形態４による、粗面スト
レージノード形成工程のフロー図である。

【図１２】 この発明の実施の形態５による、粗面スト
レージノード形成工程のフロー図である。

【図１３】 この発明の実施の形態６による、粗面スト
レージノード形成工程のフロー図である。

【図１４】 従来のプロセスによるストレージノードの
形成過程を示す図である。

【図１５】 従来のストレージノードの形成プロセスを
示す工程フロー図である。

【符号の説明】

１ 酸化膜、 ２ ストレージノード、 ３ 極薄酸化
膜、 ４ａ 粗面粒。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉田 匡 兵庫県伊丹市瑞原四丁目１番地 菱電セミ コンダクタシステムエンジニアリング株式 会社内 (72)発明者 大西 寛 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 花岡 建一 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 中島 茂樹 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 土本 淳一 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 半導体ウェーハに形成されたアモルファ
   スシリコンの導電性膜にふっ酸処理を施して自然酸化膜
   を除去する工程と、上記ふっ酸処理の後に上記導電性膜
   に極薄酸化膜を形成する工程と、上記極薄酸化膜の上に
   シラン系ガスを用いて核付け用膜を形成する工程と、上
   記核付け用膜が形成された上記ウェーハをアニール処理
   して上記導電成膜の表面を粗面化させる工程とを含むこ
   とを特徴とする粗面化導電性膜の形成方法。
2. 【請求項２】 上記極薄酸化膜を０．５Å以上２０Å以
   下の厚みに形成したことを特徴とする請求項１に記載の
   粗面化導電性膜の形成方法。
3. 【請求項３】 上記極薄酸化膜を過酸化水素水処理によ
   り形成することを特徴とする請求項１又は２に記載の粗
   面化導電性膜の形成方法。
4. 【請求項４】 上記極薄酸化膜を酸化剤のフラッシング
   処理により形成することを特徴とする請求項１又は２に
   記載の粗面化導電性膜の形成方法。
5. 【請求項５】 半導体ウェーハに形成されたアモルファ
   スシリコンの導電性膜をエッチングした後さらに上記導
   電性膜上に酸化膜を形成する工程と、上記半導体ウェー
   ハをふっ酸処理して上記酸化膜を０．５Å以上２０Å以
   下の厚みの極薄酸化膜として残す工程と、上記極薄酸化
   膜の上にシラン系ガスを用いて核付け用膜を形成する工
   程と、上記核付け用膜が形成された上記ウェーハをアニ
   ール処理して上記導電成膜の表面を粗面化させる工程と
   を含むことを特徴とする粗面化導電性膜の形成方法。
6. 【請求項６】 上記酸化膜を酸化剤のフラッシング処理
   または酸素アッシングにより形成することを特徴とする
   請求項５に記載の粗面化導電性膜の形成方法。
7. 【請求項７】 請求項１〜６のいずれかに記載の形成方
   法によって形成した粗面化導電性膜を備えたことを特徴
   とする半導体装置。