JPH1168063A

JPH1168063A - 半導体記憶装置

Info

Publication number: JPH1168063A
Application number: JP9220304A
Authority: JP
Inventors: Goro Kitsukawa; 五郎橘川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-08-15
Filing date: 1997-08-15
Publication date: 1999-03-09
Anticipated expiration: 2017-08-15
Also published as: JP3408724B2

Abstract

(57)【要約】【課題】階層形ワード線方式との組み合わせによって
その利点を維持しながら、ローデコーダやワードドライ
バの面積低減によってチップ面積の低面積化を図ること
ができる半導体記憶装置を提供する。【解決手段】４バンク６４ＭビットシンクロナスＤＲ
ＡＭであって、メモリチップ１０上に、メインローデコ
ーダ領域１１、メインワードドライバ領域１２、カラム
デコーダ領域１３および周辺回路／ボンディングパッド
領域１４と、それぞれメモリセルサブアレーと、これに
隣接するセンスアンプ領域、サブワードドライバ領域お
よびこれらの交差領域とからなる４つのバンク２０とが
形成され、メインローデコーダ領域１１とメインワード
ドライバ領域１２がメモリチップ１０の中央部に配置さ
れ、各バンク２０は１組のメインローデコーダとメイン
ワードドライバのみを有する構成となっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置技
術に関し、特に複数のバンクを有するシンクロナスＤＲ
ＡＭ（ＳＤＲＡＭ）のチップ面積の低減を図ることが可
能な技術に関する。

【０００２】

【従来の技術】たとえば、本発明者が検討した技術とし
て、半導体記憶装置の一例としてのシンクロナスＤＲＡ
Ｍは同期型ＤＲＡＭともいい、外部クロック信号による
完全同期の制御により高速動作に適している。通常のシ
ンクロナスＤＲＡＭでは複数のバンクを有し、ユーザは
各バンクを独立なメモリとして扱うことができ、１６Ｍ
ビットでは２バンク方式、６４Ｍビットでは４バンク方
式、２５６Ｍビットでは４〜８バンク方式が主として用
いられているものと考えられる。

【０００３】なお、このようなシンクロナスＤＲＡＭの
半導体記憶装置に関する技術としては、たとえば１９９
４年１１月５日、株式会社培風館発行の「アドバンスト
エレクトロニクスＩ−９超ＬＳＩメモリ」Ｐ３４４
〜Ｐ３４８などに記載される技術などが挙げられる。

【０００４】

【発明が解決しようとする課題】本発明者は、前記のよ
うなシンクロナスＤＲＡＭによる半導体記憶装置におい
て、チップ面積の低減を図ることに着目して、特にロー
デコーダやワードドライバの配置方法とその実現回路に
ついて検討し、以下において本発明者によって検討され
た内容を図７〜図９を用いて説明する。

【０００５】図７は、４バンク方式の６４ＭビットＳＤ
ＲＡＭの代表的な配置である。この図７においては、メ
モリチップ１０上に、メインローデコーダ領域１１、メ
インワードドライバ領域１２、カラムデコーダ領域１
３、周辺回路／ボンディングパッド領域１４が配置さ
れ、さらにメモリセルサブアレー１５、センスアンプ領
域１６、サブワードドライバ領域１７、交差領域１８か
らなる４つのバンク２０が配置されている。

【０００６】各バンク２０は、図７においてメモリチッ
プ１０の左上、左下、右上、右下の１／４ずつを占めて
いる。たとえば、バンク０をみると、メインローデコー
ダ領域１１とメインワードドライバ領域１２はそのバン
ク２０のメモリセルサブアレー１５の中央に置かれる。
１つのワードドライバはバンク半分を駆動する。ある１
サイクルで選択されるワード線は図中に太線で示してい
る。このようなバンク構成の欠点は、メインローデコー
ダとワードドライバが全部で４組必要となり、チップの
長辺長が長くなることである。

【０００７】一方、ＤＲＡＭの高速化のために、いわゆ
る階層形ワード線方式と呼ばれる技術が、たとえば前記
「アドバンストエレクトロニクスＩ−９超ＬＳＩメ
モリ」Ｐ１５１〜Ｐ１６１などに記載されている。この
階層形ワード線方式は、メモリセルサブアレー上の金属
配線（メインワード線、プリデコーダ線）の繰り返しピ
ッチ（幅＋スペース）をメモリセルのワード線ピッチよ
り緩和し、金属配線の製造歩留まりを高めるものであ
る。

【０００８】図８は、階層形ワード線方式でのワード線
構造を示すものであり、メインローデコーダ領域１１、
メインワードドライバ領域１２、メモリセルサブアレー
１５、センスアンプ領域１６、サブワードドライバ領域
１７、交差領域１８などが図示されている。メインワー
ド線ＭＷＢ（ＢはＭＷ（真：ツルー）の反転（バー）表
記、以後同様）とプリデコーダ線ＦＸＢは金属配線層
（たとえばアルミニウム層）、サブワード線ＳＷはポリ
シリコンまたはポリサイド層で構成する。サブワード線
ＳＷがメモリセルのトランジスタを駆動するので、サブ
ワード線ＳＷの繰り返しピッチはメモリセルの繰り返し
ピッチと等しく微細である。

【０００９】たとえば、サブワード線ＳＷを作る工程は
メモリセルの容量を立体的に作る工程の前なので、微細
なパターンの加工も可能である。図８においては、メモ
リセルサブアレー１５が２５６本のサブワード線ＳＷか
らなるとき、メインワード線ＭＷＢが３２本、プリデコ
ーダ線ＦＸＢが８本で、サブワードドライバで論理動作
を行い、２５６本のサブワード線ＳＷから１本を選択す
る。金属配線層はメインワード線ＭＷＢが３２本、プリ
デコーダ線ＦＸＢが８本で済むので、その繰り返しピッ
チはメモリセルの繰り返しピッチに比べて２５６／（３
２＋８）＝6.４倍に緩和されるので、段差の大きいメモ
リセルサブアレー上でもパターン加工は容易である。

【００１０】また、センスアンプ領域１６とサブワード
ドライバ領域１７の交差領域１８にはＦＸドライバが置
かれ、プリデコーダ線ＦＸＢの入力から整形されたプリ
デコーダ線ＦＸの出力を作り、サブワードドライバに供
給する。この交差領域１８にはセンスアンプ群の制御回
路（スイッチＭＯＳトランジスタなど）も置かれる。こ
の図８において、Ｍは金属配線層を示しており、メタル
２層をＭ２、最上層のメタル３層をＭ３で表し、またＦ
ＧはＭＯＳトランジスタのゲート層を表している。

【００１１】図９は、代表的なサブワードドライバの回
路構成と動作波形である。ＰＭＯＳトランジスタＭＰ
１、ＮＭＯＳトランジスタＭＮ１，ＭＮ２の３個のトラ
ンジスタからなる。図９(b) に動作波形図を示す。ここ
でＶＰＰとはワード線の選択電圧となるチップ内昇圧電
圧である。たとえば、メインワード線ＭＷＢがＬｏｗ、
プリデコーダ線ＦＸＢがＬｏｗ、プリデコーダ線ＦＸが
Ｈｉｇｈのとき、サブワード線ＳＷはＨｉｇｈレベル
（ＶＰＰ）の選択状態となる。ＮＭＯＳトランジスタＭ
Ｎ２が必要な理由はメインワード線が選択、プリデコー
ダ線が非選択（ＭＷＢがＬｏｗ、ＦＸＢがＨｉｇｈ、Ｆ
ＸがＬｏｗ）のとき、サブワード線ＳＷをＶＳＳレベル
（０Ｖ）に固定するためである。このＮＭＯＳトランジ
スタＭＮ２がないと、この入力状態ではサブワード線Ｓ
ＷはＰＭＯＳトランジスタＭＰ１のスレッショルド電圧
Ｖｔｈ以下には下げられず、また信号間の誘導雑音によ
って非選択であるにもかかわらず容易に電位が浮き上が
ってしまい、メモリセルトランジスタにリーク電流が流
れ、メモリセル情報が破壊される。

【００１２】この階層形ワード線方式の主要な利点は、
メタルピッチ緩和による製造歩留まりの向上にあるが、
その他の利点はメインワード線の負荷容量が従来の、い
わゆるワード線シャント方式に比べて小さいことであ
る。この理由は、ワード線シャント方式では多数のメモ
リセルのゲート容量がワード線の主要負荷であるのに対
して、階層形ワード線方式では、ところどころにあるサ
ブワードドライバのゲート容量がメインワード線の主要
負荷であることによる。

【００１３】階層形ワード線方式のメインワード線は、
このように負荷容量が小さい上、ピッチ緩和による広い
幅で作り低抵抗化できるので、配線抵抗×容量の時定数
はワード線シャント方式に比べて相対的に小さい。従っ
て、６４Ｍビット級の集積度ならば１つのワードドライ
バで１つのバンクを十分高速に駆動することができる。

【００１４】そこで、本発明の目的は、複数のバンクを
有するシンクロナスＤＲＡＭにおいて、階層形ワード線
方式との組み合わせによってその利点を維持しながら、
ローデコーダやワードドライバの配置方法およびその実
現回路を工夫し、これらの面積低減によってチップ面積
の低面積化を図ることができる半導体記憶装置を提供す
るものである。

【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１６】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１７】すなわち、本発明による半導体記憶装置
は、複数のバンクからなる同期型の半導体記憶装置に適
用されるものであり、異なるバンク間にそれぞれのワー
ド線選択用またはカラム選択用のデコーダとドライバと
が近接して配置され、デコーダおよびドライバの入力線
の大部分を両バンク間で共通に用いるように構成したも
のである。

【００１８】これにより、近接して配置された異なるバ
ンク間で、デコーダおよびドライバの入力信号線（プリ
デコーダ線）の大部分を共通に用いることによって信号
線数を減らし、低面積化を図ることができる。

【００１９】また、ワード線は、メインワード線とサブ
ワード線とからなる階層形ワード線構成とし、さらに両
バンク間で共通に用いる入力線は、メインローデコーダ
およびＦＸＢドライバのプリデコーダ線とした上で、こ
のメインローデコーダに接続されるメインワードドライ
バとＦＸＢドライバには、ＮＭＯＳトランジスタによる
ラッチ機能を追加するようにしたものである。入力信号
線を両バンクで共通に用いるためにドライバにラッチ機
能を設けることによって、ＭＯＳトランジスタを１個追
加することが必要となるが、階層形ワード線構成ではピ
ッチ緩和によりメインワードドライバの許容幅も緩和さ
れるので、１個のトランジスタの追加は容易にできる。

【００２０】特に、半導体記憶装置として、４バンク、
８バンク、さらに多バンク化の傾向にあり、また６４Ｍ
ビット、２５６Ｍビット、さらに大容量化の傾向にある
シンクロナスＤＲＡＭなどに適用するようにしたもので
ある。

【００２１】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。

【００２２】図１(a),(b) は本発明の一実施の形態であ
る半導体記憶装置を示すレイアウト図と部分拡大図、図
２は本実施の形態における半導体記憶装置を示すブロッ
ク図、図３はバンク構成を示すレイアウト図、図４はメ
インワードドライバとＦＸＢドライバを示す回路図、図
５はその動作波形図、図６はワード系回路のタイミング
図である。

【００２３】まず、図１により本実施の形態の半導体記
憶装置の構成を説明する。

【００２４】本実施の形態の半導体記憶装置は、たとえ
ば４バンク６４ＭビットシンクロナスＤＲＡＭとされ、
このメモリチップ１０には、メインローデコーダ領域１
１、メインワードドライバ領域１２、カラムデコーダ領
域１３、周辺回路／ボンディングパッド領域１４、メモ
リセルサブアレー１５、センスアンプ領域１６、サブワ
ードドライバ領域１７、交差領域１８などが周知の半導
体製造技術によって１個の半導体チップ上に形成されて
いる。この図１においては、水平方向が行方向（ワード
線方向）、垂直方向が列方向（ビット線方向）である。

【００２５】このシンクロナスＤＲＡＭにおいては、た
とえば図１に示すように、メモリチップ１０の行方向に
おける左側と右側、列方向における上側と下側にメモリ
セルサブアレー１５などからなるメモリ領域が分割して
配置され、この左側と右側とに配置されたメモリ領域
は、それぞれのメモリ領域に対応するメインワードドラ
イバ領域１２を介して中央に配置されたメインローデコ
ーダ領域１１を挟んで対で配置されている。

【００２６】また、上側と下側に配置されたメモリ領域
の中央側には、それぞれのメモリ領域に対応するカラム
デコーダ領域１３が配置されている。さらに、その中央
部には、周辺回路／ボンディングパッド領域１４とし
て、ローアドレスバッファ、カラムアドレスバッファ、
プリデコーダ、タイミング制御回路、データ入出力回路
などが配置され、さらに外部接続用のボンディングパッ
ドが設けられている。

【００２７】メモリ領域は、メモリセルサブアレー１５
の列方向にセンスアンプ領域１６が配置され、また行方
向にサブワードドライバ領域１７が配置され、このセン
スアンプ領域１６とサブワードドライバ領域１７との交
差領域１８にはＦＸドライバ、さらにセンスアンプ群の
制御回路（スイッチＭＯＳトランジスタなど）も配置さ
れている。このメモリセルサブアレー１５に対して、ワ
ード線は行方向、ビット線は列方向としている。これと
は逆の配置でも本発明を用いることができることは自明
である。

【００２８】このメモリ領域において、サブワードドラ
イバとセンスアンプで囲まれたメモリセルサブアレー１
５は２５６ワード線×２５６ビット線対の６４Ｋビット
セルよりなる。メインローデコーダ、メインワードドラ
イバからのメインワード線ＭＷＢとプリデコーダ線ＦＸ
Ｂは、メインワードドライバの片側の全てのメモリセル
サブアレー１５の上を水平方向に走るように配置されて
いる。

【００２９】図２は、シンクロナスＤＲＡＭの４バンク
構成例における機能ブロックを示しており、４個のメモ
リアレイバンクＭＡＢ０〜ＭＡＢ３、各メモリアレイバ
ンクＭＡＢ０〜ＭＡＢ３に対応するローデコーダＲＤ、
カラムデコーダＣＤおよびセンスアンプＳＡ、共通のロ
ー／バンクアドレスバッファＲＡＢ、カラムアドレスバ
ッファＣＡＢ、カラムアドレスカウンタＣＡＣ、リフレ
ッシュカウンタＲＣ、入力バッファＩＢ、出力バッファ
ＯＢ、コントロールロジック＆タイミングジェネレータ
ＣＬ＆ＴＧなどから構成されている。

【００３０】この入出力が×１６ビット構成の６４Ｍビ
ットシンクロナスＤＲＡＭには、外部からアドレス信号
Ａ０〜Ａ１３が入力され、バンクアドレス信号Ａ１２
（ＢＡ０），Ａ１３（ＢＡ１）、ローアドレス信号ＸＡ
０〜ＸＡ１１、カラムアドレス信号ＹＡ０〜ＹＡ７が生
成されて、それぞれロー／バンクアドレスバッファＲＡ
Ｂ、カラムアドレスバッファＣＡＢに入力される。入出
力データＤＱ０〜ＤＱ１５は、入力バッファＩＢ、出力
バッファＯＢを介して入力または出力される。

【００３１】また、制御信号として、クロックイネーブ
ル信号ＣＫＥ、クロック信号ＣＬＫ、チップセレクト信
号ＣＳＢ、ローアドレスストローブ信号ＲＡＳＢ、カラ
ムアドレスストローブ信号ＣＡＳＢ、ライトイネーブル
信号ＷＥＢ、データマスク信号ＤＱＭなどが外部から入
力され、これらの制御信号に基づいてコントロールロジ
ック＆タイミングジェネレータＣＬ＆ＴＧによりコマン
ド、内部制御信号が生成され、このコマンド、内部制御
信号により内部回路の動作が制御されるようになってい
る。

【００３２】図３は、本実施の形態における４バンク配
置図である。前記図７と異なる点は、メインローデコー
ダ領域１１とメインワードドライバ領域１２をメモリチ
ップ１０の中央部に配置したことである。各バンク２０
は１組のメインローデコーダとメインワードドライバを
有するだけである。前記図７と比べると、メインローデ
コーダとメインワードドライバは１個ずつ減少してい
る。なお、各バンク２０は、メモリセルサブアレー１５
と、これに隣接するセンスアンプ領域１６、サブワード
ドライバ領域１７、およびこれらの交差領域１８とから
なる。

【００３３】たとえば、バンク０とバンク２の間にそれ
ぞれのメインローデコーダ領域１１とメインワードドラ
イバ領域１２がある。本実施の形態においては、このよ
うに両側に異なるバンクがあり、そのバンク間にそれぞ
れのメインローデコーダとメインワードドライバがある
場合、それらの入力信号線であるプリデコーダ線の大部
分を共用することにより、配線数で決まるこれらの領域
の面積を低減することができる。

【００３４】図４は、本発明の実施の形態におけるメイ
ンローデコーダとメインワードドライバ、ＦＸＢドライ
バの一例の回路図であり、図５はその動作波形図であ
る。これらの回路の特徴は、左右のメインローデコーダ
やＦＸＢドライバでプリデコーダ信号の大部分（ＡＸ０
ｌ，ＡＸ３ｉ，ＡＸ６ｊ，ＡＸ２０，ＡＸ２１の１８
本）を共用することである。

【００３５】ここで、プリデコーダ信号ＡＸ０ｌ（ｌ＝
０〜３）はアドレス入力Ａ０，Ａ１とバンク情報から、
ＡＸ２０，ＡＸ２１はＡ２とバンク情報から、ＡＸ３ｉ
（ｉ＝０〜７）はアドレス入力Ａ３〜Ａ５とバンク情報
から、ＡＸ６ｊ（ｊ＝０〜３）はアドレス入力Ａ６，Ａ
７とバンク情報からそれぞれ作る。図３のチップ配置の
場合、これらはバンク０とバンク２、バンク１とバンク
３で、それぞれ共通化できるようにバンク情報と論理動
作を行う。

【００３６】このように、プリデコーダ信号ＡＸ０ｌ，
ＡＸ３ｉ，ＡＸ６ｊ，ＡＸ２０，ＡＸ２１の１８本を２
バンク間で共用することにより、１８本分の配線領域
（約３６μｍ）を節約できる。ＸＤＰＨｋとＭＳＢｋは
共用せず、両バンクに固有のものとする。ＸＤＰＨｋと
ＭＳＢｋはどちらもマット選択信号であり、各バンク
の、各マット毎に１本であり、両バンクに固有のもので
あっても配線数全体への寄与は小さい。

【００３７】また、メインワードドライバやＦＸＢドラ
イバではラッチ機能のためのＮＭＯＳトランジスタを追
加したことに特徴がある。このＮＭＯＳトランジスタを
１個追加することが必要となるが、階層形ワード線構成
ではピッチ緩和によりメインワードドライバの許容幅も
緩和されるので、１個のトランジスタの追加は容易であ
る。この意味でも階層形ワード線構成は本実施の形態に
適している。

【００３８】ここで、ＶＰＰとはワード線の選択電位と
なるチップ内昇圧電圧である。ＶＤＤとは、たとえば3.
３Ｖあるいは５Ｖの外部印加の電源電圧である。ＤＲＡ
Ｍの種類によっては、消費電力を下げるために内部降圧
方式をとり、電圧ＶＤＤより低い電圧ＶＬで大部分の周
辺回路を動作させる場合がある。これらのメインワード
ドライバ、ＦＸＢドライバは通常の電圧ＶＤＤによる振
幅のプリデコーダ入力ＡＸ０ｌ，ＡＸ２０／ＡＸ２１，
ＡＸ３ｉ，ＡＸ６ｊ，ＭＳＢｋからのデコード機能と電
圧ＶＤＤの振幅から電圧ＶＰＰの振幅へのレベル変換機
能を具備している。

【００３９】メインローデコーダとメインワードドライ
バの動作では、電圧ＶＰＰの振幅のマット選択信号ＸＤ
ＰＨｋがＨｉｇｈになり、プリデコーダ信号ＡＸ３ｉ，
ＡＸ６ｊがＨｉｇｈ、マット選択信号ＭＳＢｋがＬｏｗ
になると、メインワード線ＭＷＢｍはＬｏｗの選択状態
となる。その後、ＭＳＢｋはＨｉｇｈになる。

【００４０】この後で、プリデコーダ信号ＡＸ３ｉ，Ａ
Ｘ６ｊの状態が変化しても、メインワード線ＭＷＢｍの
選択、非選択の状態はマット選択信号ＸＤＰＨｋがＨｉ
ｇｈである限り保持される。このことは、ＡＸ３ｉ，Ａ
Ｘ６ｊが他のバンクのメインローデコーダと共用できる
ことを意味する。メインワード線ＭＷＢｍの、Ｌｏｗの
選択状態はやがてＸＤＰＨｋがＬｏｗとなることにより
解除される。

【００４１】図６は、２つのバンク０，２（図３でメイ
ンローデコーダを挟んで隣接する２つのバンク）のアク
ティブ動作、すなわちサブワード線の選択移行、プリチ
ャージ動作、すなわちサブワード線の非選択移行のタイ
ミング図である。プリデコーダ信号ＡＸ０ｌ，ＡＸ３
ｉ，ＡＸ６ｊ，ＡＸ２０／ＡＸ２１は斜線ハッチングで
示したように、データが不確定でもよい期間が長くあ
る。これは、マット選択信号ＭＳＢｋがＬｏｗとなる短
い期間にそれらのデータを取り込んでしまうからであ
る。なお、バンク１，３のアクティブ動作、プリチャー
ジ動作においても同様である。

【００４２】ここで、シンクロナスＤＲＡＭの動作の概
要を簡単に説明する。なお、シンクロナスＤＲＡＭの動
作は、ローアドレスストローブ信号ＲＡＳＢ、カラムア
ドレスストローブ信号ＣＡＳＢ、ライトイネーブル信号
ＷＥＢの制御信号の立ち上がり／下がりで制御される汎
用ＤＲＡＭに対してコマンドにより制御される。

【００４３】このシンクロナスＤＲＡＭの動作は、全て
システムクロック信号ＣＬＫに同期して行われ、またそ
れぞれの動作はコマンドにより制御される。このコマン
ドは、チップセレクト信号ＣＳＢ、カラムアドレススト
ローブ信号ＣＡＳＢ、ロウアドレスストローブ信号ＲＡ
ＳＢ、ライトイネーブル信号ＷＥＢの制御信号の組み合
わせにより定義される。

【００４４】すなわち、システムクロック信号ＣＬＫの
立ち上がりエッジにおけるこれらの制御信号のＨｉｇｈ
／Ｌｏｗの状態により、バンクアクティブ、リード、ラ
イト、プリチャージ、リフレッシュなどのコマンドが定
義され、これらのコマンドをデコードして各回路でコマ
ンドに対応する動作を実行する。

【００４５】たとえば、待機状態において、バンクアク
ティブコマンドの設定により指定されたバンクを選択し
て指定されたワード線を活性化し、そしてリードコマン
ドを設定した場合には、選択されたバンクからデータを
読み出し、一方ライトコマンドの設定においては、選択
されたバンクにデータを書き込むことができる。

【００４６】また、プリチャージコマンドを設定した場
合には、指定されたバンクのプリチャージ動作を実行す
ることができ、このプリチャージには、読み出し動作ま
たは書き込み動作終了後に自動的にプリチャージ動作を
実行するオートプリチャージ付リードコマンド、オート
プリチャージ付きライトコマンドなどもある。

【００４７】さらに、リフレッシュコマンドには、たと
えばオートリフレッシュとセルフリフレッシュのコマン
ドがあり、オートリフレッシュコマンドの設定において
は、内部でアドレスを発生して自動的にリフレッシュ動
作が実行され、一方セルフリフレッシュ動作はバッテリ
バックアップなどに実行され、このセルフリフレッシュ
動作の終了後はオートリフレッシュ動作が実行される。

【００４８】以上のようにして、シンクロナスＤＲＡＭ
のバンクアクティブ動作、リード動作、ライト動作、プ
リチャージ動作、リフレッシュ動作が実行される。これ
らの動作は、たとえば電源投入後に全バンクのプリチャ
ージ、モードレジスタのセット、オートリフレッシュが
行われた後に、実際のオペレーション開始により実行さ
れる。

【００４９】従って、本実施の形態の半導体記憶装置に
よれば、左右の異なるバンク間で、メインローデコーダ
やＦＸＢドライバで大部分のプリデコーダ信号ＡＸ０
ｌ，ＡＸ３ｉ，ＡＸ６ｊ，ＡＸ２０，ＡＸ２１を共用す
ることにより、信号線数を減らし、配線数で決まるこれ
らの配線領域の面積を低減することができる。このメイ
ンローデコーダやＦＸＢドライバの低面積化による効果
は、図３の４バンク構成では、チップ面積の約0.５％縮
小である。一般にバンク数が増えるにつれ、本発明の効
果は上がる。

【００５０】また、メインワードドライバとＦＸＢドラ
イバに追加されるラッチ機能のＮＭＯＳトランジスタの
領域は、階層形ワード線構成との組み合わせにより、メ
インワードドライバの許容幅も緩和されるので、１個の
トランジスタの追加は容易に対応できる。

【００５１】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。

【００５２】たとえば、前記実施の形態においては、４
バンク６４ＭビットシンクロナスＤＲＡＭの例で説明し
たが、これに限定されるものではなく、８バンク、さら
に多バンク化の傾向にあり、また２５６Ｍビット、さら
に大容量化の傾向にあるシンクロナスＤＲＡＭについて
も広く適用可能であり、このように多バンク、多ビット
の構成とすることにより本発明の効果はますます大きく
なる。

【００５３】また、バンク間のデコーダ入力の共用をロ
ーデコーダとワードドライバで説明したが、同様な考え
はカラムデコーダの入力共用に用いることができ、この
場合には、異なるバンク間にそれぞれのバンクのカラム
デコーダがあることが必要である。

【００５４】以上の説明では、主として本発明者によっ
てなされた発明をその属する技術分野であるシンクロナ
スＤＲＡＭによる半導体記憶装置に適用した場合につい
て説明したが、これに限定されるものではなく、ＳＲＡ
Ｍ、ＲＡＭ、ＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲ
ＯＭなどのバンク構成による他の半導体記憶装置につい
ても広く適用可能である。

【００５５】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００５６】(1).近接して配置された異なるバンク間
で、デコーダおよびドライバの入力信号線の大部分を共
通に用いることで、信号線数を減らし、配線領域の面積
を低減することができるので、デコーダとドライバの低
面積化を図ることが可能となる。

【００５７】(2).階層形ワード線構成と組み合わせるこ
とで、このピッチ緩和によりドライバの許容幅も緩和さ
れるので、ラッチ機能として必要となるＮＭＯＳトラン
ジスタのドライバへの追加に対して容易に対応すること
が可能となる。

【００５８】(3).前記(1) 〜(2) により、多バンク化、
大容量化の傾向にあるシンクロナスＤＲＡＭなどの半導
体記憶装置において、階層形ワード線方式との組み合わ
せによって低負荷容量と繰り返しピッチ緩和の利点を維
持しながら、ローデコーダやワードドライバの低面積化
によってチップ面積の縮小を実現することが可能とな
る。

【図面の簡単な説明】

【図１】(a),(b) は本発明の一実施の形態である半導体
記憶装置を示すレイアウト図と部分拡大図である。

【図２】本発明の一実施の形態における半導体記憶装置
を示すブロック図である。

【図３】本発明の一実施の形態におけるバンク構成を示
すレイアウト図である。

【図４】本発明の一実施の形態におけるメインワードド
ライバとＦＸＢドライバを示す回路図である。

【図５】本発明の一実施の形態におけるメインワードド
ライバとＦＸＢドライバの動作波形図である。

【図６】本発明の一実施の形態におけるワード系回路の
タイミング図である。

【図７】本発明の前提となる半導体記憶装置におけるバ
ンク構成を示すレイアウト図である。

【図８】(a),(b) は本発明の前提となる半導体記憶装置
における階層形ワード線構成を示すレイアウト図と部分
拡大図である。

【図９】(a),(b) は本発明の前提となる半導体記憶装置
におけるサブワードドライバを示す回路図と動作波形図
である。

【符号の説明】

１０メモリチップ１１メインローデコーダ領域１２メインワードドライバ領域１３カラムデコーダ領域１４周辺回路／ボンディングパッド領域１５メモリセルサブアレー１６センスアンプ領域１７サブワードドライバ領域１８交差領域２０バンクＭＡＢ０〜ＭＡＢ３メモリアレイバンクＲＤローデコーダＣＤカラムデコーダＳＡセンスアンプＲＡＢロー／バンクアドレスバッファＣＡＢカラムアドレスバッファＣＡＣカラムアドレスカウンタＲＣリフレッシュカウンタＩＢ入力バッファＯＢ出力バッファＣＬ＆ＴＧコントロールロジック＆タイミングジェネ
レータＭＷＢメインワード線（反転）ＦＸＢプリデコーダ線（反転）ＦＸプリデコーダ線ＳＷサブワード線

Claims

【特許請求の範囲】

【請求項１】複数のバンクからなる同期型の半導体記
憶装置であって、異なるバンク間にそれぞれのワード線
選択用またはカラム選択用のデコーダとドライバとが近
接して配置され、前記デコーダおよび前記ドライバの入
力線の大部分を両バンク間で共通に用いることを特徴と
する半導体記憶装置。
【請求項２】請求項１記載の半導体記憶装置であっ
て、前記ワード線は、メインワード線とプリデコーダ線
とからなる階層形ワード線構成であることを特徴とする
半導体記憶装置。
【請求項３】請求項１記載の半導体記憶装置であっ
て、前記両バンク間で共通に用いる入力線は、アドレス
情報とバンク情報とから作られるメインローデコーダお
よびＦＸＢドライバのプリデコーダ線であることを特徴
とする半導体記憶装置。
【請求項４】請求項３記載の半導体記憶装置であっ
て、前記メインローデコーダに接続されるメインワード
ドライバと前記ＦＸＢドライバとは、ＮＭＯＳトランジ
スタによるラッチ機能を有することを特徴とする半導体
記憶装置。
【請求項５】請求項１、２、３または４記載の半導体
記憶装置であって、前記半導体記憶装置は、シンクロナ
スＤＲＡＭであることを特徴とする半導体記憶装置。