JPH1168097A - 炭化けい素半導体装置の製造方法 - Google Patents
炭化けい素半導体装置の製造方法Info
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- JPH1168097A JPH1168097A JP9221244A JP22124497A JPH1168097A JP H1168097 A JPH1168097 A JP H1168097A JP 9221244 A JP9221244 A JP 9221244A JP 22124497 A JP22124497 A JP 22124497A JP H1168097 A JPH1168097 A JP H1168097A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】ＳｉＣを用いた縦型ＭＯＳＦＥＴの高耐圧化を
図る。 【解決手段】ｎドリフト層３１ｂを選択的にエッチング
して凹部３４を形成し、その上にエピタキシャル成長に
よりｐエピタキシャル層３２ａを積層する。次にｎドリ
フト層３１ｂが現れるまで表面を平坦化して、ｐエピタ
キシャル層３２ａを分離し、ｐベース領域３２とする。
そのｐベース領域３２の表面層に燐イオンをイオン注入
し、熱処理により活性化してｎソース領域３３を形成す
る。その後、熱酸化によりゲート絶縁膜３５を形成し、
その上にゲート電極層３６を設ける。更に、ｎソース領
域３３に接触するソース電極３７、ｎ+ サブストレート
の裏面に接触するドレイン電極３８を設ける。
図る。 【解決手段】ｎドリフト層３１ｂを選択的にエッチング
して凹部３４を形成し、その上にエピタキシャル成長に
よりｐエピタキシャル層３２ａを積層する。次にｎドリ
フト層３１ｂが現れるまで表面を平坦化して、ｐエピタ
キシャル層３２ａを分離し、ｐベース領域３２とする。
そのｐベース領域３２の表面層に燐イオンをイオン注入
し、熱処理により活性化してｎソース領域３３を形成す
る。その後、熱酸化によりゲート絶縁膜３５を形成し、
その上にゲート電極層３６を設ける。更に、ｎソース領
域３３に接触するソース電極３７、ｎ+ サブストレート
の裏面に接触するドレイン電極３８を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、材料として炭化け
い素を用い、ｐｎ接合を有する半導体装置およびその製
造方法に関する。
い素を用い、ｐｎ接合を有する半導体装置およびその製
造方法に関する。
【０００２】
【従来の技術】炭化けい素（以下ＳｉＣと記す）は、バ
ンドギャップが広く、また最大絶縁電界がシリコン（以
下Ｓｉと記す）と比較して一桁も大きいことから、次世
代の電力用半導体素子への応用が期待されている材料で
ある。これまでに、４Ｈ−ＳｉＣまたは６Ｈ−ＳｉＣと
呼ばれる単結晶ウェハを用いて様々な電子デバイスへ応
用されつつあり、特に高温、電力用素子への適用が重要
と考えられている。上記の結晶は閃亜鉛鉱型とウルツ鉱
型とを積層した形のアルファ相ＳｉＣである。他に３Ｃ
−ＳｉＣと称されるベータ相ＳｉＣの結晶もある。最近
では電力用素子としてショットキーダイオード、縦形Ｍ
ＯＳＦＥＴ、サイリスタなどあるいは最も汎用的な半導
体装置であるＣＭＯＳ−ＩＣが試作され、その特性から
従来のＳｉ半導体装置と比較して非常に特性が良好なこ
とが確認されている。［例えば、Weitzel,C.W.他：IEEE
Trans. on Electron Devices,vol.43, No.10, pp.1732
-1741 (1997)］以下に従来のＳｉＣ半導体装置の例とし
て、縦形ＭＯＳＦＥＴの構造および製造方法を説明す
る。
ンドギャップが広く、また最大絶縁電界がシリコン（以
下Ｓｉと記す）と比較して一桁も大きいことから、次世
代の電力用半導体素子への応用が期待されている材料で
ある。これまでに、４Ｈ−ＳｉＣまたは６Ｈ−ＳｉＣと
呼ばれる単結晶ウェハを用いて様々な電子デバイスへ応
用されつつあり、特に高温、電力用素子への適用が重要
と考えられている。上記の結晶は閃亜鉛鉱型とウルツ鉱
型とを積層した形のアルファ相ＳｉＣである。他に３Ｃ
−ＳｉＣと称されるベータ相ＳｉＣの結晶もある。最近
では電力用素子としてショットキーダイオード、縦形Ｍ
ＯＳＦＥＴ、サイリスタなどあるいは最も汎用的な半導
体装置であるＣＭＯＳ−ＩＣが試作され、その特性から
従来のＳｉ半導体装置と比較して非常に特性が良好なこ
とが確認されている。［例えば、Weitzel,C.W.他：IEEE
Trans. on Electron Devices,vol.43, No.10, pp.1732
-1741 (1997)］以下に従来のＳｉＣ半導体装置の例とし
て、縦形ＭＯＳＦＥＴの構造および製造方法を説明す
る。
【０００３】図９（ａ）は、トレンチ型ＭＯＳＦＥＴの
単位セルの部分断面図である。ｎドリフト層１１ｂ上に
積層されたｐベース領域１２の表面層にｎソース領域１
３が形成されており、表面からｎドリフト層１１ｂに達
するトレンチ１４が形成され、ゲート酸化膜１５を介し
てゲート電極層１６が充填されている。この構造では、
ゲート電極層１６に電圧を印加することによって、ゲー
ト電極層１６と対向しているｐベース領域１２の表面部
分にチャネル２０が誘起され、ｎソース領域１３とｎド
リフト層１１ｂとが電気的に短絡される。その結果ｎド
リフト層１１ｂの下のｎ+ サブストレート１１ａの裏面
に設けられたドレイン電極１８から、ｎソース領域１３
表面上に設けられたソース電極１７へと電流を流すこと
が可能となる。また、ゲート電極層１６に印加された電
圧を取り去ることによって、ドレイン電極１８とソース
電極１７との間は電気的に絶縁されて、スイッチング機
能を示すことになる。
単位セルの部分断面図である。ｎドリフト層１１ｂ上に
積層されたｐベース領域１２の表面層にｎソース領域１
３が形成されており、表面からｎドリフト層１１ｂに達
するトレンチ１４が形成され、ゲート酸化膜１５を介し
てゲート電極層１６が充填されている。この構造では、
ゲート電極層１６に電圧を印加することによって、ゲー
ト電極層１６と対向しているｐベース領域１２の表面部
分にチャネル２０が誘起され、ｎソース領域１３とｎド
リフト層１１ｂとが電気的に短絡される。その結果ｎド
リフト層１１ｂの下のｎ+ サブストレート１１ａの裏面
に設けられたドレイン電極１８から、ｎソース領域１３
表面上に設けられたソース電極１７へと電流を流すこと
が可能となる。また、ゲート電極層１６に印加された電
圧を取り去ることによって、ドレイン電極１８とソース
電極１７との間は電気的に絶縁されて、スイッチング機
能を示すことになる。
【０００４】このような構造を実現するウェハプロセス
のフローを図１０（ａ）ないし（ｅ）および図１１
（ａ）〜（ｃ）に工程順の部分断面図で示した。ここで
は全工程ではなく、特に本発明にかかわる接合形成工程
部分についてのみ、記載した。先ず、ｎ+ サブストレー
ト１１ａ上に高抵抗のｎドリフト層１１ｂおよびｐベー
ス層１２をエピタキシャル成長する［図１０（ａ）］。
のフローを図１０（ａ）ないし（ｅ）および図１１
（ａ）〜（ｃ）に工程順の部分断面図で示した。ここで
は全工程ではなく、特に本発明にかかわる接合形成工程
部分についてのみ、記載した。先ず、ｎ+ サブストレー
ト１１ａ上に高抵抗のｎドリフト層１１ｂおよびｐベー
ス層１２をエピタキシャル成長する［図１０（ａ）］。
【０００５】減圧ＣＶＤ法により多結晶シリコン層１を
堆積し、フォトリソグラフィによってパターニングして
マスクとし、ｎ型不純物、例えば燐イオン１３ａをイオ
ン注入する［同図（ｂ）］。１３ｂは、注入された燐原
子である。マスクを除去した後熱処理して注入した不純
物を活性化させ、ｎソース領域１３を形成する［同図
（ｃ）］。
堆積し、フォトリソグラフィによってパターニングして
マスクとし、ｎ型不純物、例えば燐イオン１３ａをイオ
ン注入する［同図（ｂ）］。１３ｂは、注入された燐原
子である。マスクを除去した後熱処理して注入した不純
物を活性化させ、ｎソース領域１３を形成する［同図
（ｃ）］。
【０００６】ｐベース層１２およびｎソース領域１３の
表面に、スパッタ法によりエッチングマスク材料となる
アルミニウム膜２を被着し、フォトリソグラフィによっ
てパターニングし、四ふっ化炭素（ＣＦ4 ）と酸素を用
いたプラズマエッチングにより、ｎドリフト層１１ｂに
達するトレンチ１４を形成する［同図（ｄ）］。エッチ
ングのマスクとしたアルミニウム膜を除去する［同図
（ｅ）］。
表面に、スパッタ法によりエッチングマスク材料となる
アルミニウム膜２を被着し、フォトリソグラフィによっ
てパターニングし、四ふっ化炭素（ＣＦ4 ）と酸素を用
いたプラズマエッチングにより、ｎドリフト層１１ｂに
達するトレンチ１４を形成する［同図（ｄ）］。エッチ
ングのマスクとしたアルミニウム膜を除去する［同図
（ｅ）］。
【０００７】熱酸化によりトレンチ１４の内面およびＳ
ｉＣ基板の表面に、酸化けい素膜（以下ＳｉＯ2 膜と記
す）のゲート絶縁膜１５を形成し［図１１（ａ）］、そ
の後多結晶シリコン層を堆積し、フォトリソグラフィに
よりパターン形成してゲート電極層１６とする［同図
（ｂ）］。減圧ＣＶＤ法により燐ガラスを堆積して層間
絶縁膜１９とし、その絶縁膜１９に窓を開け、ｎソース
領域１３に接触するソース電極１７を設ける。また、図
示していないが、ｎ+ サブストレート１１ａの裏面にド
レイン電極を設ける［同図（ｃ）］。
ｉＣ基板の表面に、酸化けい素膜（以下ＳｉＯ2 膜と記
す）のゲート絶縁膜１５を形成し［図１１（ａ）］、そ
の後多結晶シリコン層を堆積し、フォトリソグラフィに
よりパターン形成してゲート電極層１６とする［同図
（ｂ）］。減圧ＣＶＤ法により燐ガラスを堆積して層間
絶縁膜１９とし、その絶縁膜１９に窓を開け、ｎソース
領域１３に接触するソース電極１７を設ける。また、図
示していないが、ｎ+ サブストレート１１ａの裏面にド
レイン電極を設ける［同図（ｃ）］。
【０００８】ＳｉＣでは、シリコンと違って イオン
注入した不純物の活性化率が悪いこと。イオン注入し
た不純物の拡散がほとんど起きないことの二つの問題が
ある。このため不純物の拡散ではなく、エピタキシャル
成長により形成できるトレンチ型ＭＯＳＦＥＴが作りや
すい。なお、この構造はＳｉ素子でも採用されている構
造である。その理由は、この構造ではチャンネル領域２
０が縦に形成されるため、スイッチング機能の単位であ
るセルを稠密に配置できて面積効率がよいこと、幾何学
的にデバイスの特性が向上することによる。
注入した不純物の活性化率が悪いこと。イオン注入し
た不純物の拡散がほとんど起きないことの二つの問題が
ある。このため不純物の拡散ではなく、エピタキシャル
成長により形成できるトレンチ型ＭＯＳＦＥＴが作りや
すい。なお、この構造はＳｉ素子でも採用されている構
造である。その理由は、この構造ではチャンネル領域２
０が縦に形成されるため、スイッチング機能の単位であ
るセルを稠密に配置できて面積効率がよいこと、幾何学
的にデバイスの特性が向上することによる。
【０００９】最近、Shenoy, J.N.らは、高耐圧のプレー
ナ型ＭＯＳＦＥＴの試作を報告した[IEEE Electron De
vice Lett., 18(3), 93 (1997)] 。図９（ｂ）は、その
単位セルの部分断面図である。ｎ+ サブストレート２１
ａ上に積層されたｎドリフト層２１ｂの表面層にｐベー
ス領域２２が形成され、そのｐベース領域２２の表面層
にｎソース領域２３が形成されている。二つのｎソース
領域２３に挟まれたｐベース領域２２とｎドリフト層２
１ｂの表面露出部の表面上にゲート絶縁膜２５を介して
ゲート電極層２６が設けられている。ｎソース領域２３
の表面にソース電極２７が、ｎ+ サブストレート２１ａ
の裏面にドレイン電極２８がそれぞれ設けられている。
ナ型ＭＯＳＦＥＴの試作を報告した[IEEE Electron De
vice Lett., 18(3), 93 (1997)] 。図９（ｂ）は、その
単位セルの部分断面図である。ｎ+ サブストレート２１
ａ上に積層されたｎドリフト層２１ｂの表面層にｐベー
ス領域２２が形成され、そのｐベース領域２２の表面層
にｎソース領域２３が形成されている。二つのｎソース
領域２３に挟まれたｐベース領域２２とｎドリフト層２
１ｂの表面露出部の表面上にゲート絶縁膜２５を介して
ゲート電極層２６が設けられている。ｎソース領域２３
の表面にソース電極２７が、ｎ+ サブストレート２１ａ
の裏面にドレイン電極２８がそれぞれ設けられている。
【００１０】この場合も、ゲート電極層２６に電圧を印
加することによって、ゲート電極層２６直下のｐベース
領域２２の表面部分にチャネル３０が誘起され、ドレイ
ン電極２８から、ソース電極２７へと電流を流すことが
可能となる。また、ゲート電極層２６に印加された電圧
を取り去ることによって、ドレイン電極２８とソース電
極２７との間は電気的に絶縁されて、スイッチング機能
を示すことになる。
加することによって、ゲート電極層２６直下のｐベース
領域２２の表面部分にチャネル３０が誘起され、ドレイ
ン電極２８から、ソース電極２７へと電流を流すことが
可能となる。また、ゲート電極層２６に印加された電圧
を取り去ることによって、ドレイン電極２８とソース電
極２７との間は電気的に絶縁されて、スイッチング機能
を示すことになる。
【００１１】このような構造を実現するウェハプロセス
のフローを図１２（ａ）ないし（ｇ）に工程順の部分断
面図で示した。ここでは全工程ではなく、特に本発明に
かかわる接合形成工程部分を中心に記載した。先ず、ｎ
+ サブストレート２１ａ上にエピタキシャル成長した高
抵抗のｎドリフト層２１ｂの表面上にマスク材料として
多結晶シリコン膜１を堆積し、フォトリソグラフイーに
よりパターン形成する［図１２（ａ）］。
のフローを図１２（ａ）ないし（ｇ）に工程順の部分断
面図で示した。ここでは全工程ではなく、特に本発明に
かかわる接合形成工程部分を中心に記載した。先ず、ｎ
+ サブストレート２１ａ上にエピタキシャル成長した高
抵抗のｎドリフト層２１ｂの表面上にマスク材料として
多結晶シリコン膜１を堆積し、フォトリソグラフイーに
よりパターン形成する［図１２（ａ）］。
【００１２】次いで、６５０℃でほう素イオン２２ａを
イオン注入する［同図（ｂ）］。このとき加速電圧は、
最大３６０ｋｅＶと高くし、多重注入とした。２２ｂは
注入されたほう素原子である。多結晶シリコン膜１を除
去し、Ｃｒ−Ａｕ膜３の第二のマスクを形成して、ｎ型
不純物として窒素イオン２３ａを注入する［同図
（ｃ）］。２３ｂは注入された窒素原子である。
イオン注入する［同図（ｂ）］。このとき加速電圧は、
最大３６０ｋｅＶと高くし、多重注入とした。２２ｂは
注入されたほう素原子である。多結晶シリコン膜１を除
去し、Ｃｒ−Ａｕ膜３の第二のマスクを形成して、ｎ型
不純物として窒素イオン２３ａを注入する［同図
（ｃ）］。２３ｂは注入された窒素原子である。
【００１３】注入された不純物原子を１６００℃、３０
分間の熱処理によって活性化させてｐベース領域２２、
ｎソース領域２３を形成する［同図（ｄ）］。ゲート絶
縁膜２５として熱酸化により厚さ４８ｎｍの酸化けい素
膜（以下ＳｉＯ2 膜と記す）を形成する［同図
（ｅ）］。その上に多結晶シリコン膜を堆積し、フォト
リソグラフィによりパターン形成して、ゲート電極層２
６とする［同図（ｆ）］。
分間の熱処理によって活性化させてｐベース領域２２、
ｎソース領域２３を形成する［同図（ｄ）］。ゲート絶
縁膜２５として熱酸化により厚さ４８ｎｍの酸化けい素
膜（以下ＳｉＯ2 膜と記す）を形成する［同図
（ｅ）］。その上に多結晶シリコン膜を堆積し、フォト
リソグラフィによりパターン形成して、ゲート電極層２
６とする［同図（ｆ）］。
【００１４】その後、減圧ＣＶＤ法により燐ガラスを堆
積して層間絶縁膜２９とし、その絶縁膜２９に窓を開
け、ｎソース領域２３に接触するソース電極２７を設け
る［同図（ｇ）］。図示していないがゲート電極層２６
に接触するゲート電極を設け、また、ｎ+ サブストレー
トの裏面にドレイン電極を設ける。この方法では、ｐベ
ース領域２２、ｎソース領域２３を、イオン注入時の加
速電圧を高くすることにより、不純物を深く注入して形
成して先に述べた不純物の拡散の問題を解決している。
積して層間絶縁膜２９とし、その絶縁膜２９に窓を開
け、ｎソース領域２３に接触するソース電極２７を設け
る［同図（ｇ）］。図示していないがゲート電極層２６
に接触するゲート電極を設け、また、ｎ+ サブストレー
トの裏面にドレイン電極を設ける。この方法では、ｐベ
ース領域２２、ｎソース領域２３を、イオン注入時の加
速電圧を高くすることにより、不純物を深く注入して形
成して先に述べた不純物の拡散の問題を解決している。
【００１５】
【発明が解決しようとする課題】図９（ａ）に示したよ
うなトレンチ型ＭＯＳＦＥＴでは、構造上の問題として
トレンチを形成したコーナー部に電界が集中するという
点がある。特にＳｉＣは半導体材料として電界強度がシ
リコンよりもはるかに大きいことから、相対的にゲート
絶縁膜１５のコーナー部に大きな電界が印加される。そ
のため、コーナー部で酸化膜が絶縁破壊してしまい、正
常な耐圧特性が得られない、という致命的な課題にな
る。
うなトレンチ型ＭＯＳＦＥＴでは、構造上の問題として
トレンチを形成したコーナー部に電界が集中するという
点がある。特にＳｉＣは半導体材料として電界強度がシ
リコンよりもはるかに大きいことから、相対的にゲート
絶縁膜１５のコーナー部に大きな電界が印加される。そ
のため、コーナー部で酸化膜が絶縁破壊してしまい、正
常な耐圧特性が得られない、という致命的な課題にな
る。
【００１６】半導体とゲート絶縁膜の界面での電圧印加
時の電界強度の境界条件は、 εiEi=εsEs (1) である。ここでεi 、εs はそれぞれゲート絶縁膜、半
導体の誘電率、Ｅｉ、Ｅｓはそれぞれゲート絶縁膜、半
導体の電界強度をあらわす。従って、ゲート絶縁膜の電
界は、 となる。今、Ｓｉのεs は１１．７であり、ＳｉＯ2 膜
のεi は３．８であるから、Ｅｓに絶縁電界が印加され
たとすると、ゲート絶縁膜にはＳｉの約３倍の電界が印
加される。ところがＳｉＣのεs は１０．２でありＳｉ
と余り変わらないが、先に述べたように絶縁電界がＳｉ
より約一桁大きいために、ゲート絶縁膜にはＳｉデバイ
スの時の１０倍もの電界が印加されることになる。
時の電界強度の境界条件は、 εiEi=εsEs (1) である。ここでεi 、εs はそれぞれゲート絶縁膜、半
導体の誘電率、Ｅｉ、Ｅｓはそれぞれゲート絶縁膜、半
導体の電界強度をあらわす。従って、ゲート絶縁膜の電
界は、 となる。今、Ｓｉのεs は１１．７であり、ＳｉＯ2 膜
のεi は３．８であるから、Ｅｓに絶縁電界が印加され
たとすると、ゲート絶縁膜にはＳｉの約３倍の電界が印
加される。ところがＳｉＣのεs は１０．２でありＳｉ
と余り変わらないが、先に述べたように絶縁電界がＳｉ
より約一桁大きいために、ゲート絶縁膜にはＳｉデバイ
スの時の１０倍もの電界が印加されることになる。
【００１７】さらに、図で示したようにトレンチ構造で
はコーナー部が存在する。このコーナー部では電界が集
中することにより、本来のＳｉＣの絶縁電界の利点を活
かすことができないことになる。すなわち、素子に電圧
を印加していくと、半導体が絶縁電界に達する前に、ゲ
ート絶縁膜が絶縁電界に達すると、素子が破壊する。一
方図９（ｂ）に示したようなプレーナ型ＭＯＳＦＥＴで
は、トレンチ型ＭＯＳＦＥＴのようなコーナー部が無い
ため、余計な電界集中が発生することはなく、トレンチ
構造での酸化膜の耐圧の問題は、解決されている。
はコーナー部が存在する。このコーナー部では電界が集
中することにより、本来のＳｉＣの絶縁電界の利点を活
かすことができないことになる。すなわち、素子に電圧
を印加していくと、半導体が絶縁電界に達する前に、ゲ
ート絶縁膜が絶縁電界に達すると、素子が破壊する。一
方図９（ｂ）に示したようなプレーナ型ＭＯＳＦＥＴで
は、トレンチ型ＭＯＳＦＥＴのようなコーナー部が無い
ため、余計な電界集中が発生することはなく、トレンチ
構造での酸化膜の耐圧の問題は、解決されている。
【００１８】しかし、先に述べたように、注入イオン特
にｐ型イオンの活性化のためには、６００℃以上でのイ
オン注入や１５００℃以上での活性化熱処理が必要とい
われている。通常ゲート絶縁膜としてはＳｉＯ2 膜が、
ゲート電極としては多結晶シリコンが使用されるが、Ｓ
ｉＯ2 膜は１３００℃以上で軟化し、また多結晶シリコ
ンは融点が１４１２℃である。従って、ゲート絶縁膜や
ゲート電極層としてＳｉＯ2 膜、多結晶シリコンを使用
する場合、それらを形成した後に、このような高温の熱
処理は実施できないことになる。また、イオン注入マス
クとしても、耐熱材料でなければならず、ウェハプロセ
スが著しく制約を受けることになる。
にｐ型イオンの活性化のためには、６００℃以上でのイ
オン注入や１５００℃以上での活性化熱処理が必要とい
われている。通常ゲート絶縁膜としてはＳｉＯ2 膜が、
ゲート電極としては多結晶シリコンが使用されるが、Ｓ
ｉＯ2 膜は１３００℃以上で軟化し、また多結晶シリコ
ンは融点が１４１２℃である。従って、ゲート絶縁膜や
ゲート電極層としてＳｉＯ2 膜、多結晶シリコンを使用
する場合、それらを形成した後に、このような高温の熱
処理は実施できないことになる。また、イオン注入マス
クとしても、耐熱材料でなければならず、ウェハプロセ
スが著しく制約を受けることになる。
【００１９】また、深い接合をイオン注入で形成するた
めには、加速電圧を高くすることが必要である。しか
し、例えば、先の例のように３００ｋｅＶの加速電圧で
注入しても、接合深さとしては、０．５μｍ程度にしか
ならず、加速電圧を高めても、深い接合を実現するのは
難しい。更に、高エネルギーの注入では放射線が発生す
ることや、注入装置が高価になることなどの問題もあ
る。
めには、加速電圧を高くすることが必要である。しか
し、例えば、先の例のように３００ｋｅＶの加速電圧で
注入しても、接合深さとしては、０．５μｍ程度にしか
ならず、加速電圧を高めても、深い接合を実現するのは
難しい。更に、高エネルギーの注入では放射線が発生す
ることや、注入装置が高価になることなどの問題もあ
る。
【００２０】以上の問題に鑑み本発明の目的は、容易に
高耐圧が実現できる炭化けい素半導体装置の製造方法を
提供することにある。
高耐圧が実現できる炭化けい素半導体装置の製造方法を
提供することにある。
【００２１】
【課題を解決するための手段】上記の課題解決のため本
発明は、ｐｎ接合をもつ炭化けい素半導体装置の製造方
法において、炭化けい素結晶基板表面に所定のパターン
の凹部を形成する工程と、その上に基板と反対の導電型
のエピタキシャル層を成長させる工程と、得られた半導
体基板の表面を平坦化してｐｎ接合を表面に露出させる
工程を有するものとする。
発明は、ｐｎ接合をもつ炭化けい素半導体装置の製造方
法において、炭化けい素結晶基板表面に所定のパターン
の凹部を形成する工程と、その上に基板と反対の導電型
のエピタキシャル層を成長させる工程と、得られた半導
体基板の表面を平坦化してｐｎ接合を表面に露出させる
工程を有するものとする。
【００２２】そのようにすれば、深いｐｎ接合の形成が
極めて困難なＳｉＣ半導体装置において、容易に深いｐ
ｎ接合をもつプレーナ型半導体装置を製造することがで
きる。特に、炭化けい素ＭＯＳＦＥＴの製造方法におい
て、第一導電型炭化けい素結晶基板表面に所定のパター
ンの凹部を形成する工程と、その上に第二導電型のエピ
タキシャル層を成長させる工程と、エピタキシャル層を
成長した基板表面を削って平坦化しｐｎ接合を露出さ
せ、かつ分離された第二導電型のエピタキシャル層を第
二導電型ベース領域とするものとする。
極めて困難なＳｉＣ半導体装置において、容易に深いｐ
ｎ接合をもつプレーナ型半導体装置を製造することがで
きる。特に、炭化けい素ＭＯＳＦＥＴの製造方法におい
て、第一導電型炭化けい素結晶基板表面に所定のパター
ンの凹部を形成する工程と、その上に第二導電型のエピ
タキシャル層を成長させる工程と、エピタキシャル層を
成長した基板表面を削って平坦化しｐｎ接合を露出さ
せ、かつ分離された第二導電型のエピタキシャル層を第
二導電型ベース領域とするものとする。
【００２３】そのようにすれば、深いｐｎ接合をもつプ
レーナ型のＳｉＣＭＯＳＦＥＴとなり、トレンチ型ＭＯ
ＳＦＥＴのような電界集中によるコーナー部酸化膜の絶
縁破壊が回避できる。例えば、第二導電型エピタキシャ
ル層の表面層に第一導電型領域を形成するための不純物
を注入する工程と、熱処理してイオン注入した不純物を
活性化し第一導電型ソース領域を形成する工程と、平坦
化した表面に熱酸化により表面に酸化膜を形成する工程
と、酸化膜上にゲート電極層を形成する工程と、第一導
電型ソース領域に接触するソース電極を設ける工程と、
第一導電型炭化けい素基板の裏面に接触するドレイン電
極を設ける工程とを備え、または、第二導電型エピタキ
シャル層の表面層に第一導電型領域を形成するための不
純物を注入する工程と、エピタキシャル層を成長した基
板表面を削って平坦化しｐｎ接合を露出させ、かつ分離
された第二導電型ベース領域を形成する工程と、熱処理
してイオン注入した不純物を活性化し第一導電型ソース
領域を形成する工程と、平坦化した表面に熱酸化により
表面に酸化膜を形成する工程と、酸化膜上にゲート電極
層を形成する工程と、第一導電型ソース領域に接触する
ソース電極を設ける工程と、第一導電型炭化けい素基板
の裏面に接触するドレイン電極を設ける工程とを備える
ことにより、深いｐｎ接合をもつプレーナ型のＳｉＣＭ
ＯＳＦＥＴを製造することができる。特に後者は、チャ
ネル長がセルフアラインで制御可能となる。
レーナ型のＳｉＣＭＯＳＦＥＴとなり、トレンチ型ＭＯ
ＳＦＥＴのような電界集中によるコーナー部酸化膜の絶
縁破壊が回避できる。例えば、第二導電型エピタキシャ
ル層の表面層に第一導電型領域を形成するための不純物
を注入する工程と、熱処理してイオン注入した不純物を
活性化し第一導電型ソース領域を形成する工程と、平坦
化した表面に熱酸化により表面に酸化膜を形成する工程
と、酸化膜上にゲート電極層を形成する工程と、第一導
電型ソース領域に接触するソース電極を設ける工程と、
第一導電型炭化けい素基板の裏面に接触するドレイン電
極を設ける工程とを備え、または、第二導電型エピタキ
シャル層の表面層に第一導電型領域を形成するための不
純物を注入する工程と、エピタキシャル層を成長した基
板表面を削って平坦化しｐｎ接合を露出させ、かつ分離
された第二導電型ベース領域を形成する工程と、熱処理
してイオン注入した不純物を活性化し第一導電型ソース
領域を形成する工程と、平坦化した表面に熱酸化により
表面に酸化膜を形成する工程と、酸化膜上にゲート電極
層を形成する工程と、第一導電型ソース領域に接触する
ソース電極を設ける工程と、第一導電型炭化けい素基板
の裏面に接触するドレイン電極を設ける工程とを備える
ことにより、深いｐｎ接合をもつプレーナ型のＳｉＣＭ
ＯＳＦＥＴを製造することができる。特に後者は、チャ
ネル長がセルフアラインで制御可能となる。
【００２４】別に、第二導電型エピタキシャル層上に更
にエピタキシャル成長により第一導電型高濃度層を成長
する工程と、エピタキシャル層を成長した基板表面を削
って平坦化しｐｎ接合を露出させ、かつ分離された第二
導電型ベース領域と第一導電型ソース領域とを形成する
工程と、平坦化した表面に熱酸化により酸化膜を形成す
る工程と、酸化膜上にゲート電極層を形成する工程と、
第一導電型ソース領域に接触するソース電極を設ける工
程と、第一導電型炭化けい素基板の裏面に接触するドレ
イン電極を設ける工程とを備えることによっても、深い
ｐｎ接合をもつプレーナ型のＳｉＣＭＯＳＦＥＴを製造
することができる。しかもイオン注入を用いず、製造す
ることが可能で、かつチャネル長がセルフアラインで制
御可能となる。
にエピタキシャル成長により第一導電型高濃度層を成長
する工程と、エピタキシャル層を成長した基板表面を削
って平坦化しｐｎ接合を露出させ、かつ分離された第二
導電型ベース領域と第一導電型ソース領域とを形成する
工程と、平坦化した表面に熱酸化により酸化膜を形成す
る工程と、酸化膜上にゲート電極層を形成する工程と、
第一導電型ソース領域に接触するソース電極を設ける工
程と、第一導電型炭化けい素基板の裏面に接触するドレ
イン電極を設ける工程とを備えることによっても、深い
ｐｎ接合をもつプレーナ型のＳｉＣＭＯＳＦＥＴを製造
することができる。しかもイオン注入を用いず、製造す
ることが可能で、かつチャネル長がセルフアラインで制
御可能となる。
【００２５】また、別のＳｉＣＭＯＳＦＥＴの製造方法
として、第一導電型炭化けい素基板の一部をマスクで覆
い、所定の深さまでエッチングして凹部を形成する工程
と、その基板上に第二導電型エピタキシャル層を成長す
る工程と、エピタキシャル層を成長した基板表面を削っ
て平坦化しｐｎ接合を露出させ、かつ分離された第二導
電型ベース領域を形成する工程と、更に第一導電型エピ
タキシャル層を形成する工程と、第一導電型エピタキシ
ャル層の表面層に選択的に第一導電型領域を形成するた
めの不純物を注入する工程と、熱処理してイオン注入し
た不純物を活性化し第一導電型ソース領域を形成する工
程と、第一導電型エピタキシャル層の表面に熱酸化によ
り酸化膜を形成する工程と、酸化膜上にゲート電極層を
形成する工程と、第一導電型ソース領域に接触するソー
ス電極を設ける工程と、第一導電型炭化けい素基板の裏
面に接触するドレイン電極を設ける工程とを備えるもの
とすることもできる。
として、第一導電型炭化けい素基板の一部をマスクで覆
い、所定の深さまでエッチングして凹部を形成する工程
と、その基板上に第二導電型エピタキシャル層を成長す
る工程と、エピタキシャル層を成長した基板表面を削っ
て平坦化しｐｎ接合を露出させ、かつ分離された第二導
電型ベース領域を形成する工程と、更に第一導電型エピ
タキシャル層を形成する工程と、第一導電型エピタキシ
ャル層の表面層に選択的に第一導電型領域を形成するた
めの不純物を注入する工程と、熱処理してイオン注入し
た不純物を活性化し第一導電型ソース領域を形成する工
程と、第一導電型エピタキシャル層の表面に熱酸化によ
り酸化膜を形成する工程と、酸化膜上にゲート電極層を
形成する工程と、第一導電型ソース領域に接触するソー
ス電極を設ける工程と、第一導電型炭化けい素基板の裏
面に接触するドレイン電極を設ける工程とを備えるもの
とすることもできる。
【００２６】第一導電型炭化けい素基板の一部をマスク
で覆い、所定の深さまでエッチングして凹部を形成する
工程と、その基板上に第二導電型エピタキシャル層を成
長する工程と、更にエピタキシャル成長により第一導電
型高濃度層を積層する工程と、エピタキシャル層を成長
した基板表面を削って平坦化しｐｎ接合を露出させ、か
つ分離された第二導電型ベース領域、第一導電型ソース
領域を形成する工程と、更に第一導電型エピタキシャル
層を積層する工程と、第一導電型エピタキシャル層の表
面に熱酸化により酸化膜を形成する工程と、酸化膜上に
ゲート電極層を形成する工程と、第一導電型ソース領域
に接触するソース電極を設ける工程と、第一導電型炭化
けい素基板の裏面に接触するドレイン電極を設ける工程
とを備えるものでもよい。
で覆い、所定の深さまでエッチングして凹部を形成する
工程と、その基板上に第二導電型エピタキシャル層を成
長する工程と、更にエピタキシャル成長により第一導電
型高濃度層を積層する工程と、エピタキシャル層を成長
した基板表面を削って平坦化しｐｎ接合を露出させ、か
つ分離された第二導電型ベース領域、第一導電型ソース
領域を形成する工程と、更に第一導電型エピタキシャル
層を積層する工程と、第一導電型エピタキシャル層の表
面に熱酸化により酸化膜を形成する工程と、酸化膜上に
ゲート電極層を形成する工程と、第一導電型ソース領域
に接触するソース電極を設ける工程と、第一導電型炭化
けい素基板の裏面に接触するドレイン電極を設ける工程
とを備えるものでもよい。
【００２７】そのようにすれば、デプレッションタイプ
の深いｐｎ接合をもつプレーナ型のＳｉＣＭＯＳＦＥＴ
を製造することができる。しかも、チャネル領域が結晶
欠陥の少ないエピタキシャル層となるので、ＭＯＳＦＥ
Ｔの特性が改善される。特に後者はイオン注入を用い
ず、製造することが可能となる。更に、第一導電型エピ
タキシャル層の厚さを０．１〜１μｍの範囲とするのが
よい。
の深いｐｎ接合をもつプレーナ型のＳｉＣＭＯＳＦＥＴ
を製造することができる。しかも、チャネル領域が結晶
欠陥の少ないエピタキシャル層となるので、ＭＯＳＦＥ
Ｔの特性が改善される。特に後者はイオン注入を用い
ず、製造することが可能となる。更に、第一導電型エピ
タキシャル層の厚さを０．１〜１μｍの範囲とするのが
よい。
【００２８】そのようにすれば、比較的低い電圧でチャ
ネル領域を空乏化できる。また、ＣＭＯＳ半導体装置の
製造方法としては、第一導電型炭化けい素基板の一部を
マスクで覆い、所定の深さまでエッチングして凹部を形
成する工程と、その基板上に第二導電型エピタキシャル
層を成長する工程と、エピタキシャル層を成長した基板
表面を削って平坦化しｐｎ接合を露出させ、かつ分離さ
れた第二導電型ウェル領域を形成する工程と、第二導電
型ウェル領域の表面層に第一導電型領域を形成するため
の不純物を注入する工程と、熱処理してイオン注入した
不純物を活性化し第一導電型ソース領域、第一導電型ド
レイン領域を形成する工程と、平坦化した第一導電型炭
化けい素基板の表面層に第二導電型領域を形成するため
の不純物を注入する工程と、熱処理してイオン注入した
不純物を活性化し第二導電型ソース領域、第二導電型ド
レイン領域を形成する工程と、熱酸化により表面に酸化
膜を形成する工程と、酸化膜上にゲート電極層を形成す
る工程と、第一導電型ソース領域、第一導電型ドレイン
領域、第二導電型ソース領域、第二導電型ドレイン領域
にそれぞれ接触する電極を設ける工程とを備えるものと
する。
ネル領域を空乏化できる。また、ＣＭＯＳ半導体装置の
製造方法としては、第一導電型炭化けい素基板の一部を
マスクで覆い、所定の深さまでエッチングして凹部を形
成する工程と、その基板上に第二導電型エピタキシャル
層を成長する工程と、エピタキシャル層を成長した基板
表面を削って平坦化しｐｎ接合を露出させ、かつ分離さ
れた第二導電型ウェル領域を形成する工程と、第二導電
型ウェル領域の表面層に第一導電型領域を形成するため
の不純物を注入する工程と、熱処理してイオン注入した
不純物を活性化し第一導電型ソース領域、第一導電型ド
レイン領域を形成する工程と、平坦化した第一導電型炭
化けい素基板の表面層に第二導電型領域を形成するため
の不純物を注入する工程と、熱処理してイオン注入した
不純物を活性化し第二導電型ソース領域、第二導電型ド
レイン領域を形成する工程と、熱酸化により表面に酸化
膜を形成する工程と、酸化膜上にゲート電極層を形成す
る工程と、第一導電型ソース領域、第一導電型ドレイン
領域、第二導電型ソース領域、第二導電型ドレイン領域
にそれぞれ接触する電極を設ける工程とを備えるものと
する。
【００２９】そのようにすれば、深いウェル領域をもつ
プレーナ型のＣＭＯＳ半導体装置を製造することができ
る。平坦化の方法としては、機械研磨により、表面の平
坦化をおこない、あるいは、プラズマを用いたドライエ
ッチングにより、表面の平坦化をおこなうものとする。
プレーナ型のＣＭＯＳ半導体装置を製造することができ
る。平坦化の方法としては、機械研磨により、表面の平
坦化をおこない、あるいは、プラズマを用いたドライエ
ッチングにより、表面の平坦化をおこなうものとする。
【００３０】いずれの方法によっても平坦化は可能であ
るが、特にプラズマを用いたドライエッチングによれ
ば、エッチング後の表面層に結晶欠陥が導入されること
が無い。
るが、特にプラズマを用いたドライエッチングによれ
ば、エッチング後の表面層に結晶欠陥が導入されること
が無い。
【００３１】
【発明の実施の形態】以下本発明について、実施例を示
しながら詳細に説明する。ただし、図１０〜１２と同様
に従来の方法と共通の部分の工程、あるいは本発明とか
かわりのない部分については説明を省略する。本発明の
重要な応用例としてｎチャネルＭＯＳＦＥＴを例に取っ
ているが、導電型を逆にしたｐチャネルＭＯＳＦＥＴに
も本発明が適応可能なことは勿論である。
しながら詳細に説明する。ただし、図１０〜１２と同様
に従来の方法と共通の部分の工程、あるいは本発明とか
かわりのない部分については説明を省略する。本発明の
重要な応用例としてｎチャネルＭＯＳＦＥＴを例に取っ
ているが、導電型を逆にしたｐチャネルＭＯＳＦＥＴに
も本発明が適応可能なことは勿論である。
【００３２】［実施例１］図１は本発明第一の実施例の
ＳｉＣＭＯＳＦＥＴの部分断面図である。ｎ+ サブスト
レート３１ａ上にエピタキシャル成長により堆積したｎ
ドリフト層３１ｂの表面層に凹部３４が形成され、その
凹部３４にほう素をドープしたｐベース領域３２がエピ
タキシャル成長により埋められ、そのｐベース領域３２
の内部に燐のイオン注入によりｎソース領域３３が形成
されている。二つのｎソース領域３３間のｐベース領域
３２とｎドリフト層３１ｂの表面露出部上にゲート絶縁
膜３５を介して多結晶シリコンのゲート電極層３６が設
けられている。ｎソース領域３３とｐベース領域３２と
の表面に共通に接触してソース電極３７が、またｎ+ サ
ブストレート３１ａの裏面に接触してドレイン電極３８
が設けられている。
ＳｉＣＭＯＳＦＥＴの部分断面図である。ｎ+ サブスト
レート３１ａ上にエピタキシャル成長により堆積したｎ
ドリフト層３１ｂの表面層に凹部３４が形成され、その
凹部３４にほう素をドープしたｐベース領域３２がエピ
タキシャル成長により埋められ、そのｐベース領域３２
の内部に燐のイオン注入によりｎソース領域３３が形成
されている。二つのｎソース領域３３間のｐベース領域
３２とｎドリフト層３１ｂの表面露出部上にゲート絶縁
膜３５を介して多結晶シリコンのゲート電極層３６が設
けられている。ｎソース領域３３とｐベース領域３２と
の表面に共通に接触してソース電極３７が、またｎ+ サ
ブストレート３１ａの裏面に接触してドレイン電極３８
が設けられている。
【００３３】図９（ｂ）のプレーナー型ＭＯＳＦＥＴと
違っている点は、ｐベース領域３２がエピタキシャル成
長により形成されているため、厚さを厚くできている点
である。また、ゲート電極層３６の下の部分のＳｉＣ基
板表面と、ソース電極３７の下の部分のＳｉＣ基板表面
との高さが違っているが、これは、製造方法の違いを強
調するためであって、必ずしもこのように違っていなけ
ればならないわけでは無い。
違っている点は、ｐベース領域３２がエピタキシャル成
長により形成されているため、厚さを厚くできている点
である。また、ゲート電極層３６の下の部分のＳｉＣ基
板表面と、ソース電極３７の下の部分のＳｉＣ基板表面
との高さが違っているが、これは、製造方法の違いを強
調するためであって、必ずしもこのように違っていなけ
ればならないわけでは無い。
【００３４】このＳｉＣＭＯＳＦＥＴの動作は、図９
（ｂ）のものと変わらない。すなわち、ゲート絶縁膜３
５上のゲート電極層３６に電圧を印加することによっ
て、ｐベース領域３２の表面部分にチャネル４０が誘起
され、ｎソース領域３４とｎドリフト層３２とが電気的
に短絡される。その結果ドレイン電極３８からソース電
極３７へと電流が流れる。すなわち図９（ｂ）に示した
ものと同じエンハンスメントタイプのＭＯＳＦＥＴであ
る。
（ｂ）のものと変わらない。すなわち、ゲート絶縁膜３
５上のゲート電極層３６に電圧を印加することによっ
て、ｐベース領域３２の表面部分にチャネル４０が誘起
され、ｎソース領域３４とｎドリフト層３２とが電気的
に短絡される。その結果ドレイン電極３８からソース電
極３７へと電流が流れる。すなわち図９（ｂ）に示した
ものと同じエンハンスメントタイプのＭＯＳＦＥＴであ
る。
【００３５】図２（ａ）ないし（ｆ）および図３（ａ）
ないし（ｅ）は、図１の第一の実施例のＳｉＣＭＯＳＦ
ＥＴの製造工程順の部分断面図である。図１２と同様に
接合構造の形成工程を示した。以下順に工程について説
明する。先ず、ｎ+ サブストレート３１ａ上に燐ドープ
のｎドリフト層３１ｂをエピタキシャル成長により積層
した４Ｈ−ＳｉＣ基板を準備する。例えば、ｎドリフト
層３１ｂの不純物濃度は１×１０16ｃｍ-3、厚さは１５
μｍである。そのｎドリフト層３１ｂの表面上に、アル
ミニウム膜２をスパッタ法により堆積し、フォトリソグ
ラフィでパターンを形成して、エッチングのマスクとす
る［図２（ａ）］。アルミニウム膜２の厚さは１μｍ、
幅は１０μｍとした。
ないし（ｅ）は、図１の第一の実施例のＳｉＣＭＯＳＦ
ＥＴの製造工程順の部分断面図である。図１２と同様に
接合構造の形成工程を示した。以下順に工程について説
明する。先ず、ｎ+ サブストレート３１ａ上に燐ドープ
のｎドリフト層３１ｂをエピタキシャル成長により積層
した４Ｈ−ＳｉＣ基板を準備する。例えば、ｎドリフト
層３１ｂの不純物濃度は１×１０16ｃｍ-3、厚さは１５
μｍである。そのｎドリフト層３１ｂの表面上に、アル
ミニウム膜２をスパッタ法により堆積し、フォトリソグ
ラフィでパターンを形成して、エッチングのマスクとす
る［図２（ａ）］。アルミニウム膜２の厚さは１μｍ、
幅は１０μｍとした。
【００３６】アルミニウム層２をマスクにして、四ふっ
化炭素と酸素の混合ガスでＲＩＥ（反応性イオンエッチ
ング）により、深さ約３μｍの凹部３４を形成する［同
図（ｂ）］。エッチングマスクは必ずしもアルミニウム
膜である必要はなく、選択的なエッチングのマスクとな
るものであれば、酸化膜やポリシリコンあるいはフォト
レジストであってもよい。
化炭素と酸素の混合ガスでＲＩＥ（反応性イオンエッチ
ング）により、深さ約３μｍの凹部３４を形成する［同
図（ｂ）］。エッチングマスクは必ずしもアルミニウム
膜である必要はなく、選択的なエッチングのマスクとな
るものであれば、酸化膜やポリシリコンあるいはフォト
レジストであってもよい。
【００３７】マスクとしたアルミニウム膜２を除去し、
エピタキシャル成長によりほう素をドープしたｐエピタ
キシャル層３２ａを堆積する［同図（ｃ）］。ｐエピタ
キシャル層３２ａの不純物濃度は、約５×１０16ｃｍ-3
である。図ではｐエピタキシャル層３２ａの厚さは、凹
部３４の深さより薄い場合を示したが、エピタキシャル
層３２ａの方が厚くても構わない。
エピタキシャル成長によりほう素をドープしたｐエピタ
キシャル層３２ａを堆積する［同図（ｃ）］。ｐエピタ
キシャル層３２ａの不純物濃度は、約５×１０16ｃｍ-3
である。図ではｐエピタキシャル層３２ａの厚さは、凹
部３４の深さより薄い場合を示したが、エピタキシャル
層３２ａの方が厚くても構わない。
【００３８】ｐエピタキシャル層３２ａの上に、フォト
レジスト４を表面に塗布する［同図（ｄ）］。すると、
凸部では薄く、また凹部では厚く塗布される。四フッ化
炭素（ＣＦ4 ）と酸素（Ｏ2 ）との混合ガスを用いた反
応性イオンエッチングで、塗布したフォトレジスト４と
ＳｉＣ基板の凸部とがほぼ同じエッチングレートになる
ようなエッチング条件で、ｎドリフト層３１ｂが現れる
までエッチングし、同時に表面を平坦化する［同図
（ｅ）］。凹凸は出来るだけ小さく、例えば０．１〜
０．２μｍになるようにする。平坦化は、機械的あるい
は化学・機械的な研磨でおこなっても良い。
レジスト４を表面に塗布する［同図（ｄ）］。すると、
凸部では薄く、また凹部では厚く塗布される。四フッ化
炭素（ＣＦ4 ）と酸素（Ｏ2 ）との混合ガスを用いた反
応性イオンエッチングで、塗布したフォトレジスト４と
ＳｉＣ基板の凸部とがほぼ同じエッチングレートになる
ようなエッチング条件で、ｎドリフト層３１ｂが現れる
までエッチングし、同時に表面を平坦化する［同図
（ｅ）］。凹凸は出来るだけ小さく、例えば０．１〜
０．２μｍになるようにする。平坦化は、機械的あるい
は化学・機械的な研磨でおこなっても良い。
【００３９】ｐエピタキシャル層３２ａが、分離されて
ｐベース領域３２となる。ｐベース領域３２上に残った
フォトレジスト４を除去する［同図（ｆ）］。減圧ＣＶ
Ｄ法により厚さ約１μｍの多結晶シリコン膜１を堆積
し、フォトリソグラフィによりパターン形成して、燐イ
オン注入のためのマスクとする。マスク材は、高温でイ
オン注入をする場合には、多結晶シリコンなどの高温に
絶える材料を用いる必要がある。これをマスクにｎソー
ス領域形成のための燐イオン３３ａの注入を実施する
［図３（ａ）］。加速電圧は、２０ｋｅＶと１４０ｋｅ
Ｖ、ドーズ量は全部で５×１０16ｃｍ-2、注入温度は８
００℃とした。３３ｂは注入された燐原子である。
ｐベース領域３２となる。ｐベース領域３２上に残った
フォトレジスト４を除去する［同図（ｆ）］。減圧ＣＶ
Ｄ法により厚さ約１μｍの多結晶シリコン膜１を堆積
し、フォトリソグラフィによりパターン形成して、燐イ
オン注入のためのマスクとする。マスク材は、高温でイ
オン注入をする場合には、多結晶シリコンなどの高温に
絶える材料を用いる必要がある。これをマスクにｎソー
ス領域形成のための燐イオン３３ａの注入を実施する
［図３（ａ）］。加速電圧は、２０ｋｅＶと１４０ｋｅ
Ｖ、ドーズ量は全部で５×１０16ｃｍ-2、注入温度は８
００℃とした。３３ｂは注入された燐原子である。
【００４０】イオン注入後、四フッ化炭素（ＣＦ4 ）と
酸素（Ｏ2 ）との混合ガスを用いたドライエッチングで
マスクの多結晶シリコン膜１を除去し、１６００℃、２
時間の熱処理を行って不純物を活性化し、ｎソース領域
３３を形成する［同図（ｂ）］。先に述べたようにＳｉ
Ｃでは不純物の拡散が殆ど起きないが、加速電圧をやや
高くしたことにより、ｎソース領域３４の接合深さは約
０．５μｍとなった。
酸素（Ｏ2 ）との混合ガスを用いたドライエッチングで
マスクの多結晶シリコン膜１を除去し、１６００℃、２
時間の熱処理を行って不純物を活性化し、ｎソース領域
３３を形成する［同図（ｂ）］。先に述べたようにＳｉ
Ｃでは不純物の拡散が殆ど起きないが、加速電圧をやや
高くしたことにより、ｎソース領域３４の接合深さは約
０．５μｍとなった。
【００４１】その後、１２００℃、２時間の熱酸化によ
り厚さ５０ｎｍのゲート絶縁膜３５を形成し［同図
（ｃ）］、その上に減圧ＣＶＤ法により多結晶シリコン
膜を約１μｍ堆積し、フォトリソグラフィによりパター
ン形成し、ゲート電極層３６とする［同図（ｄ）］。更
に、ＳｉＣ基板表面を燐ガラス等の層間絶縁膜３９で覆
った後、その層間絶縁膜３９およびゲート絶縁膜３５に
窓開けをし、アルミニウム合金を蒸着し、パターン形成
して、ソース電極３７および図示されないゲート電極と
する。ｎ+ サブストレートの裏面にもドレイン電極を設
けてプロセスを完了する［同図（ｅ）］。
り厚さ５０ｎｍのゲート絶縁膜３５を形成し［同図
（ｃ）］、その上に減圧ＣＶＤ法により多結晶シリコン
膜を約１μｍ堆積し、フォトリソグラフィによりパター
ン形成し、ゲート電極層３６とする［同図（ｄ）］。更
に、ＳｉＣ基板表面を燐ガラス等の層間絶縁膜３９で覆
った後、その層間絶縁膜３９およびゲート絶縁膜３５に
窓開けをし、アルミニウム合金を蒸着し、パターン形成
して、ソース電極３７および図示されないゲート電極と
する。ｎ+ サブストレートの裏面にもドレイン電極を設
けてプロセスを完了する［同図（ｅ）］。
【００４２】上記のような製造方法をとることにより、
ｐｎ接合がＳｉＣ基板の表面に露出したプレーナ型のＭ
ＯＳＦＥＴとすることができた。これにより、従来のト
レンチ型の炭化けい素ＭＯＳＦＥＴの問題であったゲー
ト絶縁膜への電界のストレスの問題は解決される。ｐベ
ース領域３２をエピタキシャル成長によって形成してい
るので、イオン注入や活性化が困難なｐ型不純物のイオ
ン注入の必要がなく、高圧のイオン注入装置が不要で、
放射線の問題も起きない。
ｐｎ接合がＳｉＣ基板の表面に露出したプレーナ型のＭ
ＯＳＦＥＴとすることができた。これにより、従来のト
レンチ型の炭化けい素ＭＯＳＦＥＴの問題であったゲー
ト絶縁膜への電界のストレスの問題は解決される。ｐベ
ース領域３２をエピタキシャル成長によって形成してい
るので、イオン注入や活性化が困難なｐ型不純物のイオ
ン注入の必要がなく、高圧のイオン注入装置が不要で、
放射線の問題も起きない。
【００４３】また、ｐベース領域３２をエピタキシャル
成長により形成しているので、ｐベース領域３２の深さ
を深くでき、かつ、濃度勾配を制御できるので構造的に
も電界集中が無く、容易に１５００Ｖ以上の高耐圧のＭ
ＯＳＦＥＴが実現できた。製造方法としては、幾つかの
変形も考えられる。例えば、ｎソース領域を形成するた
めのイオン注入後の熱処理を、注入されたイオンの活性
化率が、１６００℃アニールの場合の数分の一に低下す
るが、１２００℃程度の低温でおこなうことができる。
そうすれば、ｐエピタキシャル層の成長、平坦化、ゲー
ト絶縁膜の形成、ゲート電極層の形成の後にｎ型イオン
の注入という工程順で製造することができるようにな
る。また、広い範囲にｎソース領域を形成した後、その
一部をエッチングして、後述のような方法で、ソース電
極３７をｐベース領域３２に接触させることもできる。 ［実施例２］図４（ａ）ないし（ｆ）は、第二の実施例
の炭化けい素ＭＯＳＦＥＴの製造工程順の部分断面図で
ある。この例は、実施例１の変形例である。
成長により形成しているので、ｐベース領域３２の深さ
を深くでき、かつ、濃度勾配を制御できるので構造的に
も電界集中が無く、容易に１５００Ｖ以上の高耐圧のＭ
ＯＳＦＥＴが実現できた。製造方法としては、幾つかの
変形も考えられる。例えば、ｎソース領域を形成するた
めのイオン注入後の熱処理を、注入されたイオンの活性
化率が、１６００℃アニールの場合の数分の一に低下す
るが、１２００℃程度の低温でおこなうことができる。
そうすれば、ｐエピタキシャル層の成長、平坦化、ゲー
ト絶縁膜の形成、ゲート電極層の形成の後にｎ型イオン
の注入という工程順で製造することができるようにな
る。また、広い範囲にｎソース領域を形成した後、その
一部をエッチングして、後述のような方法で、ソース電
極３７をｐベース領域３２に接触させることもできる。 ［実施例２］図４（ａ）ないし（ｆ）は、第二の実施例
の炭化けい素ＭＯＳＦＥＴの製造工程順の部分断面図で
ある。この例は、実施例１の変形例である。
【００４４】実施例１と同様に凹部４４を形成し、ｐエ
ピタキシャル層４２ａを堆積した後、直ちにｎソース領
域形成のための燐イオン４３ａの注入を実施する［図４
（ａ）］。イオン注入条件は実施例１と同様とする。４
３ｂは注入された燐原子である。実施例１と同様に平坦
化をおこない、ｎドリフト層４１ｂを露出させる［同図
（ｂ）］。ｐエピタキシャル層が、分離されてｐベース
領域４２となる。
ピタキシャル層４２ａを堆積した後、直ちにｎソース領
域形成のための燐イオン４３ａの注入を実施する［図４
（ａ）］。イオン注入条件は実施例１と同様とする。４
３ｂは注入された燐原子である。実施例１と同様に平坦
化をおこない、ｎドリフト層４１ｂを露出させる［同図
（ｂ）］。ｐエピタキシャル層が、分離されてｐベース
領域４２となる。
【００４５】１６００℃、３０分間の熱処理をおこな
い、注入された燐原子を活性化し、ｎソース領域４３を
形成する［同図（ｃ）］。その後、１２００℃、２時間
の熱酸化により厚さ５０ｎｍのゲート絶縁膜４５を形成
し［同図（ｄ）］、その上に減圧ＣＶＤ法により多結晶
シリコン膜を約１μｍ堆積し、フォトリソグラフィによ
りパターン形成して電極ゲート電極層４６とする［同図
（ｅ）］。
い、注入された燐原子を活性化し、ｎソース領域４３を
形成する［同図（ｃ）］。その後、１２００℃、２時間
の熱酸化により厚さ５０ｎｍのゲート絶縁膜４５を形成
し［同図（ｄ）］、その上に減圧ＣＶＤ法により多結晶
シリコン膜を約１μｍ堆積し、フォトリソグラフィによ
りパターン形成して電極ゲート電極層４６とする［同図
（ｅ）］。
【００４６】更に、ゲート電極層４６およびゲート絶縁
膜４５上に燐ガラス等の層間絶縁膜４９を堆積した後、
その層間絶縁膜４９およびゲート絶縁膜４５に窓開けを
し、ｎソース領域４３およびｐベース領域４２の一部を
選択的にエッチングして掘り下げる。更にもう一度層間
絶縁膜４９およびゲート絶縁膜４５に窓開けをし、アル
ミニウム合金を蒸着しパターン形成して、ｎソース領域
４３およびｐベース領域４２に接触するソース電極４７
および図示されないゲート電極とする［同図（ｆ）］。
また、ｎ+ サブストレートの裏面にもドレイン電極を設
けてプロセスを完了する。
膜４５上に燐ガラス等の層間絶縁膜４９を堆積した後、
その層間絶縁膜４９およびゲート絶縁膜４５に窓開けを
し、ｎソース領域４３およびｐベース領域４２の一部を
選択的にエッチングして掘り下げる。更にもう一度層間
絶縁膜４９およびゲート絶縁膜４５に窓開けをし、アル
ミニウム合金を蒸着しパターン形成して、ｎソース領域
４３およびｐベース領域４２に接触するソース電極４７
および図示されないゲート電極とする［同図（ｆ）］。
また、ｎ+ サブストレートの裏面にもドレイン電極を設
けてプロセスを完了する。
【００４７】実施例１においては、ｐベース領域となる
エピタキシャル成長および平坦化の後にｎソース領域形
成のための燐イオン注入をおこなったが、この例のよう
に、先におこなうこともできる。製造されたＳｉＣＭＯ
ＳＦＥＴは実施例１と同じく、ゲート絶縁膜への電界の
ストレスの問題が無く、容易に深いｐベース領域を形成
できるので、高耐圧のＭＯＳＦＥＴが得られる。
エピタキシャル成長および平坦化の後にｎソース領域形
成のための燐イオン注入をおこなったが、この例のよう
に、先におこなうこともできる。製造されたＳｉＣＭＯ
ＳＦＥＴは実施例１と同じく、ゲート絶縁膜への電界の
ストレスの問題が無く、容易に深いｐベース領域を形成
できるので、高耐圧のＭＯＳＦＥＴが得られる。
【００４８】実施例１のＳｉＣＭＯＳＦＥＴでは、エピ
タキシャル成長で形成されたｐベース領域に対し、ｎソ
ース領域３３がマスクによる選択イオン注入で形成され
るため、両者が自己整合しておらず位置ずれが発生し易
い。チャネル領域の長さはＭＯＳＦＥＴの特性を決定す
る主たるパラメータであることから、その制御は応用上
極めて重要である。本実施例２のＳｉＣＭＯＳＦＥＴで
は、エピタキシャル成長で形成されたｐベース領域の表
面層全面にｎソース領域を形成するので、両者が自己整
合している。従って、チャネル長が均一に、精度よく形
成され、安定した特性と高い歩留まりが得られる。
タキシャル成長で形成されたｐベース領域に対し、ｎソ
ース領域３３がマスクによる選択イオン注入で形成され
るため、両者が自己整合しておらず位置ずれが発生し易
い。チャネル領域の長さはＭＯＳＦＥＴの特性を決定す
る主たるパラメータであることから、その制御は応用上
極めて重要である。本実施例２のＳｉＣＭＯＳＦＥＴで
は、エピタキシャル成長で形成されたｐベース領域の表
面層全面にｎソース領域を形成するので、両者が自己整
合している。従って、チャネル長が均一に、精度よく形
成され、安定した特性と高い歩留まりが得られる。
【００４９】本実施例２のＳｉＣＭＯＳＦＥＴでは、ソ
ース電極４７がｐベース領域４２とオーミックな接触を
するようにするために、ｎソース領域４３およびｐベー
ス領域４２の一部を選択的にエッチングして掘り下げて
いる。しかし、ｎソース領域３３形成のための燐イオン
の注入を選択的におこない、燐イオンの注入をおこなわ
ないｐベース領域の表面にほう素イオンを注入すれば、
ｎソース領域４３およびｐベース領域４２の一部を掘り
下げないでソース電極３７を接触させることもできる。 ［実施例３］図５（ａ）ないし（ｄ）は、本発明第三の
実施例の炭化けい素ＭＯＳＦＥＴの製造工程順の部分断
面図である。
ース電極４７がｐベース領域４２とオーミックな接触を
するようにするために、ｎソース領域４３およびｐベー
ス領域４２の一部を選択的にエッチングして掘り下げて
いる。しかし、ｎソース領域３３形成のための燐イオン
の注入を選択的におこない、燐イオンの注入をおこなわ
ないｐベース領域の表面にほう素イオンを注入すれば、
ｎソース領域４３およびｐベース領域４２の一部を掘り
下げないでソース電極３７を接触させることもできる。 ［実施例３］図５（ａ）ないし（ｄ）は、本発明第三の
実施例の炭化けい素ＭＯＳＦＥＴの製造工程順の部分断
面図である。
【００５０】凹部５４の形成までは、実施例１と同じと
する。凹部５４の深さは例えば４μｍとする。エピタキ
シャル成長によりｐエピタキシャル層５２ａおよび続い
てｎ+ 高濃度層５３ｃを堆積する［図５（ａ）］。ｐエ
ピタキシャル層５２ａの不純物ドープ量は実施例１と同
程度とし、ｎ+ 高濃度層５３ｃの不純物ドープ量は約５
×１０ 19ｃｍ-3、厚さは、それぞれ３μｍ、０．５μｍ
程度とする。プロセス上注意すべきことは、平坦化後に
ｎ+ 高濃度層５３ｃが残るようにしなければならない。
したがって凹部５４の深さは成長するエピタキシャル層
より深くなければならない。
する。凹部５４の深さは例えば４μｍとする。エピタキ
シャル成長によりｐエピタキシャル層５２ａおよび続い
てｎ+ 高濃度層５３ｃを堆積する［図５（ａ）］。ｐエ
ピタキシャル層５２ａの不純物ドープ量は実施例１と同
程度とし、ｎ+ 高濃度層５３ｃの不純物ドープ量は約５
×１０ 19ｃｍ-3、厚さは、それぞれ３μｍ、０．５μｍ
程度とする。プロセス上注意すべきことは、平坦化後に
ｎ+ 高濃度層５３ｃが残るようにしなければならない。
したがって凹部５４の深さは成長するエピタキシャル層
より深くなければならない。
【００５１】実施例１と同様に、ｎドリフト層５１ｂが
露出するように平坦化をおこない、ｐエピタキシャル層
を分離してｐベース領域５２とする［同図（ｂ）］。ｎ
+ 高濃度層５３ｃも分離されて、ｎソース領域５３とな
る。その後、１２００℃、２時間の熱酸化により厚さ５
０ｎｍのゲート絶縁膜５５を形成し、その上に減圧ＣＶ
Ｄ法により多結晶シリコン膜を約１μｍ堆積し、フォト
リソグラフィにより二つのｎソース領域５３間のｐベー
ス領域５２とｎドリフト層５１ｂの表面露出部上にパタ
ーン形成し、ゲート電極層５６とする［同図（ｃ）］。
露出するように平坦化をおこない、ｐエピタキシャル層
を分離してｐベース領域５２とする［同図（ｂ）］。ｎ
+ 高濃度層５３ｃも分離されて、ｎソース領域５３とな
る。その後、１２００℃、２時間の熱酸化により厚さ５
０ｎｍのゲート絶縁膜５５を形成し、その上に減圧ＣＶ
Ｄ法により多結晶シリコン膜を約１μｍ堆積し、フォト
リソグラフィにより二つのｎソース領域５３間のｐベー
ス領域５２とｎドリフト層５１ｂの表面露出部上にパタ
ーン形成し、ゲート電極層５６とする［同図（ｃ）］。
【００５２】更に、ゲート電極層５６およびゲート絶縁
膜５５上に燐ガラス等の層間絶縁膜５９を堆積した後、
その層間絶縁膜５９およびゲート絶縁膜５５に窓開けを
し、アルミニウム合金を蒸着、パターン形成して、ソー
ス電極５７および図示されないゲート電極とする。ｎ+
サブストレートの裏面にもドレイン電極を設けてプロセ
スを完了する［同図（ｄ）］。この例でも、ソース電極
５７がｐベース領域５２にも接触するようにするため、
ｎソース領域５３の一部を選択的にエッチングし、掘り
下げている。
膜５５上に燐ガラス等の層間絶縁膜５９を堆積した後、
その層間絶縁膜５９およびゲート絶縁膜５５に窓開けを
し、アルミニウム合金を蒸着、パターン形成して、ソー
ス電極５７および図示されないゲート電極とする。ｎ+
サブストレートの裏面にもドレイン電極を設けてプロセ
スを完了する［同図（ｄ）］。この例でも、ソース電極
５７がｐベース領域５２にも接触するようにするため、
ｎソース領域５３の一部を選択的にエッチングし、掘り
下げている。
【００５３】この実施例３のＭＯＳＦＥＴにおいても、
ｎソース領域がｐベース領域の表面層に自己整合して形
成されており、実施例２と同様にチャネル長が、均一で
精度よく形成され、安定した特性が歩留まりよく得られ
る。チャネル長はこの工程からわかるように、エピ層の
厚さによって制御可能である。しかも、イオン注入を用
いていないので、高温のイオン注入および高温の熱処理
を必要とせず、高価な製造設備が不要であり、非常に量
産性の高い製造方法といえる。
ｎソース領域がｐベース領域の表面層に自己整合して形
成されており、実施例２と同様にチャネル長が、均一で
精度よく形成され、安定した特性が歩留まりよく得られ
る。チャネル長はこの工程からわかるように、エピ層の
厚さによって制御可能である。しかも、イオン注入を用
いていないので、高温のイオン注入および高温の熱処理
を必要とせず、高価な製造設備が不要であり、非常に量
産性の高い製造方法といえる。
【００５４】勿論、プレーナ型のＭＯＳＦＥＴとするこ
とにより、従来のトレンチ型の炭化けい素ＭＯＳＦＥＴ
の問題であったゲート絶縁膜への電界のストレスの問題
が無く、ｐベース領域の深さを深くでき、かつ、濃度勾
配を制御できるので、容易に高耐圧のＭＯＳＦＥＴが実
現できる。その結果、約１５００Ｖ以上の高耐圧ＭＯＳ
ＦＥＴが実現できた。
とにより、従来のトレンチ型の炭化けい素ＭＯＳＦＥＴ
の問題であったゲート絶縁膜への電界のストレスの問題
が無く、ｐベース領域の深さを深くでき、かつ、濃度勾
配を制御できるので、容易に高耐圧のＭＯＳＦＥＴが実
現できる。その結果、約１５００Ｖ以上の高耐圧ＭＯＳ
ＦＥＴが実現できた。
【００５５】［実施例４］図６（ａ）ないし（ｅ）は、
本発明第四の実施例の炭化けい素ＭＯＳＦＥＴの製造工
程順の部分断面図である。平坦化までは、実施例１と同
じとする。エピタキシャル成長によりｎエピタキシャル
層６１ｃを積層する［図６（ａ）］。ｎエピタキシャル
層６１ｃの不純物濃度は約５×１０15ｃｍ-3、厚さは
０．５μｍ程度とする。
本発明第四の実施例の炭化けい素ＭＯＳＦＥＴの製造工
程順の部分断面図である。平坦化までは、実施例１と同
じとする。エピタキシャル成長によりｎエピタキシャル
層６１ｃを積層する［図６（ａ）］。ｎエピタキシャル
層６１ｃの不純物濃度は約５×１０15ｃｍ-3、厚さは
０．５μｍ程度とする。
【００５６】次に、減圧ＣＶＤ法により多結晶シリコン
膜１を堆積し、フォトリソグラフィによりパターン形成
して、燐イオン注入のためのマスクとする。マスクは、
高温でイオン注入をする場合には、多結晶シリコンなど
の高温に絶える材料を用いる必要がある。これをマスク
にｎソース領域形成のための燐イオン６３ａの注入を実
施する［同図（ｂ）］。加速電圧は、２０ｋｅＶと１０
０ｋｅＶ、ドーズ量は全部で５×１０16ｃｍ-2、注入温
度は８００℃とした。６３ｂは注入された燐原子であ
る。
膜１を堆積し、フォトリソグラフィによりパターン形成
して、燐イオン注入のためのマスクとする。マスクは、
高温でイオン注入をする場合には、多結晶シリコンなど
の高温に絶える材料を用いる必要がある。これをマスク
にｎソース領域形成のための燐イオン６３ａの注入を実
施する［同図（ｂ）］。加速電圧は、２０ｋｅＶと１０
０ｋｅＶ、ドーズ量は全部で５×１０16ｃｍ-2、注入温
度は８００℃とした。６３ｂは注入された燐原子であ
る。
【００５７】四フッ化炭素（ＣＦ4 ）と酸素（Ｏ2 ）と
の混合ガスを用いたドライエッチングでマスクの多結晶
シリコン膜１を除去した後、１６００℃、２時間の熱処
理を行い、不純物を活性化してｎエピタキシャル層６１
ｃの表面層にｎ+ ソース領域６３を形成する［同図
（ｃ）］。先に述べたようにＳｉＣでは不純物の拡散が
殆ど起きないが、ｎ+ ソース領域６３の接合深さは約
０．３μｍである。
の混合ガスを用いたドライエッチングでマスクの多結晶
シリコン膜１を除去した後、１６００℃、２時間の熱処
理を行い、不純物を活性化してｎエピタキシャル層６１
ｃの表面層にｎ+ ソース領域６３を形成する［同図
（ｃ）］。先に述べたようにＳｉＣでは不純物の拡散が
殆ど起きないが、ｎ+ ソース領域６３の接合深さは約
０．３μｍである。
【００５８】その後、１２００℃、２時間の熱酸化によ
り厚さ５０ｎｍのゲート絶縁膜６５を形成し、その上に
減圧ＣＶＤ法により電極ゲート電極層となる多結晶シリ
コン膜を約１μｍ堆積し、フォトリソグラフィによりパ
ターン形成してゲート電極層６６とする［同図
（ｄ）］。更に、ＳｉＣ基板表面を燐ガラス等の層間絶
縁膜６９で覆った後、その層間絶縁膜６９に窓開けを
し、ｎ+ ソース領域６３およびｎエピタキシャル層６１
ｃの一部を選択的にエッチングし、掘り下げる。更にも
う一度その層間絶縁膜６９に窓開けをし、アルミニウム
合金を蒸着し、パターン形成して、ｎ+ ソース領域６３
およびｐベース領域６２に接触するソース電極６７と
し、また図示されないゲート電極とする［同図
（ｅ）］。ｎ+ サブストレートの裏面にもドレイン電極
を設けてプロセスを完了する。
り厚さ５０ｎｍのゲート絶縁膜６５を形成し、その上に
減圧ＣＶＤ法により電極ゲート電極層となる多結晶シリ
コン膜を約１μｍ堆積し、フォトリソグラフィによりパ
ターン形成してゲート電極層６６とする［同図
（ｄ）］。更に、ＳｉＣ基板表面を燐ガラス等の層間絶
縁膜６９で覆った後、その層間絶縁膜６９に窓開けを
し、ｎ+ ソース領域６３およびｎエピタキシャル層６１
ｃの一部を選択的にエッチングし、掘り下げる。更にも
う一度その層間絶縁膜６９に窓開けをし、アルミニウム
合金を蒸着し、パターン形成して、ｎ+ ソース領域６３
およびｐベース領域６２に接触するソース電極６７と
し、また図示されないゲート電極とする［同図
（ｅ）］。ｎ+ サブストレートの裏面にもドレイン電極
を設けてプロセスを完了する。
【００５９】この実施例４のＳｉＣＭＯＳＦＥＴは、こ
れまでの実施例１〜３のものと異なり、デプレッション
型のＭＯＳＦＥＴである。すなわち、ｎエピタキシャル
層６１ｃがチャネル領域となり、ゲート電極層に電圧を
印加しない場合には、ドレイン・ソース間が導通してい
る。そして、ゲート電極層に負の電圧を印加すればドレ
イン・ソース間を遮断することができる。
れまでの実施例１〜３のものと異なり、デプレッション
型のＭＯＳＦＥＴである。すなわち、ｎエピタキシャル
層６１ｃがチャネル領域となり、ゲート電極層に電圧を
印加しない場合には、ドレイン・ソース間が導通してい
る。そして、ゲート電極層に負の電圧を印加すればドレ
イン・ソース間を遮断することができる。
【００６０】この実施例４のＭＯＳＦＥＴも、プレーナ
型のＭＯＳＦＥＴとすることにより、従来のトレンチ型
の炭化けい素ＭＯＳＦＥＴの問題であったゲート絶縁膜
への電界のストレスの問題、或いは高圧イオン注入の問
題が無く、ｐベース領域の深さを深くでき、かつ、濃度
勾配を制御できるので、容易に高耐圧のＭＯＳＦＥＴが
実現できる。
型のＭＯＳＦＥＴとすることにより、従来のトレンチ型
の炭化けい素ＭＯＳＦＥＴの問題であったゲート絶縁膜
への電界のストレスの問題、或いは高圧イオン注入の問
題が無く、ｐベース領域の深さを深くでき、かつ、濃度
勾配を制御できるので、容易に高耐圧のＭＯＳＦＥＴが
実現できる。
【００６１】しかも、平坦化工程において導入された結
晶欠陥の多い表面のダメージ層を、電流の流れる主要な
チャネル領域として使用していないため、動作が安定
し、オン抵抗も低減できる。 ［実施例５］図７（ａ）ないし（ｄ）は、本発明第五の
実施例の炭化けい素ＭＯＳＦＥＴの、製造工程順の部分
断面図である。以下順に工程について説明する。
晶欠陥の多い表面のダメージ層を、電流の流れる主要な
チャネル領域として使用していないため、動作が安定
し、オン抵抗も低減できる。 ［実施例５］図７（ａ）ないし（ｄ）は、本発明第五の
実施例の炭化けい素ＭＯＳＦＥＴの、製造工程順の部分
断面図である。以下順に工程について説明する。
【００６２】凹部の形成までは、実施例１と同じとす
る。凹部７４の深さは例えば４μｍとする。エピタキシ
ャル成長によりｐエピタキシャル層７２ａおよび続いて
ｎ+ 高濃度層７３ｃを堆積する［図７（ａ）］。ｐエピ
タキシャル層７２ａの不純物ドープ量は実施例１と同程
度とし、ｎ+ 高濃度層７３ｃの不純物ドープ量は５×１
０19ｃｍ-3とする。厚さは、それぞれ３μｍ、０．５μ
ｍとする。プロセス上注意すべきことは、平坦化後にｎ
+ 高濃度層７３ｃが残るようにしなければならない。し
たがって凹部７４の深さは成長するエピタキシャル層よ
り深くする。
る。凹部７４の深さは例えば４μｍとする。エピタキシ
ャル成長によりｐエピタキシャル層７２ａおよび続いて
ｎ+ 高濃度層７３ｃを堆積する［図７（ａ）］。ｐエピ
タキシャル層７２ａの不純物ドープ量は実施例１と同程
度とし、ｎ+ 高濃度層７３ｃの不純物ドープ量は５×１
０19ｃｍ-3とする。厚さは、それぞれ３μｍ、０．５μ
ｍとする。プロセス上注意すべきことは、平坦化後にｎ
+ 高濃度層７３ｃが残るようにしなければならない。し
たがって凹部７４の深さは成長するエピタキシャル層よ
り深くする。
【００６３】実施例１と同様に、ｎドリフト層７１ｂが
露出するように平坦化をおこない、ｐエピタキシャル層
は分離されてｐベース領域７２となる。ｎ+ 高濃度層７
３ｃも分離されてｎソース領域７３となる［同図
（ｂ）］。エピタキシャル成長によりｎエピタキシャル
層７１ｃを積層する［同図（ｃ）］。ｎエピタキシャル
層７１ｃの不純物濃度は５×１０15ｃｍ-3、厚さは０．
５μｍとする。この目的は基板の平坦化工程において導
入された表面のダメージ層を電流の流れる主要な部分に
使用しないようにするものである。
露出するように平坦化をおこない、ｐエピタキシャル層
は分離されてｐベース領域７２となる。ｎ+ 高濃度層７
３ｃも分離されてｎソース領域７３となる［同図
（ｂ）］。エピタキシャル成長によりｎエピタキシャル
層７１ｃを積層する［同図（ｃ）］。ｎエピタキシャル
層７１ｃの不純物濃度は５×１０15ｃｍ-3、厚さは０．
５μｍとする。この目的は基板の平坦化工程において導
入された表面のダメージ層を電流の流れる主要な部分に
使用しないようにするものである。
【００６４】その後、１２００℃、２時間の熱酸化によ
り厚さ５０ｎｍのゲート絶縁膜７５を形成し、その上に
減圧ＣＶＤ法により電極ゲート電極層となる多結晶シリ
コン膜を約１μｍ堆積し、フォトリソグラフィによりパ
ターン形成してゲート電極層７６とする。更に、ＳｉＣ
基板表面を燐ガラス等の層間絶縁膜７９で覆った後、そ
の層間絶縁膜７９に窓開けをし、ｎエピタキシャル層７
１ｃおよびｎソース領域７３をエッチングし、掘り下げ
る。更にもう一度層間絶縁膜７９に窓開けをし、アルミ
ニウム合金を蒸着し、パターン形成して、ｎソース領域
７３およびｐベース領域７２に接触するソース電極７７
とする［同図（ｄ）］。ｎ+ サブストレートの裏面にも
ドレイン電極を設けてプロセスを完了する。
り厚さ５０ｎｍのゲート絶縁膜７５を形成し、その上に
減圧ＣＶＤ法により電極ゲート電極層となる多結晶シリ
コン膜を約１μｍ堆積し、フォトリソグラフィによりパ
ターン形成してゲート電極層７６とする。更に、ＳｉＣ
基板表面を燐ガラス等の層間絶縁膜７９で覆った後、そ
の層間絶縁膜７９に窓開けをし、ｎエピタキシャル層７
１ｃおよびｎソース領域７３をエッチングし、掘り下げ
る。更にもう一度層間絶縁膜７９に窓開けをし、アルミ
ニウム合金を蒸着し、パターン形成して、ｎソース領域
７３およびｐベース領域７２に接触するソース電極７７
とする［同図（ｄ）］。ｎ+ サブストレートの裏面にも
ドレイン電極を設けてプロセスを完了する。
【００６５】この実施例５のＭＯＳＦＥＴは、実施例４
のものと製造方法がやや異なるが、やはりデプレッショ
ン型のＭＯＳＦＥＴである。イオン注入を用いていない
ので、高温の熱処理を必要とせず、高価な製造設備が不
要である。そして、ｎソース領域７３がｐベース領域７
２の表面層に自己整合して形成されており、チャネル領
域の長さが均一に精度よく形成され、安定した特性が歩
留まりよく得られる。チャネル長はこの工程からわかる
ように、エピタキシャル層の厚さによって制御可能であ
る。
のものと製造方法がやや異なるが、やはりデプレッショ
ン型のＭＯＳＦＥＴである。イオン注入を用いていない
ので、高温の熱処理を必要とせず、高価な製造設備が不
要である。そして、ｎソース領域７３がｐベース領域７
２の表面層に自己整合して形成されており、チャネル領
域の長さが均一に精度よく形成され、安定した特性が歩
留まりよく得られる。チャネル長はこの工程からわかる
ように、エピタキシャル層の厚さによって制御可能であ
る。
【００６６】勿論、プレーナ型のＭＯＳＦＥＴとするこ
とにより、従来のトレンチ型の炭化けい素ＭＯＳＦＥＴ
の問題であったゲート絶縁膜への電界のストレスの問題
が無く、ｐベース領域の深さを深くでき、かつ、濃度勾
配を制御できるので、容易に高耐圧のＭＯＳＦＥＴが実
現できる。 ［実施例６］これまでの実施例としては、縦形ＭＯＳＦ
ＥＴへの適用について説明してきた。しかし、本発明の
要点は、エッチングによる凹部の形成と、その凹部への
エピタキシャル成長および表面の平坦化による接合形成
方法にあるのであり、他の半導体装置にも適用できる。
とにより、従来のトレンチ型の炭化けい素ＭＯＳＦＥＴ
の問題であったゲート絶縁膜への電界のストレスの問題
が無く、ｐベース領域の深さを深くでき、かつ、濃度勾
配を制御できるので、容易に高耐圧のＭＯＳＦＥＴが実
現できる。 ［実施例６］これまでの実施例としては、縦形ＭＯＳＦ
ＥＴへの適用について説明してきた。しかし、本発明の
要点は、エッチングによる凹部の形成と、その凹部への
エピタキシャル成長および表面の平坦化による接合形成
方法にあるのであり、他の半導体装置にも適用できる。
【００６７】本発明に係る製造方法を用いた別の半導体
装置の例として、ＣＭＯＳ−ＩＣを製造する工程につい
て説明する。図８（ａ）ないし（ｆ）は、本発明第六の
実施例の炭化けい素ＣＭＯＳ−ＩＣの、製造工程順の部
分断面図である。以下順に工程について説明する。凹部
の形成、ｐエピタキシャル層の成長、平坦化までは、実
施例１と同じとする。すなわち高抵抗のｎドリフト層８
１の表面層に凹部８４を形成し、ｐエピタキシャル層を
成長した後、表面を平坦化してｐウェル領域８２を形成
する［図８（ａ）］。
装置の例として、ＣＭＯＳ−ＩＣを製造する工程につい
て説明する。図８（ａ）ないし（ｆ）は、本発明第六の
実施例の炭化けい素ＣＭＯＳ−ＩＣの、製造工程順の部
分断面図である。以下順に工程について説明する。凹部
の形成、ｐエピタキシャル層の成長、平坦化までは、実
施例１と同じとする。すなわち高抵抗のｎドリフト層８
１の表面層に凹部８４を形成し、ｐエピタキシャル層を
成長した後、表面を平坦化してｐウェル領域８２を形成
する［図８（ａ）］。
【００６８】以後の工程は通常のＣＭＯＳ−ＩＣと同様
である。減圧ＣＶＤ法により多結晶シリコン膜１を堆積
し、フォトリソグラフィによりパターン形成して、ほう
素イオン注入のためのマスクとする。マスク材は、高温
でイオン注入をする場合には、多結晶シリコンなどの高
温に絶える材料を用いる必要がある。これをマスクにｐ
チャネルＭＯＳＦＥＴのｐソース領域、ｐドレイン領域
形成のためのほう素イオン９３ａの注入を実施する［同
図（ｂ）］。加速電圧は、２０ｋｅＶと１４０ｋｅＶ、
ドーズ量は全部で５×１０15ｃｍ-2、注入温度は８００
℃とした。９３ｂは注入されたほう素原子である。
である。減圧ＣＶＤ法により多結晶シリコン膜１を堆積
し、フォトリソグラフィによりパターン形成して、ほう
素イオン注入のためのマスクとする。マスク材は、高温
でイオン注入をする場合には、多結晶シリコンなどの高
温に絶える材料を用いる必要がある。これをマスクにｐ
チャネルＭＯＳＦＥＴのｐソース領域、ｐドレイン領域
形成のためのほう素イオン９３ａの注入を実施する［同
図（ｂ）］。加速電圧は、２０ｋｅＶと１４０ｋｅＶ、
ドーズ量は全部で５×１０15ｃｍ-2、注入温度は８００
℃とした。９３ｂは注入されたほう素原子である。
【００６９】四フッ化炭素（ＣＦ4 ）と酸素（Ｏ2 ）と
の混合ガスを用いたドライエッチングでマスク材の多結
晶シリコン膜１を除去した後、フォトレジスト４のパタ
ーンを形成し、これをマスクに常温でｎチャネルＭＯＳ
ＦＥＴのｎソース領域、ｎドレイン領域形成のための燐
イオン８３ａの注入を実施する［同図（ｃ）］。加速電
圧は、２０ｋｅＶと１４０ｋｅＶ、ドーズ量は全部で５
×１０16ｃｍ-2とした。８３ｂは注入された燐原子であ
る。
の混合ガスを用いたドライエッチングでマスク材の多結
晶シリコン膜１を除去した後、フォトレジスト４のパタ
ーンを形成し、これをマスクに常温でｎチャネルＭＯＳ
ＦＥＴのｎソース領域、ｎドレイン領域形成のための燐
イオン８３ａの注入を実施する［同図（ｃ）］。加速電
圧は、２０ｋｅＶと１４０ｋｅＶ、ドーズ量は全部で５
×１０16ｃｍ-2とした。８３ｂは注入された燐原子であ
る。
【００７０】１６００℃、２時間の熱処理を行い、不純
物を活性化してｎソース領域８３、ｎドレイン領域８３
ｄ、ｐソース領域９３、ｐドレイン領域９３ｄを形成す
る［同図（ｃ）］。先に述べたようにＳｉＣでは不純物
の拡散が殆ど起きないが、加速電圧の制御により、接合
深さは約０．５μｍである。その後、１２００℃、２時
間の熱酸化により厚さ５０ｎｍのゲート絶縁膜８５を形
成し、その上に減圧ＣＶＤ法により多結晶シリコン層を
約１μｍ堆積し、フォトリソグラフィによりパターン形
成し、ゲート電極層８６、９６とする［同図（ｅ）］。
物を活性化してｎソース領域８３、ｎドレイン領域８３
ｄ、ｐソース領域９３、ｐドレイン領域９３ｄを形成す
る［同図（ｃ）］。先に述べたようにＳｉＣでは不純物
の拡散が殆ど起きないが、加速電圧の制御により、接合
深さは約０．５μｍである。その後、１２００℃、２時
間の熱酸化により厚さ５０ｎｍのゲート絶縁膜８５を形
成し、その上に減圧ＣＶＤ法により多結晶シリコン層を
約１μｍ堆積し、フォトリソグラフィによりパターン形
成し、ゲート電極層８６、９６とする［同図（ｅ）］。
【００７１】更に、ＳｉＣ基板表面を燐ガラス等の層間
絶縁膜８９で覆った後、その層間絶縁膜８９に窓開けを
し、アルミニウム合金を蒸着し、パターン形成して、ソ
ース電極８７、９７、ドレイン電極８８、９８および図
示されないゲート電極を形成してプロセスを完了する
［同図（ｆ）］。以上のような製造方法をとることによ
って、特に深いｐｎ接合の形成が困難なＳｉＣにおい
て、容易に深いｐウェル領域、あるいは同様にしてｎウ
ェル領域が形成できる。従って、特に高耐圧のＣＭＯＳ
−ＩＣの製造も容易に行うことができて、非常に量産に
適した製造方法といえる。
絶縁膜８９で覆った後、その層間絶縁膜８９に窓開けを
し、アルミニウム合金を蒸着し、パターン形成して、ソ
ース電極８７、９７、ドレイン電極８８、９８および図
示されないゲート電極を形成してプロセスを完了する
［同図（ｆ）］。以上のような製造方法をとることによ
って、特に深いｐｎ接合の形成が困難なＳｉＣにおい
て、容易に深いｐウェル領域、あるいは同様にしてｎウ
ェル領域が形成できる。従って、特に高耐圧のＣＭＯＳ
−ＩＣの製造も容易に行うことができて、非常に量産に
適した製造方法といえる。
【００７２】ｎソース領域８３、ｎドレイン領域８３ｄ
形成のための燐イオン注入において、活性化率を高める
ためには、８００℃程度の高温でのイオン注入が好まし
いので、イオン注入のマスクとして、多結晶シリコン膜
や酸化膜等耐熱性の材料を使用しておこなってもよい。
なお、図では凹部の深さがエピタキシャル層の厚さより
も深い場合について示しているが、エピタキシャル層の
方が厚くても構わない。どちらの場合でも平坦化のエッ
チングあるいは研磨はｎ型基板が出てくるまで実施する
必要がある。
形成のための燐イオン注入において、活性化率を高める
ためには、８００℃程度の高温でのイオン注入が好まし
いので、イオン注入のマスクとして、多結晶シリコン膜
や酸化膜等耐熱性の材料を使用しておこなってもよい。
なお、図では凹部の深さがエピタキシャル層の厚さより
も深い場合について示しているが、エピタキシャル層の
方が厚くても構わない。どちらの場合でも平坦化のエッ
チングあるいは研磨はｎ型基板が出てくるまで実施する
必要がある。
【００７３】なお、以上の実施例において、ｎ型、ｐ型
の不純物として、それぞれ燐、ほう素を用いた例を示し
たが、他にｎ型では窒素、砒素など、ｐ型ではアルミニ
ウムなどを用いることもできる。
の不純物として、それぞれ燐、ほう素を用いた例を示し
たが、他にｎ型では窒素、砒素など、ｐ型ではアルミニ
ウムなどを用いることもできる。
【００７４】
【発明の効果】以上説明したように本発明によれば、ｐ
ｎ接合をもつ炭化けい素半導体装置の製造方法におい
て、炭化けい素結晶基板表面に所定のパターンの凹部を
形成する工程と、その上に基板と反対の導電型のエピタ
キシャル層を成長させる工程と、得られた半導体基板の
表面を平坦化してｐｎ接合を表面に露出させる工程をお
こなうことによって、従来極めて困難であった接合深さ
の深いプレーナ型ｐｎ接合の形成が、容易にできるよう
になった。
ｎ接合をもつ炭化けい素半導体装置の製造方法におい
て、炭化けい素結晶基板表面に所定のパターンの凹部を
形成する工程と、その上に基板と反対の導電型のエピタ
キシャル層を成長させる工程と、得られた半導体基板の
表面を平坦化してｐｎ接合を表面に露出させる工程をお
こなうことによって、従来極めて困難であった接合深さ
の深いプレーナ型ｐｎ接合の形成が、容易にできるよう
になった。
【００７５】特に、炭化けい素ＭＯＳＦＥＴの製造方法
において、第一導電型炭化けい素結晶基板表面に所定の
パターンの凹部を形成する工程と、その上に第二導電型
のエピタキシャル層を成長させる工程と、エピタキシャ
ル層を成長した基板表面を削って平坦化しｐｎ接合を露
出させ、かつ分離された第二導電型のエピタキシャル層
を第二導電型ベース領域とすることによって、プレーナ
型接合を可能にし、ゲート絶縁膜への電界のストレスの
問題を解決して、炭化けい素縦型ＭＯＳＦＥＴの高耐圧
化を容易にした。
において、第一導電型炭化けい素結晶基板表面に所定の
パターンの凹部を形成する工程と、その上に第二導電型
のエピタキシャル層を成長させる工程と、エピタキシャ
ル層を成長した基板表面を削って平坦化しｐｎ接合を露
出させ、かつ分離された第二導電型のエピタキシャル層
を第二導電型ベース領域とすることによって、プレーナ
型接合を可能にし、ゲート絶縁膜への電界のストレスの
問題を解決して、炭化けい素縦型ＭＯＳＦＥＴの高耐圧
化を容易にした。
【００７６】更に、ベース領域とソース領域とがセルフ
アラインされ、安定した特性が歩留まりよく得られる製
造方法や、イオン注入を行わずにＭＯＳＦＥＴを製造で
きる量産に適する製造方法を示した。本発明は、ＭＯＳ
ＦＥＴに限らず、ＣＭＯＳ−ＩＣや他のＳｉＣ半導体装
置にも極めて有効な方法であり、高耐圧の炭化けい素半
導体装置の製造を容易にするものである。
アラインされ、安定した特性が歩留まりよく得られる製
造方法や、イオン注入を行わずにＭＯＳＦＥＴを製造で
きる量産に適する製造方法を示した。本発明は、ＭＯＳ
ＦＥＴに限らず、ＣＭＯＳ−ＩＣや他のＳｉＣ半導体装
置にも極めて有効な方法であり、高耐圧の炭化けい素半
導体装置の製造を容易にするものである。
【図１】本発明第一の実施例のＭＯＳＦＥＴの部分断面
図
図
【図２】（ａ）〜（ｆ）は実施例１のＭＯＳＦＥＴの製
造方法を説明するための工程順の部分断面図
造方法を説明するための工程順の部分断面図
【図３】（ａ）〜（ｅ）は図２（ｆ）に続く実施例１の
ＭＯＳＦＥＴの工程順の部分断面図
ＭＯＳＦＥＴの工程順の部分断面図
【図４】（ａ）〜（ｆ）は実施例２のＭＯＳＦＥＴの製
造方法を説明するための工程順の部分断面図
造方法を説明するための工程順の部分断面図
【図５】（ａ）〜（ｄ）は実施例３のＭＯＳＦＥＴの製
造方法を説明するための工程順の部分断面図
造方法を説明するための工程順の部分断面図
【図６】（ａ）〜（ｅ）は実施例４のＭＯＳＦＥＴの製
造方法を説明するための工程順の部分断面図
造方法を説明するための工程順の部分断面図
【図７】（ａ）〜（ｄ）は実施例５のＭＯＳＦＥＴの製
造方法を説明するための工程順の部分断面図
造方法を説明するための工程順の部分断面図
【図８】（ａ）〜（ｆ）は実施例６のＣＭＯＳ−ＩＣの
製造方法を説明するための工程順の部分断面図
製造方法を説明するための工程順の部分断面図
【図９】（ａ）は従来のトレンチ型ＭＯＳＦＥＴの部分
断面図、（ｂ）はプレーナ型ＭＯＳＦＥＴの部分断面図
断面図、（ｂ）はプレーナ型ＭＯＳＦＥＴの部分断面図
【図１０】（ａ）〜（ｅ）は従来のトレンチ型ＭＯＳＦ
ＥＴの製造方法を説明するための工程順の部分断面図
ＥＴの製造方法を説明するための工程順の部分断面図
【図１１】（ａ）〜（ｃ）は図１０（ｅ）に続く従来の
トレンチ型ＭＯＳＦＥＴの工程順の部分断面図
トレンチ型ＭＯＳＦＥＴの工程順の部分断面図
【図１２】（ａ）〜（ｇ）は従来のプレーナ型ＭＯＳＦ
ＥＴの製造方法を説明するための工程順の部分断面図
ＥＴの製造方法を説明するための工程順の部分断面図
１ 多結晶シリコン膜 ２ アルミニウム膜 ３ Ｃｒ−Ａｕ膜 ４ フォトレジスト膜 １１ａ、２１ａ、３１ａ ｎ+ サブストレート １１ｂ、２１ｂ、３１ｂ、４１ｂ、５１ｂ、６１ｂ、７
１ｂ ｎドリフト層 １２ ｐベース層 １３、２３、３３、４３、５３、６３、７３、８３ ｎ
ソース領域 １３ａ、３３ａ、４３ａ、６３ａ、８３ａ 燐イオン １３ｂ、３３ｂ、４３ｂ、６３ｂ、８３ｂ 燐原子 １４ トレンチ １５、２５、３５、４５、５５、６５、７５、８５ ゲ
ート絶縁膜 １６、２６、３６、４６、５６、６６、７６、８６、９
６ ゲート電極層 １７、２７、３７、４７、５７、６７、７７、８７、９
７ ソース電極 １８、２８、３８、８８、９８ ドレイン電極 １９、２９、３９、４９、５９、６９、７９、８９ 層
間絶縁膜 ２０、３０、４０ チャネル領域 ２２、３２、４２、５２、６２、７２ ｐベース領域 ２２ａ、９３ａ ほう素イオン ２２ｂ、９３ｂ ほう素原子 ２３ａ 窒素イオン ２３ｂ 窒素原子 ３２ａ、４２ａ、５２ａ、７２ａ ｐエピタキシャル層 ３４、４４、５４、６４、７４、８４ 凹部 ５３ｃ、７３ｃ ｎ+ 高濃度層 ６１ｃ、７１ｃ ｎエピタキシャル層 ８１ ｎ型基板 ８２ ｐウェル領域 ８３ｄ ｎドレイン領域 ９３ ｐソース領域 ９３ｄ ｐドレイン領域
１ｂ ｎドリフト層 １２ ｐベース層 １３、２３、３３、４３、５３、６３、７３、８３ ｎ
ソース領域 １３ａ、３３ａ、４３ａ、６３ａ、８３ａ 燐イオン １３ｂ、３３ｂ、４３ｂ、６３ｂ、８３ｂ 燐原子 １４ トレンチ １５、２５、３５、４５、５５、６５、７５、８５ ゲ
ート絶縁膜 １６、２６、３６、４６、５６、６６、７６、８６、９
６ ゲート電極層 １７、２７、３７、４７、５７、６７、７７、８７、９
７ ソース電極 １８、２８、３８、８８、９８ ドレイン電極 １９、２９、３９、４９、５９、６９、７９、８９ 層
間絶縁膜 ２０、３０、４０ チャネル領域 ２２、３２、４２、５２、６２、７２ ｐベース領域 ２２ａ、９３ａ ほう素イオン ２２ｂ、９３ｂ ほう素原子 ２３ａ 窒素イオン ２３ｂ 窒素原子 ３２ａ、４２ａ、５２ａ、７２ａ ｐエピタキシャル層 ３４、４４、５４、６４、７４、８４ 凹部 ５３ｃ、７３ｃ ｎ+ 高濃度層 ６１ｃ、７１ｃ ｎエピタキシャル層 ８１ ｎ型基板 ８２ ｐウェル領域 ８３ｄ ｎドレイン領域 ９３ ｐソース領域 ９３ｄ ｐドレイン領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６５８Ｅ
Claims (11)
- 【請求項１】ｐｎ接合をもつ炭化けい素半導体装置の製
造方法において、炭化けい素結晶基板表面に所定のパタ
ーンの凹部を形成する工程と、その上に基板と反対の導
電型のエピタキシャル層を成長させる工程と、得られた
半導体基板の表面を平坦化してｐｎ接合を表面に露出さ
せる工程を有することを特徴とする炭化けい素半導体装
置の製造方法。 - 【請求項２】第一導電型炭化けい素結晶基板表面に所定
のパターンの凹部を形成する工程と、その上に第二導電
型のエピタキシャル層を成長させる工程と、エピタキシ
ャル層を成長した基板表面を削って平坦化しｐｎ接合を
露出させ、かつ分離された第二導電型のエピタキシャル
層を第二導電型ベース領域とすることを特徴とする炭化
けい素ＭＯＳＦＥＴの製造方法。 - 【請求項３】第一導電型炭化けい素基板の一部をマスク
で覆い、所定の深さまでエッチングして凹部を形成する
工程と、その基板上に第二導電型エピタキシャル層を成
長する工程と、エピタキシャル層を成長した基板表面を
削って平坦化しｐｎ接合を露出させ、かつ分離された第
二導電型ベース領域を形成する工程と、第二導電型エピ
タキシャル層の表面層に第一導電型領域を形成するため
の不純物を注入する工程と、熱処理してイオン注入した
不純物を活性化し第一導電型ソース領域を形成する工程
と、平坦化した表面に熱酸化により表面に酸化膜を形成
する工程と、酸化膜上にゲート電極層を形成する工程
と、第一導電型ソース領域に接触するソース電極を設け
る工程と、第一導電型炭化けい素基板の裏面に接触する
ドレイン電極を設ける工程とを備えることを特徴とする
請求項２記載の炭化けい素ＭＯＳＦＥＴの製造方法。 - 【請求項４】第一導電型炭化けい素基板の一部をマスク
で覆い、所定の深さまでエッチングして凹部を形成する
工程と、その基板上に第二導電型エピタキシャル層を成
長する工程と、第二導電型エピタキシャル層の表面層に
第一導電型領域を形成するための不純物を注入する工程
と、エピタキシャル層を成長した基板表面を削って平坦
化しｐｎ接合を露出させ、かつ分離された第二導電型ベ
ース領域を形成する工程と、熱処理してイオン注入した
不純物を活性化し第一導電型ソース領域を形成する工程
と、平坦化した表面に熱酸化により表面に酸化膜を形成
する工程と、酸化膜上にゲート電極層を形成する工程
と、第一導電型ソース領域に接触するソース電極を設け
る工程と、第一導電型炭化けい素基板の裏面に接触する
ドレイン電極を設ける工程とを備えることを特徴とする
請求項２記載の炭化けい素ＭＯＳＦＥＴの製造方法。 - 【請求項５】第一導電型炭化けい素基板の一部をマスク
で覆い、所定の深さまでエッチングして凹部を形成する
工程と、その基板上に第二導電型エピタキシャル層を成
長する工程と、更にエピタキシャル成長により第一導電
型高濃度層を成長する工程と、エピタキシャル層を成長
した基板表面を削って平坦化しｐｎ接合を露出させ、か
つ分離された第二導電型ベース領域と第一導電型ソース
領域とを形成する工程と、平坦化した表面に熱酸化によ
り酸化膜を形成する工程と、酸化膜上にゲート電極層を
形成する工程と、第一導電型ソース領域に接触するソー
ス電極を設ける工程と、第一導電型炭化けい素基板の裏
面に接触するドレイン電極を設ける工程とを備えること
を特徴とする請求項２記載の炭化けい素ＭＯＳＦＥＴの
製造方法。 - 【請求項６】第一導電型炭化けい素基板の一部をマスク
で覆い、所定の深さまでエッチングして凹部を形成する
工程と、その基板上に第二導電型エピタキシャル層を成
長する工程と、エピタキシャル層を成長した基板表面を
削って平坦化しｐｎ接合を露出させ、かつ分離された第
二導電型ベース領域を形成する工程と、更に第一導電型
エピタキシャル層を形成する工程と、第一導電型エピタ
キシャル層の表面層に選択的に第一導電型領域を形成す
るための不純物を注入する工程と、熱処理してイオン注
入した不純物を活性化し第一導電型ソース領域を形成す
る工程と、第一導電型エピタキシャル層の表面に熱酸化
により酸化膜を形成する工程と、酸化膜上にゲート電極
層を形成する工程と、第一導電型ソース領域に接触する
ソース電極を設ける工程と、第一導電型炭化けい素基板
の裏面に接触するドレイン電極を設ける工程とを備える
ことを特徴とする請求項２記載の炭化けい素ＭＯＳＦＥ
Ｔの製造方法。 - 【請求項７】第一導電型炭化けい素基板の一部をマスク
で覆い、所定の深さまでエッチングして凹部を形成する
工程と、その基板上に第二導電型エピタキシャル層を成
長する工程と、更にエピタキシャル成長により第一導電
型高濃度層を積層する工程と、エピタキシャル層を成長
した基板表面を削って平坦化しｐｎ接合を露出させ、か
つ分離された第二導電型ベース領域、第一導電型ソース
領域を形成する工程と、更に第一導電型エピタキシャル
層を積層する工程と、第一導電型エピタキシャル層の表
面に熱酸化により酸化膜を形成する工程と、酸化膜上に
ゲート電極層を形成する工程と、第一導電型ソース領域
に接触するソース電極を設ける工程と、第一導電型炭化
けい素基板の裏面に接触するドレイン電極を設ける工程
とを備えることを特徴とする請求項２記載の炭化けい素
ＭＯＳＦＥＴの製造方法。 - 【請求項８】第一導電型エピタキシャル層の厚さを０．
１〜１μｍの範囲とすることを特徴とする請求項６また
は７に記載の炭化けい素ＭＯＳＦＥＴの製造方法。 - 【請求項９】第一導電型炭化けい素基板の一部をマスク
で覆い、所定の深さまでエッチングして凹部を形成する
工程と、その基板上に第二導電型エピタキシャル層を成
長する工程と、エピタキシャル層を成長した基板表面を
削って平坦化しｐｎ接合を露出させ、かつ分離された第
二導電型ウェル領域を形成する工程と、第二導電型ウェ
ル領域の表面層に第一導電型領域を形成するための不純
物を注入する工程と、熱処理してイオン注入した不純物
を活性化し第一導電型ソース領域、第一導電型ドレイン
領域を形成する工程と、平坦化した第一導電型炭化けい
素基板の表面層に第二導電型領域を形成するための不純
物を注入する工程と、熱処理してイオン注入した不純物
を活性化し第二導電型ソース領域、第二導電型ドレイン
領域を形成する工程と、熱酸化により表面に酸化膜を形
成する工程と、酸化膜上にゲート電極層を形成する工程
と、第一導電型ソース領域、第一導電型ドレイン領域、
第二導電型ソース領域、第二導電型ドレイン領域にそれ
ぞれ接触する電極を設ける工程とを備えることを特徴と
するＣＭＯＳ半導体装置の製造方法。 - 【請求項１０】機械研磨により、表面の平坦化をおこな
うことを特徴とする請求項１ないし９のいずれかに記載
の炭化けい素半導体装置の製造方法。 - 【請求項１１】プラズマを用いたドライエッチングによ
り、表面の平坦化をおこなうことを特徴とする請求項１
ないし９のいずれかに記載の炭化けい素半導体装置の製
造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22124497A JP3180895B2 (ja) | 1997-08-18 | 1997-08-18 | 炭化けい素半導体装置の製造方法 |
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