JPH1168722A - パターン同期回路 - Google Patents
パターン同期回路Info
- Publication number
- JPH1168722A JPH1168722A JP9230302A JP23030297A JPH1168722A JP H1168722 A JPH1168722 A JP H1168722A JP 9230302 A JP9230302 A JP 9230302A JP 23030297 A JP23030297 A JP 23030297A JP H1168722 A JPH1168722 A JP H1168722A
- Authority
- JP
- Japan
- Prior art keywords
- synchronization
- pattern
- circuit
- counter
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】パターン同期回路において、同期引込み時のパ
ターン発生器にイレギュラーなデータが残留している事
による同期確立の遅れを防ぐ。 【解決手段】パターン同期回路は、１１段のシフトレジ
スタ（１）と、前記シフトレジスタ（１）の出力と該シ
フトレジスタ（１）の所要段間出力との排他的論理和を
とる排他的論理和回路（２）と、前記排他的論理和回路
（２）と受信データとの一致を検出する排他的論理和回
路（３）と、シフトレジスタ（１）への入力データを選
択するセレクタ（４）と、同期確立を判定するカウンタ
（５）と、該カウンタ（５）の動作を同期引込み開始後
所定の時間停止させるカウンタ（６）とで構成し、ＰＮ
パターン発生器のメモリに正常なデータが書き込まれた
後、動作するので同期確立までの時間を短縮できる。
ターン発生器にイレギュラーなデータが残留している事
による同期確立の遅れを防ぐ。 【解決手段】パターン同期回路は、１１段のシフトレジ
スタ（１）と、前記シフトレジスタ（１）の出力と該シ
フトレジスタ（１）の所要段間出力との排他的論理和を
とる排他的論理和回路（２）と、前記排他的論理和回路
（２）と受信データとの一致を検出する排他的論理和回
路（３）と、シフトレジスタ（１）への入力データを選
択するセレクタ（４）と、同期確立を判定するカウンタ
（５）と、該カウンタ（５）の動作を同期引込み開始後
所定の時間停止させるカウンタ（６）とで構成し、ＰＮ
パターン発生器のメモリに正常なデータが書き込まれた
後、動作するので同期確立までの時間を短縮できる。
Description
【０００１】
【発明の属する技術分野】本発明はパターン同期回路に
関し、特にディジタル通信においてＰＮパターンを同期
／計数するパターン同期回路に関する。
関し、特にディジタル通信においてＰＮパターンを同期
／計数するパターン同期回路に関する。
【０００２】
【従来の技術】ディジタル通信において、伝送路での送
信データ列を入力とは無関係なランダム系列に変換する
方式の一つにＰＮパターン発生器（擬似ランダムパター
ン発生器）がある。該ＰＮパターンは、スクランブル回
路に使用されるほか、伝送路の符号誤りの測定にも使用
される。
信データ列を入力とは無関係なランダム系列に変換する
方式の一つにＰＮパターン発生器（擬似ランダムパター
ン発生器）がある。該ＰＮパターンは、スクランブル回
路に使用されるほか、伝送路の符号誤りの測定にも使用
される。
【０００３】先ずＰＮパターン発生器について説明す
る。図２はＰＮパターン発生回路の一例を示す図であ
る。ＰＮパターン発生器の構成は２〜ｎ次のものまで各
種可能であるが、ここではｎ＝１１段の場合を説明す
る。ＰＮパターン発生器は、１１段からなるシフトレジ
スタ１と排他的論理和回路２とを含む。ＰＮパターン発
生器は１と０をランダムに組み合わせたパルス列発生器
で、構成するシフトレジスタの段数によりその発生する
擬似ランダムパターンと該パターンの繰り返し周期が決
定される。一般にｎ段のシフトレジスタを使用したとき
の繰り返しビット数は２n−１となる。そこで本例に当
てはめると、２11−１で２０４７ビットの周期で擬似ラ
ンダムパターンが繰り返される。なお排他的論理和と
は、入力ＡとＢに対して出力ＹはＹ＝Ｂ＋Ａ、即ち二つ
の入力レベルが一致すると出力がＬＯＷになるよう機能
するものである。
る。図２はＰＮパターン発生回路の一例を示す図であ
る。ＰＮパターン発生器の構成は２〜ｎ次のものまで各
種可能であるが、ここではｎ＝１１段の場合を説明す
る。ＰＮパターン発生器は、１１段からなるシフトレジ
スタ１と排他的論理和回路２とを含む。ＰＮパターン発
生器は１と０をランダムに組み合わせたパルス列発生器
で、構成するシフトレジスタの段数によりその発生する
擬似ランダムパターンと該パターンの繰り返し周期が決
定される。一般にｎ段のシフトレジスタを使用したとき
の繰り返しビット数は２n−１となる。そこで本例に当
てはめると、２11−１で２０４７ビットの周期で擬似ラ
ンダムパターンが繰り返される。なお排他的論理和と
は、入力ＡとＢに対して出力ＹはＹ＝Ｂ＋Ａ、即ち二つ
の入力レベルが一致すると出力がＬＯＷになるよう機能
するものである。
【０００４】図３に従来のパターン同期回路の構成例を
示す。同図においてこのＰＮパターン同期回路は、１１
段のシフトレジスタ１と、前記シフトレジスタ１の出力
と該シフトレジスタの所要段間出力との排他的論理和を
とる排他的論理和回路２と、前記排他的論理和回路２の
出力と受信データとの一致を検出する排他的論理和回路
３と、前記シフトレジスタ１への入力データを選択する
セレクター４と、同期確立を判定するカウンタ５とで構
成したものである。
示す。同図においてこのＰＮパターン同期回路は、１１
段のシフトレジスタ１と、前記シフトレジスタ１の出力
と該シフトレジスタの所要段間出力との排他的論理和を
とる排他的論理和回路２と、前記排他的論理和回路２の
出力と受信データとの一致を検出する排他的論理和回路
３と、前記シフトレジスタ１への入力データを選択する
セレクター４と、同期確立を判定するカウンタ５とで構
成したものである。
【０００５】このような構成のパターン同期回路は、外
部の制御装置からの同期引込開始信号を受け次のように
動作する。即ち、同期引込み開始信号と共に送られてく
るＰＮパターン化された受信データは、前記セレクタ４
のＢを介し、シフトレジスタ１に１ビットづつ順次入力
する。さらにＰＮパターン発生器の出力である排他的論
理和回路２の出力は、受信データとともに排他的論理和
回路３に入力し、その出力をカウンタ５によって計数す
る。該カウンタ５はＰＮパターンと受信データとの連続
一致回数を計数し、その回数が基準値以上の場合に同期
確立と判定する。この例では３３ビット、即ち３３回以
上ＰＮパターンと受信データとが連続一致した場合同期
確立と判定している。この３３ビットは同期状態を検
出、保持するための２２ビットと、同期引込開始時のＰ
Ｎパターン発生器のメモリに残留する読み込みデータで
はないデータによって誤った同期検出を行なうことを防
止するための１１ビットである。カウンタ５が３３ビッ
トの連続一致を計数すると、同期の引込みは完了する。
カウンタ５は同期確立を受けて同期確立信号をセレクタ
４に送出し、接続をＡに切替え、ＰＮパターン発生器を
２０４７ビットの周期で擬似ランダムパターンが発生す
るようにする。
部の制御装置からの同期引込開始信号を受け次のように
動作する。即ち、同期引込み開始信号と共に送られてく
るＰＮパターン化された受信データは、前記セレクタ４
のＢを介し、シフトレジスタ１に１ビットづつ順次入力
する。さらにＰＮパターン発生器の出力である排他的論
理和回路２の出力は、受信データとともに排他的論理和
回路３に入力し、その出力をカウンタ５によって計数す
る。該カウンタ５はＰＮパターンと受信データとの連続
一致回数を計数し、その回数が基準値以上の場合に同期
確立と判定する。この例では３３ビット、即ち３３回以
上ＰＮパターンと受信データとが連続一致した場合同期
確立と判定している。この３３ビットは同期状態を検
出、保持するための２２ビットと、同期引込開始時のＰ
Ｎパターン発生器のメモリに残留する読み込みデータで
はないデータによって誤った同期検出を行なうことを防
止するための１１ビットである。カウンタ５が３３ビッ
トの連続一致を計数すると、同期の引込みは完了する。
カウンタ５は同期確立を受けて同期確立信号をセレクタ
４に送出し、接続をＡに切替え、ＰＮパターン発生器を
２０４７ビットの周期で擬似ランダムパターンが発生す
るようにする。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のパターン同期回路にあっては、次のような問
題点を有する。ＰＮパターンの同期確立判定条件とし
て、一般的にＰＮパターンの連続一致回数を計数し、基
準値以上一致した場合に同期確立と判定する方法を用い
ている。例えば同期保護段数２２ビットの場合、受信デ
ータがＰＮパターンの一部と２２ビット連続して一致し
た場合に同期確立と判定する。しかしながら従来技術で
は、実際の同期確立計数用カウンタは同期保護段数２２
ビット＋ｎビットの連続一致の計数をおこなうことによ
って同期確立と判定する。この例によれば、ｎ＝１１で
ある。このｎビットは、同期引込開始時のＰＮパターン
発生器のメモリに残留する読み込みデータではないデー
タによって誤った同期検出を防止するためのものであ
る。この１１ビットは本来不要な計測であって、同期引
込み開始時にＰＮパターン発生器のメモリへの受信デー
タの読み込みが完了した後には、同期計数用カウンタの
判定は２２ビットでよいことになるが、上述した理由に
より１１ビットの余計な計測を行い、同期確立までの時
間が遅れる原因となっていた。本発明は、上述した従来
のパターン同期回路の問題を解決するためになされたも
のであって、同期確立までの時間を短縮し得るパターン
同期回路を提供することを課題とする。
うな従来のパターン同期回路にあっては、次のような問
題点を有する。ＰＮパターンの同期確立判定条件とし
て、一般的にＰＮパターンの連続一致回数を計数し、基
準値以上一致した場合に同期確立と判定する方法を用い
ている。例えば同期保護段数２２ビットの場合、受信デ
ータがＰＮパターンの一部と２２ビット連続して一致し
た場合に同期確立と判定する。しかしながら従来技術で
は、実際の同期確立計数用カウンタは同期保護段数２２
ビット＋ｎビットの連続一致の計数をおこなうことによ
って同期確立と判定する。この例によれば、ｎ＝１１で
ある。このｎビットは、同期引込開始時のＰＮパターン
発生器のメモリに残留する読み込みデータではないデー
タによって誤った同期検出を防止するためのものであ
る。この１１ビットは本来不要な計測であって、同期引
込み開始時にＰＮパターン発生器のメモリへの受信デー
タの読み込みが完了した後には、同期計数用カウンタの
判定は２２ビットでよいことになるが、上述した理由に
より１１ビットの余計な計測を行い、同期確立までの時
間が遅れる原因となっていた。本発明は、上述した従来
のパターン同期回路の問題を解決するためになされたも
のであって、同期確立までの時間を短縮し得るパターン
同期回路を提供することを課題とする。
【０００７】
【課題を解決するための手段】上記課題を達成するため
に本発明によるパターン同期回路は以下の如き構成をと
る。 シフトレジスタと第一の排他的論理和回路とを含
むＰＮパターン発生器と、前記シフトレジスタへの入力
データを選択するセレクタと、前記ＰＮパターン発生器
出力と受信データとの一致を検出する第二の排他的論理
和回路と、前記第一の排他的論理和回路の出力を計数し
て同期確立を判定する第一のカウンタと、同期引込開始
からPＮパターン発生器のメモリが受信データで置換さ
れるまでの間前記第一のカウンタの動作を停止させる第
二のカウンタとを備える。
に本発明によるパターン同期回路は以下の如き構成をと
る。 シフトレジスタと第一の排他的論理和回路とを含
むＰＮパターン発生器と、前記シフトレジスタへの入力
データを選択するセレクタと、前記ＰＮパターン発生器
出力と受信データとの一致を検出する第二の排他的論理
和回路と、前記第一の排他的論理和回路の出力を計数し
て同期確立を判定する第一のカウンタと、同期引込開始
からPＮパターン発生器のメモリが受信データで置換さ
れるまでの間前記第一のカウンタの動作を停止させる第
二のカウンタとを備える。
【０００８】
【発明の実施の形態】以下、本発明を図面に示した実施
例に基づいて詳細に説明する。図１は本発明によるパタ
ーン同期回路の概略構成図である。同図においてパター
ン同期回路は、１１段のシフトレジスタ１と、前記シフ
トレジスタ１の出力と該シフトレジスタ１の所要段間出
力との排他的論理和をとる排他的論理和回路２と、前記
排他的論理和回路２と受信データとの一致を検出する排
他的論理和回路３と、シフトレジスタ１への入力データ
を選択するセレクタ４と、同期確立を判定するカウンタ
５と、該カウンタ５の動作を同期引込み開始後所定の時
間停止させるカウンタ６とで構成する。
例に基づいて詳細に説明する。図１は本発明によるパタ
ーン同期回路の概略構成図である。同図においてパター
ン同期回路は、１１段のシフトレジスタ１と、前記シフ
トレジスタ１の出力と該シフトレジスタ１の所要段間出
力との排他的論理和をとる排他的論理和回路２と、前記
排他的論理和回路２と受信データとの一致を検出する排
他的論理和回路３と、シフトレジスタ１への入力データ
を選択するセレクタ４と、同期確立を判定するカウンタ
５と、該カウンタ５の動作を同期引込み開始後所定の時
間停止させるカウンタ６とで構成する。
【０００９】このように構成したパターン同期回路は外
部の制御装置からの同期引込開始信号を受け次のように
動作する。同期引込み信号と共に送られてくるＰＮパタ
ーン化された受信データは、セレクタ４の端子Ｂを介
し、同期引込みを行うためシフトレジスタ１に１ビット
づつ順次入力する。さらにＰＮパターン符号である排他
的論理和回路２の出力は、受信データとの一致を検出す
るため、受信データとともに排他的論理和回路３に入力
し、カウンタ５はその出力を計数する。前記カウンタ５
はＰＮパターンと受信データとの連続一致回数を計数
し、その連続一致回数が同期保護段数である２２ビット
の間、連続一致であるか否かに基づいて同期確立と判定
する。
部の制御装置からの同期引込開始信号を受け次のように
動作する。同期引込み信号と共に送られてくるＰＮパタ
ーン化された受信データは、セレクタ４の端子Ｂを介
し、同期引込みを行うためシフトレジスタ１に１ビット
づつ順次入力する。さらにＰＮパターン符号である排他
的論理和回路２の出力は、受信データとの一致を検出す
るため、受信データとともに排他的論理和回路３に入力
し、カウンタ５はその出力を計数する。前記カウンタ５
はＰＮパターンと受信データとの連続一致回数を計数
し、その連続一致回数が同期保護段数である２２ビット
の間、連続一致であるか否かに基づいて同期確立と判定
する。
【００１０】一方、カウンタ５は、連続一致回数を計数
するにあたって、同期引込み開始時はＰＮパターン発生
器のメモリに異常なデータが残留しているので計数を停
止する。前記カウンタ５が計数するか停止するかはカウ
ンタ６が制御する。即ち、該カウンタ６は外部の制御装
置からの同期引込開始信号により動作し、ＰＮパターン
発生器のメモリ１１段に正常な受信データの書き込みが
終了する１１ビットの間、カウンタ５の動作を停止す
る。その後、カウンタ５は２２ビットの連続一致回数を
計数すると同期確立とし、同期確立信号をセレクタ４に
送出し、接続をＡに切替え、ＰＮパターン発生器を２０
４７ビットの周期で擬似ランダムパターンが発生するよ
うにする。以後カウンタ５は受信データとＰＮパターン
発生器出力の一致を監視する。
するにあたって、同期引込み開始時はＰＮパターン発生
器のメモリに異常なデータが残留しているので計数を停
止する。前記カウンタ５が計数するか停止するかはカウ
ンタ６が制御する。即ち、該カウンタ６は外部の制御装
置からの同期引込開始信号により動作し、ＰＮパターン
発生器のメモリ１１段に正常な受信データの書き込みが
終了する１１ビットの間、カウンタ５の動作を停止す
る。その後、カウンタ５は２２ビットの連続一致回数を
計数すると同期確立とし、同期確立信号をセレクタ４に
送出し、接続をＡに切替え、ＰＮパターン発生器を２０
４７ビットの周期で擬似ランダムパターンが発生するよ
うにする。以後カウンタ５は受信データとＰＮパターン
発生器出力の一致を監視する。
【００１１】
【発明の効果】以上説明したように本発明によるパター
ン同期回路は、同期確立を判定するカウンタがＰＮパタ
ーン発生器のメモリに正常なデータが書き込まれた後動
作するので、同期確立の判定が同期保護段数のみとなり
同期確立までの時間を短縮することができる。
ン同期回路は、同期確立を判定するカウンタがＰＮパタ
ーン発生器のメモリに正常なデータが書き込まれた後動
作するので、同期確立の判定が同期保護段数のみとなり
同期確立までの時間を短縮することができる。
【図１】本発明に係るパターン同期回路の一構成例を示
す図。
す図。
【図２】従来のＰＮパターン発生器構成例を示す図。
【図３】従来のパターン同期回路構成例を示す図。
１・・・シフトレジスタ、 ２・・・排他的論理和回
路、３・・・排他的論理和回路、 ４・・・セレク
タ、 ５・・・カウンタ、６・・・カウンタ
路、３・・・排他的論理和回路、 ４・・・セレク
タ、 ５・・・カウンタ、６・・・カウンタ
Claims (2)
- 【請求項１】受信したＰＮパターンデータと、受信側に
おけるＰＮパターン発生器との同期検出を行うにあた
り、前記同期検出開始時に、ＰＮパターン発生器内のメ
モリが読み込みデータで置換されるまで同期判定を停止
する手段を備えたことを特徴としたパターン同期回路。 - 【請求項２】シフトレジスタと第一の排他的論理和手段
とで構成するＰＮパターン発生器と、前記シフトレジス
タへの入力データを選択するセレクタと、前記ＰＮパタ
ーン発生器出力と受信データとの一致を検出する第二の
排他的論理和手段と、前記第一の排他的論理和手段の出
力を計数して同期確立を判定する第一のカウンタと、同
期引込み開始からPＮパターン発生器のメモリが受信デ
ータで置換されるまでの間前記第一のカウンタの動作を
停止させる第二のカウンタとを備えたことを特徴とする
パターン同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9230302A JPH1168722A (ja) | 1997-08-12 | 1997-08-12 | パターン同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9230302A JPH1168722A (ja) | 1997-08-12 | 1997-08-12 | パターン同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1168722A true JPH1168722A (ja) | 1999-03-09 |
Family
ID=16905709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9230302A Pending JPH1168722A (ja) | 1997-08-12 | 1997-08-12 | パターン同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1168722A (ja) |
-
1997
- 1997-08-12 JP JP9230302A patent/JPH1168722A/ja active Pending
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