JPH1168936A - ローカル交換機とアクセスネットワーク装置間のネットワーク及び、このネットワークに使用する半導体集積回路装置 - Google Patents
ローカル交換機とアクセスネットワーク装置間のネットワーク及び、このネットワークに使用する半導体集積回路装置Info
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- Interface Circuits In Exchanges (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Telephonic Communication Services (AREA)
Abstract
(57)【要約】
【課題】Ｖ５．１及びＶ５．２インタフェース規格に、
適宜に対応可能のネットワーク構成に最適な、アクセス
ネットワーク装置（ＡＮ）におけるインタフェース部
の、１チップＬＳＩ化の構成を提供する。 【解決手段】半導体集積回路装置は、プロトコルデーこ
とを特徴とするタを生成する第１の回路と、プロトコル
データを生成する回路で生成されたプロトコルデータ
に、少なくともフラグを付加してＨＤＬＣフレームフォ
ーマットを生成する第２の回路を、それぞれ２ｎ（ｎ＝
１，２，３・・・）個づつ搭載して構成される。前記第
１の回路で生成されるプロトコルデータは、Ｖ５インタ
フェースのリンクアクセス手順プロトコルであり、前記
第２の回路において、該Ｖ５インタフェースのリンクア
クセス手順プロトコルに、エンベロップファンションア
ドレス及び、フレームチェックシーケンスを付加してＨ
ＤＬＣフレームを組み立てる。
適宜に対応可能のネットワーク構成に最適な、アクセス
ネットワーク装置（ＡＮ）におけるインタフェース部
の、１チップＬＳＩ化の構成を提供する。 【解決手段】半導体集積回路装置は、プロトコルデーこ
とを特徴とするタを生成する第１の回路と、プロトコル
データを生成する回路で生成されたプロトコルデータ
に、少なくともフラグを付加してＨＤＬＣフレームフォ
ーマットを生成する第２の回路を、それぞれ２ｎ（ｎ＝
１，２，３・・・）個づつ搭載して構成される。前記第
１の回路で生成されるプロトコルデータは、Ｖ５インタ
フェースのリンクアクセス手順プロトコルであり、前記
第２の回路において、該Ｖ５インタフェースのリンクア
クセス手順プロトコルに、エンベロップファンションア
ドレス及び、フレームチェックシーケンスを付加してＨ
ＤＬＣフレームを組み立てる。
Description
【０００１】
【発明の属する技術分野】本発明は、ローカル交換機(
ＬＥ: Local Excange)とアクセスネットワーク装置( Ａ
Ｎ: Access Network) 間のネットワーク及び、このネッ
トワークに使用する半導体集積回路装置に関する。
ＬＥ: Local Excange)とアクセスネットワーク装置( Ａ
Ｎ: Access Network) 間のネットワーク及び、このネッ
トワークに使用する半導体集積回路装置に関する。
【０００２】特に、本発明は、新しいデジタル交換機イ
ンタフェースであるＶ５インタフェース機能を１チップ
ＬＳＩ化するに適したインタフェースの構成を特徴とす
る。
ンタフェースであるＶ５インタフェース機能を１チップ
ＬＳＩ化するに適したインタフェースの構成を特徴とす
る。
【０００３】
【従来の技術】加入者線の多重化装置に相当するアクセ
スネットワーク装置（ＡＮ：AccessNetwork)を、加入者
端末と交換機との間に配置するネットワーク構成が提案
されている。かかるネットワーク構成は、通常の電話端
末（ＰＳＴＮ：PublicSwitched Telephone Network) と
ＩＳＤＮ端末を、共通の回線に接続することを意図して
いる。
スネットワーク装置（ＡＮ：AccessNetwork)を、加入者
端末と交換機との間に配置するネットワーク構成が提案
されている。かかるネットワーク構成は、通常の電話端
末（ＰＳＴＮ：PublicSwitched Telephone Network) と
ＩＳＤＮ端末を、共通の回線に接続することを意図して
いる。
【０００４】そして、交換網の端末に相当するローカル
交換機（ＬＥ：LOCAL EXCHANGER ）とアクセスネットワ
ーク装置（ＡＮ）間の、インタフェース仕様としてＩＴ
Ｕ−Ｔ（国際電気通信連盟）によって、Ｖ５インタフェ
ースが勧告されている。
交換機（ＬＥ：LOCAL EXCHANGER ）とアクセスネットワ
ーク装置（ＡＮ）間の、インタフェース仕様としてＩＴ
Ｕ−Ｔ（国際電気通信連盟）によって、Ｖ５インタフェ
ースが勧告されている。
【０００５】このＶ５インタフェースは、Ｖ５．１とＶ
５．２のインタフェース仕様を含み、それぞれＩＴＵ−
Ｔ勧告Ｇ９６４（Ｖ５．１）、Ｇ９６５（Ｖ５．２）で
規定されている。
５．２のインタフェース仕様を含み、それぞれＩＴＵ−
Ｔ勧告Ｇ９６４（Ｖ５．１）、Ｇ９６５（Ｖ５．２）で
規定されている。
【０００６】ここで、Ｖ５インタフェースは、２．０４
８Ｍｂｐｓ（６４ｋｂｐｓ×３２タイムスロット）を基
本単位としている。電話機の音声やＩＳＤＮ端末のＢチ
ャネルデータのような１チャンネル分のベアラデータ
は、すべて１つのタイムスロット（６４ｋｂｐｓ）単位
に割り当てられて、伝送される。
８Ｍｂｐｓ（６４ｋｂｐｓ×３２タイムスロット）を基
本単位としている。電話機の音声やＩＳＤＮ端末のＢチ
ャネルデータのような１チャンネル分のベアラデータ
は、すべて１つのタイムスロット（６４ｋｂｐｓ）単位
に割り当てられて、伝送される。
【０００７】また、ローカル交換機（ＬＥ）とアクセス
ネットワーク装置（ＡＮ）間の制御データは、コミュニ
ケーションチャネルと呼ばれる特定のタイムスロットを
使用して伝送される。
ネットワーク装置（ＡＮ）間の制御データは、コミュニ
ケーションチャネルと呼ばれる特定のタイムスロットを
使用して伝送される。
【０００８】図７は、２．０４８Ｍｂｐｓの伝送フォー
マットを示したものである。図において、ＴＳ０はフレ
ーム同期用タイムスロットである。ＴＳ１〜ＴＳ１４、
及びＴＳ１７〜ＴＳ３０はベアラデータ用タイムスロッ
トである。さらに、ＴＳ１５、ＴＳ１６、及びＴＳ３１
はベアラデータ用タイムスロットまたはコミュニケーシ
ョンチャネル用タイムスロットである。
マットを示したものである。図において、ＴＳ０はフレ
ーム同期用タイムスロットである。ＴＳ１〜ＴＳ１４、
及びＴＳ１７〜ＴＳ３０はベアラデータ用タイムスロッ
トである。さらに、ＴＳ１５、ＴＳ１６、及びＴＳ３１
はベアラデータ用タイムスロットまたはコミュニケーシ
ョンチャネル用タイムスロットである。
【０００９】フレーム同期用タイムスロットＴＳ０を除
き、３１チャンネル分のベアラデータ送信用に、１タイ
ムスロットづつ割り当てられる。
き、３１チャンネル分のベアラデータ送信用に、１タイ
ムスロットづつ割り当てられる。
【００１０】コミュニケーションチャネルのデータは、
メッセージ形式で構成される。この場合のメッセージ形
式としては、ＩＳＤＮのリンクアクセス手順（ＬＡＰ−
Ｄ：Link Access procedure on the D-channel) を基本
とし、独自の手順（プロトコル）を使用する。この独自
のプロトコルは、ＬＡＰ−Ｖ５（Link Accessprocedure
for V5) と呼ばれる。
メッセージ形式で構成される。この場合のメッセージ形
式としては、ＩＳＤＮのリンクアクセス手順（ＬＡＰ−
Ｄ：Link Access procedure on the D-channel) を基本
とし、独自の手順（プロトコル）を使用する。この独自
のプロトコルは、ＬＡＰ−Ｖ５（Link Accessprocedure
for V5) と呼ばれる。
【００１１】また、ＩＳＤＮのＤチャネルフレームも、
このＬＡＰ−Ｖ５と同じフレームフォーマットに変換さ
れて、同一のタイムスロット（コミュニケーションチャ
ネル）によって伝送される。
このＬＡＰ−Ｖ５と同じフレームフォーマットに変換さ
れて、同一のタイムスロット（コミュニケーションチャ
ネル）によって伝送される。
【００１２】図８は、ＬＡＰ−Ｖ５フレームのフォーマ
ットを示している。図８（ａ）は、ＬＡＰ−Ｖ５フレー
ム（Ｖ５−エンベロープフレーム：Envelope Frame）の
フォーマットを示し、図８（ｂ）はＥＦ（エンベロープ
ファンクション）アドレス（ＥＦＡｄｄｒ：Envelope F
unction Address ）とフレーム内容との対比を示したも
のである。
ットを示している。図８（ａ）は、ＬＡＰ−Ｖ５フレー
ム（Ｖ５−エンベロープフレーム：Envelope Frame）の
フォーマットを示し、図８（ｂ）はＥＦ（エンベロープ
ファンクション）アドレス（ＥＦＡｄｄｒ：Envelope F
unction Address ）とフレーム内容との対比を示したも
のである。
【００１３】図８（ａ）に示すように、ＬＡＰ−Ｖ５フ
レームは、ＥＦアドレスを表示するアドレスフィールド
Ｆ１と、ＥＦアドレスに対応するデータを表示するイン
フォメーションＦ２と、これらに対する誤り検出用のフ
レームチェックシーケンス（ＦＣＳ）Ｆ３とを有する。
さらに、フレームの始めと終わりにフラグ（Flag）Ｆ
０，Ｆ４を付加して構成されている。
レームは、ＥＦアドレスを表示するアドレスフィールド
Ｆ１と、ＥＦアドレスに対応するデータを表示するイン
フォメーションＦ２と、これらに対する誤り検出用のフ
レームチェックシーケンス（ＦＣＳ）Ｆ３とを有する。
さらに、フレームの始めと終わりにフラグ（Flag）Ｆ
０，Ｆ４を付加して構成されている。
【００１４】ＥＦアドレスは１３ビットからなり、３ビ
ットのエラービットガ付加されて、アドレスフィールド
Ｆ１となる。このエラービットは、００１が正常時を示
し、その他の場合は、異常である。
ットのエラービットガ付加されて、アドレスフィールド
Ｆ１となる。このエラービットは、００１が正常時を示
し、その他の場合は、異常である。
【００１５】ＥＦアドレスの表すＶ５プロトコルの内容
は、図８（ｂ）に示すように、ＩＳＤＮフレーム［ＥＦ
Ａｄｄｒ（ＥＦアドレス）：０〜８１７５］と、ＬＡＰ
−Ｖ５フレーム（ＥＦＡｄｄｒ：８１７６〜８１９１）
の二つに大きく分けられる。それぞれ、Ｖ５インタフェ
ースで規定されたＩＳＤＮフレームと、ＬＡＰ−Ｖ５フ
レームに使用される。なお、ＥＦＡｄｄｒ：８１８１〜
８１９１は、予備である。
は、図８（ｂ）に示すように、ＩＳＤＮフレーム［ＥＦ
Ａｄｄｒ（ＥＦアドレス）：０〜８１７５］と、ＬＡＰ
−Ｖ５フレーム（ＥＦＡｄｄｒ：８１７６〜８１９１）
の二つに大きく分けられる。それぞれ、Ｖ５インタフェ
ースで規定されたＩＳＤＮフレームと、ＬＡＰ−Ｖ５フ
レームに使用される。なお、ＥＦＡｄｄｒ：８１８１〜
８１９１は、予備である。
【００１６】さらに、ＬＡＰ−Ｖ５フレームの情報中、
ＥＦアドレス８１７６は公衆電話網（ＰＳＴＮ：Public
Switched Telephone Network ）のシグナリング情報で
ある。同様に、ＥＦアドレス８１７７はＶ５インタフェ
ースの接続用情報である制御プロトコル（Control Prot
ocol）、ＥＦアドレス８１７８はベアラチャネルコネク
ション（Bearer Channel Connection ：ＢＣＣ）プロト
コルの情報、ＥＦアドレス８１７９はプロテクションプ
ロトコルの情報、ＥＦアドレス８１８０はリンクコント
ロールプロトコルの情報である。
ＥＦアドレス８１７６は公衆電話網（ＰＳＴＮ：Public
Switched Telephone Network ）のシグナリング情報で
ある。同様に、ＥＦアドレス８１７７はＶ５インタフェ
ースの接続用情報である制御プロトコル（Control Prot
ocol）、ＥＦアドレス８１７８はベアラチャネルコネク
ション（Bearer Channel Connection ：ＢＣＣ）プロト
コルの情報、ＥＦアドレス８１７９はプロテクションプ
ロトコルの情報、ＥＦアドレス８１８０はリンクコント
ロールプロトコルの情報である。
【００１７】ここで、Ｖ５．１では、２．０４８Ｍｂｐ
ｓの線路を１本使用してユーザデータ及び、制御データ
を伝送するインタフェース手順を規定する。一方、Ｖ
５．２では、最大１６本の線路を収容するインタフェー
ス手順を規定する。また、Ｖ５．１では、図８（ｂ）に
示すＥＦアドレス８１７６〜８１８０のＬＡＰ−Ｖ５フ
レームのうち、ＰＳＴＮSignaling （ＥＦアドレス８１
７６）とControlProtocol（ＥＦアドレス８１７７）の
２つが使用される。これに対し、Ｖ５．２では、ＬＡＰ
−Ｖ５フレームの全てを使用する。
ｓの線路を１本使用してユーザデータ及び、制御データ
を伝送するインタフェース手順を規定する。一方、Ｖ
５．２では、最大１６本の線路を収容するインタフェー
ス手順を規定する。また、Ｖ５．１では、図８（ｂ）に
示すＥＦアドレス８１７６〜８１８０のＬＡＰ−Ｖ５フ
レームのうち、ＰＳＴＮSignaling （ＥＦアドレス８１
７６）とControlProtocol（ＥＦアドレス８１７７）の
２つが使用される。これに対し、Ｖ５．２では、ＬＡＰ
−Ｖ５フレームの全てを使用する。
【００１８】図９は、本発明の対象とするネットワーク
の構成を示す図である。交換網１にローカル交換機（Ｌ
Ｅ）であるＶ５交換機２が接続される。Ｖ５インタフェ
ースの伝送路を介して、Ｖ５交換機２と、アクセスネッ
トワーク装置（ＡＮ）３が接続される。
の構成を示す図である。交換網１にローカル交換機（Ｌ
Ｅ）であるＶ５交換機２が接続される。Ｖ５インタフェ
ースの伝送路を介して、Ｖ５交換機２と、アクセスネッ
トワーク装置（ＡＮ）３が接続される。
【００１９】アクセスネットワーク装置（ＡＮ）３に
は、Ｖ５交換機２との間におけるＶ５インタフェースの
機能を備えたＶ５インタフェース処理（Ｖ５Ｉ／Ｆ）部
４、複数の電話機６を接続するＰＳＴＮ加入者インタフ
ェース部５、複数のＩＳＤＮ端末８を接続するＩＳＤＮ
加入者インタフェース部７を有する。
は、Ｖ５交換機２との間におけるＶ５インタフェースの
機能を備えたＶ５インタフェース処理（Ｖ５Ｉ／Ｆ）部
４、複数の電話機６を接続するＰＳＴＮ加入者インタフ
ェース部５、複数のＩＳＤＮ端末８を接続するＩＳＤＮ
加入者インタフェース部７を有する。
【００２０】更に、Ｖ５インタフェース処理（Ｖ５Ｉ／
Ｆ）部４、ＰＳＴＮ加入者インタフェース部５及び、Ｉ
ＳＤＮ加入者インタフェース部７の動作を制御するシス
テム管理部９を有する。
Ｆ）部４、ＰＳＴＮ加入者インタフェース部５及び、Ｉ
ＳＤＮ加入者インタフェース部７の動作を制御するシス
テム管理部９を有する。
【００２１】図１０は、ＰＳＴＮ使用時における図９の
ネットワーク構成の動作例を説明する図である。したが
って、図９と同じものは、同じ番号で示す。Ｖ５交換機
２には、その動作を制御するシステム管理部１０を有す
る。図中、太線によって信号の流れを表している。
ネットワーク構成の動作例を説明する図である。したが
って、図９と同じものは、同じ番号で示す。Ｖ５交換機
２には、その動作を制御するシステム管理部１０を有す
る。図中、太線によって信号の流れを表している。
【００２２】図１０において、電話機６からの音声デー
タは、Ｖ５インタフェースのユーザデータチャネル（Ｔ
Ｓ１〜ＴＳ１４，ＴＳ１７〜ＴＳ３０）における、いず
れかのタイムスロットを使用して送受信される。
タは、Ｖ５インタフェースのユーザデータチャネル（Ｔ
Ｓ１〜ＴＳ１４，ＴＳ１７〜ＴＳ３０）における、いず
れかのタイムスロットを使用して送受信される。
【００２３】また電話機６からのフック情報（フックオ
ン，フックオフ）やダイヤルパルス情報は、アクセスネ
ットワーク装置（ＡＮ）３のシステム管理部９におい
て、Ｖ５のメッセージ形式に変換される。ついで、Ｖ５
インタフェースのコミュニケーションチャネル（ＴＳ１
５，ＴＳ１６，ＴＳ３１）のいずれかのタイムスロット
を使用して、Ｖ５交換機２のシステム管理部１０との間
で送受される。
ン，フックオフ）やダイヤルパルス情報は、アクセスネ
ットワーク装置（ＡＮ）３のシステム管理部９におい
て、Ｖ５のメッセージ形式に変換される。ついで、Ｖ５
インタフェースのコミュニケーションチャネル（ＴＳ１
５，ＴＳ１６，ＴＳ３１）のいずれかのタイムスロット
を使用して、Ｖ５交換機２のシステム管理部１０との間
で送受される。
【００２４】図１１は、ＩＳＤＮ端末８の使用時におけ
る図９のネットワーク構成の動作例を示す図である。こ
こでも、図９と同じものは、同じ番号で示し、図中、太
線によって信号の流れを表している。
る図９のネットワーク構成の動作例を示す図である。こ
こでも、図９と同じものは、同じ番号で示し、図中、太
線によって信号の流れを表している。
【００２５】図１１において、ＩＳＤＮ端末８からのＢ
チャネルデータは、Ｖ５インタフェースのユーザデータ
チャネル（ＴＳ１〜ＴＳ１４，ＴＳ１７〜ＴＳ３０）に
おける、いずれか２つのタイムスロットを使用して送受
信される。
チャネルデータは、Ｖ５インタフェースのユーザデータ
チャネル（ＴＳ１〜ＴＳ１４，ＴＳ１７〜ＴＳ３０）に
おける、いずれか２つのタイムスロットを使用して送受
信される。
【００２６】またＩＳＤＮ端末８からのＤチャネルデー
タは、アクセスネットワーク装置（ＡＮ）３のシステム
管理部９において、ＥＦアドレスを付加して、Ｖ５のＩ
ＳＤＮフレームリレーの形式に変換される。ついで、Ｖ
５インタフェースのコミュニケーションチャネル（ＴＳ
１５，ＴＳ１６，ＴＳ３１）のいずれかのタイムスロッ
トを使用して、Ｖ５交換機２のシステム管理部１０との
間で送受信される。
タは、アクセスネットワーク装置（ＡＮ）３のシステム
管理部９において、ＥＦアドレスを付加して、Ｖ５のＩ
ＳＤＮフレームリレーの形式に変換される。ついで、Ｖ
５インタフェースのコミュニケーションチャネル（ＴＳ
１５，ＴＳ１６，ＴＳ３１）のいずれかのタイムスロッ
トを使用して、Ｖ５交換機２のシステム管理部１０との
間で送受信される。
【００２７】
【発明が解決しようとする課題】ここで、図９に示した
ネットワーク構成において、Ｖ５インタフェース制御部
４は、アクセスネットワーク装置（ＡＮ）３の小型化の
ために、１チップのＬＳＩ化で構成することが望まし
い。しかしながら、Ｖ５インタフェース機能を１チップ
化するためには、種々の問題点があって、これまで実現
されていない。
ネットワーク構成において、Ｖ５インタフェース制御部
４は、アクセスネットワーク装置（ＡＮ）３の小型化の
ために、１チップのＬＳＩ化で構成することが望まし
い。しかしながら、Ｖ５インタフェース機能を１チップ
化するためには、種々の問題点があって、これまで実現
されていない。
【００２８】さらに、上記したように、Ｖ５．１インタ
フェースでは、２．０４８ｂｐｓの線路が１本収容さ
れ、Ｖ５．２インタフェースでは、２．０４８ｂｐｓの
線路が、最大１６本収容される。
フェースでは、２．０４８ｂｐｓの線路が１本収容さ
れ、Ｖ５．２インタフェースでは、２．０４８ｂｐｓの
線路が、最大１６本収容される。
【００２９】このために、アクセスネットワーク装置
（ＡＮ）３を網構成に適宜に対応するためには、Ｖ５．
１あるいは、Ｖ５．２で構成されるネットワークにおい
て、共通に適用できることが望まれる。
（ＡＮ）３を網構成に適宜に対応するためには、Ｖ５．
１あるいは、Ｖ５．２で構成されるネットワークにおい
て、共通に適用できることが望まれる。
【００３０】したがって、本発明は、上記の要望に対応
する、アクセスネットワーク装置（ＡＮ）におけるイン
タフェース部を、１チップの半導体集積回路（ＬＳＩ）
化に有利な構成を提供することにある。
する、アクセスネットワーク装置（ＡＮ）におけるイン
タフェース部を、１チップの半導体集積回路（ＬＳＩ）
化に有利な構成を提供することにある。
【００３１】特に、Ｖ５インタフェースのＶ５．１及び
Ｖ５．２規格に、適宜に対応可能のネットワーク構成に
最適な、アクセスネットワーク装置（ＡＮ）におけるイ
ンタフェース部の、１チップＬＳＩ化の構成を提供する
ことにある。
Ｖ５．２規格に、適宜に対応可能のネットワーク構成に
最適な、アクセスネットワーク装置（ＡＮ）におけるイ
ンタフェース部の、１チップＬＳＩ化の構成を提供する
ことにある。
【００３２】さらに、本発明の目的は、ローカル交換機
( ＬＥ: Local Excange)とアクセスネットワーク装置
（ＡＮ) 間のインタフェース構成及び、この構成に使用
するＬＳＬならびに、この構成を使用したネットワーク
を提供することにある。
( ＬＥ: Local Excange)とアクセスネットワーク装置
（ＡＮ) 間のインタフェース構成及び、この構成に使用
するＬＳＬならびに、この構成を使用したネットワーク
を提供することにある。
【００３３】本発明の更なる目的は、以下の添付の図面
に従う発明の実施の形態の説明から明らかとなる。
に従う発明の実施の形態の説明から明らかとなる。
【００３４】
【課題を解決するための手段】上記本発明の課題を達成
する半導体集積回路装置は、基本的構成として、プロト
コルデータを生成する第１の回路と、このプロトコルデ
ータを生成する第１の回路で生成されたプロトコルデー
タに、少なくともフラグを付加してＨＤＬＣフレームフ
ォーマットを生成する第２の回路を、それぞれ２ｎ（ｎ
＝正の整数）個づつ搭載して構成される。
する半導体集積回路装置は、基本的構成として、プロト
コルデータを生成する第１の回路と、このプロトコルデ
ータを生成する第１の回路で生成されたプロトコルデー
タに、少なくともフラグを付加してＨＤＬＣフレームフ
ォーマットを生成する第２の回路を、それぞれ２ｎ（ｎ
＝正の整数）個づつ搭載して構成される。
【００３５】一の態様として、更に、２ｎ個の前記第１
の回路からのプロトコルデータを、２ｎ個の前記第２の
回路のいずれかに接続を行なうクロスコネクト部と、こ
のクロスコネクト部により第１の回路と接続された、第
２の回路からのＨＤＬＣフレームフォーマットを、所定
のタイムスロットで出力するタイムスロットアサイン部
とを有する。
の回路からのプロトコルデータを、２ｎ個の前記第２の
回路のいずれかに接続を行なうクロスコネクト部と、こ
のクロスコネクト部により第１の回路と接続された、第
２の回路からのＨＤＬＣフレームフォーマットを、所定
のタイムスロットで出力するタイムスロットアサイン部
とを有する。
【００３６】また具体的構成として、前記第１の回路で
生成されるプロトコルデータは、Ｖ５インタフェースの
リンクアクセス手順プロトコルであり、前記第２の回路
において、このＶ５インタフェースのリンクアクセス手
順プロトコルに、エンベロップファンクションアドレス
及び、フレームチェックシーケンスを付加してＨＤＬＣ
フレームを組み立てる。
生成されるプロトコルデータは、Ｖ５インタフェースの
リンクアクセス手順プロトコルであり、前記第２の回路
において、このＶ５インタフェースのリンクアクセス手
順プロトコルに、エンベロップファンクションアドレス
及び、フレームチェックシーケンスを付加してＨＤＬＣ
フレームを組み立てる。
【００３７】上記本発明の課題を達成する、Ｖ５．１に
適用するネットワークの基本的構成は、ローカル交換機
と、Ｖ５インタフェースのリンクアクセス手順プロトコ
ルを生成する、４個の第１の回路と、このＶ５インタフ
ェースのリンクアクセス手順プロトコルに、エンベロッ
プファンクションアドレス及び、フレームチェックシー
ケンス及びフラグを付加してＨＤＬＣフレームを組み立
てる、４個の第２の回路とを搭載して構成される半導体
集積回路装置を有するアクセスネットワーク装置と、ロ
ーカル交換機とアクセスネットワーク装置を繋ぐ、２本
のＶ５．１インタフェース線路を有し、４個の第１の回
路を２個づつ組とし、それぞれ組で１本の該Ｖ５．１イ
ンタフェース線路に対応する、公衆電話網シグナリング
と制御プロトコルを生成する。
適用するネットワークの基本的構成は、ローカル交換機
と、Ｖ５インタフェースのリンクアクセス手順プロトコ
ルを生成する、４個の第１の回路と、このＶ５インタフ
ェースのリンクアクセス手順プロトコルに、エンベロッ
プファンクションアドレス及び、フレームチェックシー
ケンス及びフラグを付加してＨＤＬＣフレームを組み立
てる、４個の第２の回路とを搭載して構成される半導体
集積回路装置を有するアクセスネットワーク装置と、ロ
ーカル交換機とアクセスネットワーク装置を繋ぐ、２本
のＶ５．１インタフェース線路を有し、４個の第１の回
路を２個づつ組とし、それぞれ組で１本の該Ｖ５．１イ
ンタフェース線路に対応する、公衆電話網シグナリング
と制御プロトコルを生成する。
【００３８】さらに、一の態様として前記４個の第２の
回路のうち、２個の第２の回路がそれぞれ前記組とされ
る２個の前記第１の回路で生成される公衆電話網シグナ
リングと制御プロトコルを有して、ＨＤＬＣフレームを
組み立てる。
回路のうち、２個の第２の回路がそれぞれ前記組とされ
る２個の前記第１の回路で生成される公衆電話網シグナ
リングと制御プロトコルを有して、ＨＤＬＣフレームを
組み立てる。
【００３９】さらに、一態様として、前記半導体集積回
路装置は、前記ＨＤＬＣフレームを所定のタイムスロッ
トに割り当てるタイムスロットアサイン部を有する。
路装置は、前記ＨＤＬＣフレームを所定のタイムスロッ
トに割り当てるタイムスロットアサイン部を有する。
【００４０】上記本発明の課題を達成する、Ｖ５．１に
適用するネットワークの基本的構成は、ローカル交換機
と、Ｖ５インタフェースのリンクアクセス手順プロトコ
ルを生成する、４個の第１の回路と、該Ｖ５インタフェ
ースのリンクアクセス手順プロトコルに、エンベロップ
ファンクションアドレス及び、フレームチェックシーケ
ンス及びフラグを付加してＨＤＬＣフレームを組み立て
る、４個の第２の回路とを搭載して構成される同一構成
の第１及び、第２の半導体集積回路装置を有するアクセ
スネットワーク装置と、ローカル交換機とアクセスネッ
トワーク装置を繋ぐ、Ｖ５．２インタフェース線路を有
し、第１の半導体集積回路装置における４個の第１の回
路で、Ｖ５．２インタフェース線路に対応する、公衆電
話網シグナリング、制御プロトコル、ベアラチャンネル
コネクションプロトコルとリンク制御プロトコルを生成
し、第２の半導体集積回路装置における４個の第１の回
路のうち、２個の第１の回路で、Ｖ５．２インタフェー
ス線路に対応する、プロテクションプロトコルを生成す
る。
適用するネットワークの基本的構成は、ローカル交換機
と、Ｖ５インタフェースのリンクアクセス手順プロトコ
ルを生成する、４個の第１の回路と、該Ｖ５インタフェ
ースのリンクアクセス手順プロトコルに、エンベロップ
ファンクションアドレス及び、フレームチェックシーケ
ンス及びフラグを付加してＨＤＬＣフレームを組み立て
る、４個の第２の回路とを搭載して構成される同一構成
の第１及び、第２の半導体集積回路装置を有するアクセ
スネットワーク装置と、ローカル交換機とアクセスネッ
トワーク装置を繋ぐ、Ｖ５．２インタフェース線路を有
し、第１の半導体集積回路装置における４個の第１の回
路で、Ｖ５．２インタフェース線路に対応する、公衆電
話網シグナリング、制御プロトコル、ベアラチャンネル
コネクションプロトコルとリンク制御プロトコルを生成
し、第２の半導体集積回路装置における４個の第１の回
路のうち、２個の第１の回路で、Ｖ５．２インタフェー
ス線路に対応する、プロテクションプロトコルを生成す
る。
【００４１】一態様として、前記第１の半導体集積回路
装置における４個の第２の回路のうち、１個の第２の回
路が、前記４個の第２の回路で生成される公衆電話網シ
グナリング、制御プロトコル、ベアラチャンネルコネク
ションプロトコルとリンク制御プロトコルを受け、前記
第２の半導体集積回路装置における４個の第２の回路の
うち、２個の第２の回路が、２個の前記第１の回路で生
成されるプロテクションプロトコルを受ける様に構成さ
れる。
装置における４個の第２の回路のうち、１個の第２の回
路が、前記４個の第２の回路で生成される公衆電話網シ
グナリング、制御プロトコル、ベアラチャンネルコネク
ションプロトコルとリンク制御プロトコルを受け、前記
第２の半導体集積回路装置における４個の第２の回路の
うち、２個の第２の回路が、２個の前記第１の回路で生
成されるプロテクションプロトコルを受ける様に構成さ
れる。
【００４２】さらに、一態様として前記第１及び、第２
の半導体集積回路装置は、前記ＨＤＬＣフレームを所定
のタイムスロットに割り当てるタイムスロットアサイン
部を有する。
の半導体集積回路装置は、前記ＨＤＬＣフレームを所定
のタイムスロットに割り当てるタイムスロットアサイン
部を有する。
【００４３】また、具体的態様として、前記第１及び、
第２の半導体集積回路装置は、更に、それぞれにおける
前記タイムスロットアサイン部による前記ＨＤＬＣフレ
ームを所定のタイムスロットに割り当てるタイミングの
競合を調停する競合調停部を有する。
第２の半導体集積回路装置は、更に、それぞれにおける
前記タイムスロットアサイン部による前記ＨＤＬＣフレ
ームを所定のタイムスロットに割り当てるタイミングの
競合を調停する競合調停部を有する。
【００４４】本発明によるＶ５．２インタフェースの１
６本の線路を使用する場合における適用例としてのネッ
トワークは、ローカル交換機と、Ｖ５インタフェースの
リンクアクセス手順プロトコルを生成する、２ｎ（ｎ＝
正の整数）個の第１の回路と、該Ｖ５インタフェースの
リンクアクセス手順プロトコルに、エンベロップファン
クションアドレス及び、フレームチェックシーケンス及
びフラグを付加してＨＤＬＣフレームを組み立てる、２
ｎ個の第２の回路とを搭載して構成される同一構成の２
４／ｎ個の半導体集積回路装置を有するアクセスネット
ワーク装置と、ローカル交換機と該アクセスネットワー
ク装置を繋ぐ、Ｖ５．２インタフェース線路を有する。
６本の線路を使用する場合における適用例としてのネッ
トワークは、ローカル交換機と、Ｖ５インタフェースの
リンクアクセス手順プロトコルを生成する、２ｎ（ｎ＝
正の整数）個の第１の回路と、該Ｖ５インタフェースの
リンクアクセス手順プロトコルに、エンベロップファン
クションアドレス及び、フレームチェックシーケンス及
びフラグを付加してＨＤＬＣフレームを組み立てる、２
ｎ個の第２の回路とを搭載して構成される同一構成の２
４／ｎ個の半導体集積回路装置を有するアクセスネット
ワーク装置と、ローカル交換機と該アクセスネットワー
ク装置を繋ぐ、Ｖ５．２インタフェース線路を有する。
【００４５】そして、２４／ｎ個の半導体集積回路装置
における前記第１の回路の各々に対し、１タイムスロッ
ト分のコミュニケションデータの生成が割り当てられ
る。ここに具体例として、前記ｎを２とする。これによ
り、１２個の同一構成の前記半導体集積回路装置を用
い、４８チャネル分の１チャンネル毎に１つの前記第１
の回路を割り当てることが可能となる。
における前記第１の回路の各々に対し、１タイムスロッ
ト分のコミュニケションデータの生成が割り当てられ
る。ここに具体例として、前記ｎを２とする。これによ
り、１２個の同一構成の前記半導体集積回路装置を用
い、４８チャネル分の１チャンネル毎に１つの前記第１
の回路を割り当てることが可能となる。
【００４６】
【発明の実施の形態】以下本発明の実施の形態を、図面
に従い説明する。なお、図面において、同一又は、類似
のものには同一の参照番号又は、参照記号を付して説明
する。
に従い説明する。なお、図面において、同一又は、類似
のものには同一の参照番号又は、参照記号を付して説明
する。
【００４７】図１は、本発明に従う、Ｖ５インタフェー
ス部４を１チップＬＳＩ（以下、Ｖ５ＬＳＩという）に
構成する場合の構成要素を説明する実施例構成ブロック
図である。
ス部４を１チップＬＳＩ（以下、Ｖ５ＬＳＩという）に
構成する場合の構成要素を説明する実施例構成ブロック
図である。
【００４８】図１において、Ｖ５ＬＳＩ１１は、外付の
メモリである外部ＲＡＭ１２と接続される。更に、Ｖ５
ＬＳＩ１１は、外部ＲＡＭ１２及びプロセッサバス１４
を通して、全体の制御を行う中央処理装置（ＣＰＵ）１
３と接続され、使用される。
メモリである外部ＲＡＭ１２と接続される。更に、Ｖ５
ＬＳＩ１１は、外部ＲＡＭ１２及びプロセッサバス１４
を通して、全体の制御を行う中央処理装置（ＣＰＵ）１
３と接続され、使用される。
【００４９】Ｖ５ＬＳＩ１１は、一構成例として、ＨＤ
ＬＣ（HIGH-LEVEL DATA LINK CONTROL-PROCEDURE）制御
部１６と、ＬＡＰ−Ｖ５制御部１８を有する。
ＬＣ（HIGH-LEVEL DATA LINK CONTROL-PROCEDURE）制御
部１６と、ＬＡＰ−Ｖ５制御部１８を有する。
【００５０】ＨＤＬＣ（HIGH-LEVEL DATA LINK CONTROL
-PROCEDURE）制御部１６は、４つのＨＤＬＣ制御回路１
６０〜１６３を有する。これに対応して、ＬＡＰ−Ｖ５
制御部１８は、４つのＬＡＰ−Ｖ５制御回路１８０〜１
８３を有する。
-PROCEDURE）制御部１６は、４つのＨＤＬＣ制御回路１
６０〜１６３を有する。これに対応して、ＬＡＰ−Ｖ５
制御部１８は、４つのＬＡＰ−Ｖ５制御回路１８０〜１
８３を有する。
【００５１】ＬＡＰ−Ｖ５制御（ＬＡＰ−Ｖ５ PROTCOL
MANAGE ) 部１８の４つのＬＡＰ−Ｖ５制御回路１８０
〜１８３のそれぞれは、ＬＡＰ−Ｖ５プロトコルの処理
を行うものである。即ち、ＥＦアドレス８１７６〜８１
８０に対応するフレーム内容をＣＰＵ１３からのコマン
ドに従い、生成する。
MANAGE ) 部１８の４つのＬＡＰ−Ｖ５制御回路１８０
〜１８３のそれぞれは、ＬＡＰ−Ｖ５プロトコルの処理
を行うものである。即ち、ＥＦアドレス８１７６〜８１
８０に対応するフレーム内容をＣＰＵ１３からのコマン
ドに従い、生成する。
【００５２】一方、上記ＨＤＬＣ（HIGH-LEVEL DATA LI
NK CONTROL-PROCEDURE）制御部１６の４つのＨＤＬＣ制
御回路１６０〜１６３の各々は、ＬＡＰ−Ｖ５制御回路
１８０〜１８３で生成されたＥＦアドレス８１７６〜８
１８０に対応するフレーム内容（図８（ａ）のinformat
ion Ｆ２）に、図８（ａ）で説明したように、ＥＦアド
レスＦ１、ＦＣＳＦ３及び、前後にＦｌａｇＦ０，Ｆ４
を付加して、Ｖ５エンベロープフレームを組み立て、ま
たＶ５交換機２から送られるフレームを分解する機能を
有する。
NK CONTROL-PROCEDURE）制御部１６の４つのＨＤＬＣ制
御回路１６０〜１６３の各々は、ＬＡＰ−Ｖ５制御回路
１８０〜１８３で生成されたＥＦアドレス８１７６〜８
１８０に対応するフレーム内容（図８（ａ）のinformat
ion Ｆ２）に、図８（ａ）で説明したように、ＥＦアド
レスＦ１、ＦＣＳＦ３及び、前後にＦｌａｇＦ０，Ｆ４
を付加して、Ｖ５エンベロープフレームを組み立て、ま
たＶ５交換機２から送られるフレームを分解する機能を
有する。
【００５３】更に、Ｖ５ＬＳＩ１１は、クロスコネクト
部１９と、タイムスロットアサイン回路１７を有する。
クロスコネクト部１９は、ＨＤＬＣ制御回路１６０〜１
６３とＬＡＰ−Ｖ５制御回路１８０〜１８３との間の相
互の接続をＥＦアドレスに対応して制御する。したがっ
て、ＨＤＬＣ制御回路１６０〜１６３のうち、ＬＡＰ−
Ｖ５制御回路１８０〜１８３と接続されたＨＤＬＣ制御
回路において、上記のＨＤＬＣ制御回路の機能が実行さ
れる。
部１９と、タイムスロットアサイン回路１７を有する。
クロスコネクト部１９は、ＨＤＬＣ制御回路１６０〜１
６３とＬＡＰ−Ｖ５制御回路１８０〜１８３との間の相
互の接続をＥＦアドレスに対応して制御する。したがっ
て、ＨＤＬＣ制御回路１６０〜１６３のうち、ＬＡＰ−
Ｖ５制御回路１８０〜１８３と接続されたＨＤＬＣ制御
回路において、上記のＨＤＬＣ制御回路の機能が実行さ
れる。
【００５４】さらに、タイムスロットアサイン回路１７
により、４つのＨＤＬＣ制御回路１６０〜１６３の出力
に対し、図７により説明したタイムスロットＴＳ１５，
ＴＳ１６，ＴＳ３１のタイミングが割り当てられる。
により、４つのＨＤＬＣ制御回路１６０〜１６３の出力
に対し、図７により説明したタイムスロットＴＳ１５，
ＴＳ１６，ＴＳ３１のタイミングが割り当てられる。
【００５５】即ち、タイムスロットタイミングが割り当
てられたＨＤＬＣ制御回路１６０〜１６３から出力され
る、コミュニケーションチャンネルデータまたは、後に
説明するＩＳＤＮフレームを含むＶ５フレームデータ
を、タイムスロットアサイン回路１７により、ＴＳ１
５，ＴＳ１６，ＴＳ３１のタイミングで２．０４８Ｍｂ
ｐｓの線路＃１、＃２に挿入する。
てられたＨＤＬＣ制御回路１６０〜１６３から出力され
る、コミュニケーションチャンネルデータまたは、後に
説明するＩＳＤＮフレームを含むＶ５フレームデータ
を、タイムスロットアサイン回路１７により、ＴＳ１
５，ＴＳ１６，ＴＳ３１のタイミングで２．０４８Ｍｂ
ｐｓの線路＃１、＃２に挿入する。
【００５６】ＩＳＤＮ競合調停部２０，２１は、後に実
施例として説明する、同一構成のＶ５ＬＳＩ１１を複数
個使用した場合に、Ｖ５ＬＳＩ間でのコミュニケーショ
ンチャンネルに対するタイムスロットＴＳ１５，ＴＳ１
６及び、ＴＳ３１の割り当てにおける重複を、回避する
ための調停を行なう機能を有する。
施例として説明する、同一構成のＶ５ＬＳＩ１１を複数
個使用した場合に、Ｖ５ＬＳＩ間でのコミュニケーショ
ンチャンネルに対するタイムスロットＴＳ１５，ＴＳ１
６及び、ＴＳ３１の割り当てにおける重複を、回避する
ための調停を行なう機能を有する。
【００５７】加入者側インタフェースを通して、送られ
る加入者電話端末からのデータ及びＩＳＤＮ回線のＢチ
ャンネルデータと、タイムスロットアサイン部１７から
のタイムスロットＴＳ１５，ＴＳ１６及び、ＴＳ３１に
割り当てられたコミュニケーションデータは、ＨＤＢ符
号化／復号化回路１７０，１７１により、ＨＤＢ符号化
信号に変換されて、Ｖ５インタフェース線路＃１、＃２
に送られる。
る加入者電話端末からのデータ及びＩＳＤＮ回線のＢチ
ャンネルデータと、タイムスロットアサイン部１７から
のタイムスロットＴＳ１５，ＴＳ１６及び、ＴＳ３１に
割り当てられたコミュニケーションデータは、ＨＤＢ符
号化／復号化回路１７０，１７１により、ＨＤＢ符号化
信号に変換されて、Ｖ５インタフェース線路＃１、＃２
に送られる。
【００５８】ＤＭＡ制御（ＤＭＡ CONTROL）部２２は、
ＨＤＬＣ制御部１６，ＬＡＰ−Ｖ５制御部１８、ＩＳＤ
Ｎ競合調停部２０，２１と、外部ＲＡＭ１２との間にお
けるデータのＤＭＡ転送の制御を行う。
ＨＤＬＣ制御部１６，ＬＡＰ−Ｖ５制御部１８、ＩＳＤ
Ｎ競合調停部２０，２１と、外部ＲＡＭ１２との間にお
けるデータのＤＭＡ転送の制御を行う。
【００５９】さらに、図１のＶ５ＬＳＩ１１には、図示
しないコントロールレジスタ及び、ステータスレジスタ
を有し、それぞれＣＰＵ１３のコマンド情報及び、ＣＰ
Ｕ１３のステータス情報を保持する。
しないコントロールレジスタ及び、ステータスレジスタ
を有し、それぞれＣＰＵ１３のコマンド情報及び、ＣＰ
Ｕ１３のステータス情報を保持する。
【００６０】図１に示されるように、本発明の実施の形
態として、Ｖ５インタフェース処理部４は、１チップの
Ｖ５ＬＳＩとして実現している。また、図１では、ＨＤ
ＬＣ制御部１６を４つのＨＤＬＣ制御回路１６０〜１６
３で構成し、且つＬＡＰ−Ｖ５制御部１８を４つのＬＡ
Ｐ−Ｖ５制御回路１８０〜１８３で構成している。
態として、Ｖ５インタフェース処理部４は、１チップの
Ｖ５ＬＳＩとして実現している。また、図１では、ＨＤ
ＬＣ制御部１６を４つのＨＤＬＣ制御回路１６０〜１６
３で構成し、且つＬＡＰ−Ｖ５制御部１８を４つのＬＡ
Ｐ−Ｖ５制御回路１８０〜１８３で構成している。
【００６１】即ち、本発明は、ＨＤＬＣ制御部１６及
び、ＬＡＰ−Ｖ５制御部１８において、それぞれ２ｎ
（ｎ＝正の整数）個のＨＤＬＣ制御回路１６０〜１６
３、ＬＡＰ−Ｖ５制御回路１８０〜１８３を備えてい
る。図１では、実施例として、ｎ＝２とする場合であっ
て、それぞれ４個のＨＤＬＣ制御回路１６０〜１６３、
ＬＡＰ−Ｖ５制御回路１８０〜１８３を備えている。
び、ＬＡＰ−Ｖ５制御部１８において、それぞれ２ｎ
（ｎ＝正の整数）個のＨＤＬＣ制御回路１６０〜１６
３、ＬＡＰ−Ｖ５制御回路１８０〜１８３を備えてい
る。図１では、実施例として、ｎ＝２とする場合であっ
て、それぞれ４個のＨＤＬＣ制御回路１６０〜１６３、
ＬＡＰ−Ｖ５制御回路１８０〜１８３を備えている。
【００６２】以下に、図１に示す１チップＬＳＩ１１の
Ｖ５インタフェース処理部４を用いた、本発明に従う、
ネットワークの構成例を、特に、アクセスネットワーク
装置（ＡＮ）を中心として示しながら、以下に説明す
る。
Ｖ５インタフェース処理部４を用いた、本発明に従う、
ネットワークの構成例を、特に、アクセスネットワーク
装置（ＡＮ）を中心として示しながら、以下に説明す
る。
【００６３】図２は、図１に示す本発明の実施の形態と
しての１チップＬＳＩ化されたＶ５ＬＳＩ１１のＶ５イ
ンタフェース処理部４を用いて、Ｖ５．１インタフェー
スに適用した実施例である。この実施例では、アクセス
ネットワーク装置（ＡＮ）は、２本のＶ５．１インタフ
ェースの線路を通して、Ｖ５交換機２に接続される。
しての１チップＬＳＩ化されたＶ５ＬＳＩ１１のＶ５イ
ンタフェース処理部４を用いて、Ｖ５．１インタフェー
スに適用した実施例である。この実施例では、アクセス
ネットワーク装置（ＡＮ）は、２本のＶ５．１インタフ
ェースの線路を通して、Ｖ５交換機２に接続される。
【００６４】一方、２本のＶ５．１インタフェースの線
路に対応する２つの加入者インタフェース１４０、１４
１を通して、通常の電話機及び、ＩＳＤＮのＢチャンネ
ルに接続される。また、２本のＶ５．１インタフェース
の線路に対応する２つのＩＳＤＮ加入者インタフェース
１５０，１５１を通して、ＩＳＤＮ端末のＤチャンネル
に、接続される。なお、図２では、図１に示すＶ５イン
タフェース処理部４を構成するＶ５ＬＳＩ１１の一部を
省略して示している。
路に対応する２つの加入者インタフェース１４０、１４
１を通して、通常の電話機及び、ＩＳＤＮのＢチャンネ
ルに接続される。また、２本のＶ５．１インタフェース
の線路に対応する２つのＩＳＤＮ加入者インタフェース
１５０，１５１を通して、ＩＳＤＮ端末のＤチャンネル
に、接続される。なお、図２では、図１に示すＶ５イン
タフェース処理部４を構成するＶ５ＬＳＩ１１の一部を
省略して示している。
【００６５】ここで、図８により説明したように、Ｖ
５．１インタフェースで使用するＬＡＰ−Ｖ５プロトコ
ルは、ＰＳＴＮ Signaling（ＥＦアドレス８１７６）と
ＣＯＮＴＲＯＬ protocol ( ＥＦアドレス８１７７）の
２つである（図８（ｂ）参照）。したがって、２本のＶ
５．１インタフェースの線路即ち、２回線を収容する場
合は、２組即ち、合計４つのＬＡＰ−Ｖ５プロトコル制
御が必要となる。
５．１インタフェースで使用するＬＡＰ−Ｖ５プロトコ
ルは、ＰＳＴＮ Signaling（ＥＦアドレス８１７６）と
ＣＯＮＴＲＯＬ protocol ( ＥＦアドレス８１７７）の
２つである（図８（ｂ）参照）。したがって、２本のＶ
５．１インタフェースの線路即ち、２回線を収容する場
合は、２組即ち、合計４つのＬＡＰ−Ｖ５プロトコル制
御が必要となる。
【００６６】図２では、４つのＬＡＰ−Ｖ５プロトコル
制御回路１８０〜１８３が、４つのＬＡＰ−Ｖ５プロト
コル制御の機能を果たす。即ち、２つのＶ５．１用の制
御プロトコルであるＰＳＴＮ Signaling（ＥＦアドレス
８１７６）とＣＯＮＴＲＯＬprotocol ( ＥＦアドレス
８１７７）が２組分、ＬＡＰ−Ｖ５制御部１８の制御回
路１８０、１８１、１８２及び、１８３において、ＬＡ
Ｐ−Ｖ５フレームとして組み立てられる。
制御回路１８０〜１８３が、４つのＬＡＰ−Ｖ５プロト
コル制御の機能を果たす。即ち、２つのＶ５．１用の制
御プロトコルであるＰＳＴＮ Signaling（ＥＦアドレス
８１７６）とＣＯＮＴＲＯＬprotocol ( ＥＦアドレス
８１７７）が２組分、ＬＡＰ−Ｖ５制御部１８の制御回
路１８０、１８１、１８２及び、１８３において、ＬＡ
Ｐ−Ｖ５フレームとして組み立てられる。
【００６７】組み立てられた、２組のＬＡＰ−Ｖ５フレ
ームは、クロスコネクト部１９を通り、ＨＤＬＣ制御部
１６に送られる。クロスコネクト部１９では、２組のＬ
ＡＰ−Ｖ５フレームを組［（ＰＳＴＮ（ＥＦアドレス８
１７６）とＣＯＮＴＲＯＬ(ＥＦアドレス８１７７）］
毎に、固定的にＨＤＬＣ制御部１６に割り当てる。
ームは、クロスコネクト部１９を通り、ＨＤＬＣ制御部
１６に送られる。クロスコネクト部１９では、２組のＬ
ＡＰ−Ｖ５フレームを組［（ＰＳＴＮ（ＥＦアドレス８
１７６）とＣＯＮＴＲＯＬ(ＥＦアドレス８１７７）］
毎に、固定的にＨＤＬＣ制御部１６に割り当てる。
【００６８】また、クロスコネクト部１９に入力され
る、加入者インタフェース１５０，１５１を通して送ら
れる、ＩＳＤＮ回線のＤテャンネルデータも同様に、Ｈ
ＤＬＣ制御部１６に割り当てられる。図２では、ＨＤＬ
Ｃ制御部１６のＨＤＬＣ制御回路１６０と１６３に割り
当てられている。
る、加入者インタフェース１５０，１５１を通して送ら
れる、ＩＳＤＮ回線のＤテャンネルデータも同様に、Ｈ
ＤＬＣ制御部１６に割り当てられる。図２では、ＨＤＬ
Ｃ制御部１６のＨＤＬＣ制御回路１６０と１６３に割り
当てられている。
【００６９】図３は、この割り当て例を詳細に説明する
図である。図３において、Ｖ５ＬＳＩ１１の構成の一部
を省略して示しているが、ＬＡＰ−Ｖ５制御回路１８
０、１８１において、ＬＡＰ−Ｖ５フレームとして組み
立てられたＰＳＴＮ＃１，ＣＯＮＴＲＯＬ＃１を、クロ
スコネクト１９によって、ＨＤＬＣ制御回路１６０に割
り当てている。同時に、ＩＳＤＮの加入者インタフェー
ス１５０からのＤチャンネルに対応するＩＳＤＮフレー
ム１がＨＤＬＣ制御回路１６０に入力される。
図である。図３において、Ｖ５ＬＳＩ１１の構成の一部
を省略して示しているが、ＬＡＰ−Ｖ５制御回路１８
０、１８１において、ＬＡＰ−Ｖ５フレームとして組み
立てられたＰＳＴＮ＃１，ＣＯＮＴＲＯＬ＃１を、クロ
スコネクト１９によって、ＨＤＬＣ制御回路１６０に割
り当てている。同時に、ＩＳＤＮの加入者インタフェー
ス１５０からのＤチャンネルに対応するＩＳＤＮフレー
ム１がＨＤＬＣ制御回路１６０に入力される。
【００７０】一方、ＬＡＰ−Ｖ５制御回路１８２、１８
３において、ＬＡＰ−Ｖ５フレームとして組み立てられ
たＰＳＴＮ＃２，ＣＯＮＴＲＯＬ＃２が、ＨＤＬＣ制御
回路１６３に割り当てられている。同時に、ＩＳＤＮの
加入者インタフェース１５１からのＤチャンネルに対応
するＩＳＤＮフレーム２がＨＤＬＣ制御回路１６３に入
力される。
３において、ＬＡＰ−Ｖ５フレームとして組み立てられ
たＰＳＴＮ＃２，ＣＯＮＴＲＯＬ＃２が、ＨＤＬＣ制御
回路１６３に割り当てられている。同時に、ＩＳＤＮの
加入者インタフェース１５１からのＤチャンネルに対応
するＩＳＤＮフレーム２がＨＤＬＣ制御回路１６３に入
力される。
【００７１】したがって、図２の実施例においては、Ｖ
５ＬＳＩ１１中の、ＨＤＬＣ制御回路１６１，１６２の
機能は不要である。
５ＬＳＩ１１中の、ＨＤＬＣ制御回路１６１，１６２の
機能は不要である。
【００７２】図２に戻り更に、説明すると、ＨＤＬＣ制
御回路１６０では、クロスコネクト部１９を通して送ら
れるＬＡＰ−Ｖ５制御回路１８０からのＬＡＰ−Ｖ５フ
レームと、ＩＳＤＮ加入者端末からＩＳＤＮ加入者イン
タフェース１５０を通して送られるＩＳＤＮフレーム１
に対して、フレームテェックシーケンス（ＦＣＳ）を計
算し、これを付加して、ＨＤＬＣフレームを組み立て
る。
御回路１６０では、クロスコネクト部１９を通して送ら
れるＬＡＰ−Ｖ５制御回路１８０からのＬＡＰ−Ｖ５フ
レームと、ＩＳＤＮ加入者端末からＩＳＤＮ加入者イン
タフェース１５０を通して送られるＩＳＤＮフレーム１
に対して、フレームテェックシーケンス（ＦＣＳ）を計
算し、これを付加して、ＨＤＬＣフレームを組み立て
る。
【００７３】同様に、ＨＤＬＣ制御回路１６３では、ク
ロスコネクト部１９を通して送られるＬＡＰ−Ｖ５制御
回路１８１からのＬＡＰ−Ｖ５フレームと、ＩＳＤＮ加
入者端末からＩＳＤＮ加入者インタフェース１５１を通
して送られるＩＳＤＮフレーム２に対して、フレームテ
ェックシーケンス（ＦＣＳ）を計算し、これを付加し
て、ＨＤＬＣフレームを組み立てる。
ロスコネクト部１９を通して送られるＬＡＰ−Ｖ５制御
回路１８１からのＬＡＰ−Ｖ５フレームと、ＩＳＤＮ加
入者端末からＩＳＤＮ加入者インタフェース１５１を通
して送られるＩＳＤＮフレーム２に対して、フレームテ
ェックシーケンス（ＦＣＳ）を計算し、これを付加し
て、ＨＤＬＣフレームを組み立てる。
【００７４】次いで、タイムスロットアサイン部１７
で、組み立てられた２つのＨＤＬＣフレームを、２本の
Ｖ５．１インタフェース線路＃１、＃２のそれぞれにお
いて、Ｖ５．１インタフェースのタイムスロットＴＳ１
５，ＴＳ１６、ＴＳ３１に割り当てて送信する。
で、組み立てられた２つのＨＤＬＣフレームを、２本の
Ｖ５．１インタフェース線路＃１、＃２のそれぞれにお
いて、Ｖ５．１インタフェースのタイムスロットＴＳ１
５，ＴＳ１６、ＴＳ３１に割り当てて送信する。
【００７５】図４は、本発明のＶ５ＬＳＩ１１をＶ５．
２インタフェースに適用した場合の、ネットワーク構成
の実施例ブロック図である。この実施例では、図１に示
す同一構成の２つのＶ５ＬＳＩ１１−１、１１−２を使
用している。また、図４において、Ｖ５ＬＳＩ１１−
１、１１−２のそれぞれの構成は、必要な説明に重点を
置くために、図１に示す構成を簡略して示されている。
２インタフェースに適用した場合の、ネットワーク構成
の実施例ブロック図である。この実施例では、図１に示
す同一構成の２つのＶ５ＬＳＩ１１−１、１１−２を使
用している。また、図４において、Ｖ５ＬＳＩ１１−
１、１１−２のそれぞれの構成は、必要な説明に重点を
置くために、図１に示す構成を簡略して示されている。
【００７６】２つのＶ５ＬＳＩ１１−１、１１−２にお
いて、ＬＡＰ−５Ｖ制御回路を合計６個使用している。
また、ＨＤＬＣ制御回路は、それぞれのＬＳＩで２個ず
つ使用する。
いて、ＬＡＰ−５Ｖ制御回路を合計６個使用している。
また、ＨＤＬＣ制御回路は、それぞれのＬＳＩで２個ず
つ使用する。
【００７７】これにより、ＬＡＰ−Ｖ５フレームの中
で、図８において説明した、Ｖ５．２インタフェースに
必要となる５つのプロトコルのうち、ＬＡＰ−５Ｖ制御
回路１８０〜１８３で生成される、４つのプロトコルＰ
ＳＴＮ（ＥＦアドレス８１７６）、ＣＯＮＴＲＯＬ（Ｅ
Ｆアドレス８１７７）、ＢＣＣ（ＥＦアドレス８１７
８）及び、ＬＩＮＫ（ＥＦアドレス８１８０）を、第１
のＶ５ＬＳＩ１１において、１つに纏めて、例えば１つ
のＨＤＬＣ制御回路１６０に接続する。あるいは、ＨＤ
ＬＣ制御回路１６３に接続する。
で、図８において説明した、Ｖ５．２インタフェースに
必要となる５つのプロトコルのうち、ＬＡＰ−５Ｖ制御
回路１８０〜１８３で生成される、４つのプロトコルＰ
ＳＴＮ（ＥＦアドレス８１７６）、ＣＯＮＴＲＯＬ（Ｅ
Ｆアドレス８１７７）、ＢＣＣ（ＥＦアドレス８１７
８）及び、ＬＩＮＫ（ＥＦアドレス８１８０）を、第１
のＶ５ＬＳＩ１１において、１つに纏めて、例えば１つ
のＨＤＬＣ制御回路１６０に接続する。あるいは、ＨＤ
ＬＣ制御回路１６３に接続する。
【００７８】また、第５のプロトコルであるＰＲＯＴＥ
ＣＴＩＯＮ（ＥＦアドレス８１７９）は、第２のＬＳＩ
１１−２のＬＡＰ−Ｖ５制御回路１８０，１８３で１つ
余分に生成し、それぞれをＨＤＬＣ制御回路１６０，１
６３に固定的に接続する。
ＣＴＩＯＮ（ＥＦアドレス８１７９）は、第２のＬＳＩ
１１−２のＬＡＰ−Ｖ５制御回路１８０，１８３で１つ
余分に生成し、それぞれをＨＤＬＣ制御回路１６０，１
６３に固定的に接続する。
【００７９】したがって、重要なＰＲＯＴＥＣＴＩＯＮ
プロトコルを二重化しているので、第２のＶ５ＬＳＩ１
１−２により、正常なＰＲＯＴＥＣＴＩＯＮプロトコル
を選択することが可能である。
プロトコルを二重化しているので、第２のＶ５ＬＳＩ１
１−２により、正常なＰＲＯＴＥＣＴＩＯＮプロトコル
を選択することが可能である。
【００８０】図４に示される例では、第１のＶ５ＬＳＩ
１１−１のＬＡＰ−５Ｖ制御回路１８０〜１８３で生成
される４つのプロトコルを、ＨＤＬＣ制御回路１６０に
接続している。したがって、ＨＤＬＣ制御回路１６０に
接続される４つのプロトコルと、第２のＶ５ＬＳＩ１１
−２のＬＡＰ−５Ｖ制御回路１８３で生成され、ＨＤＬ
Ｃ制御回路１６３に接続されるプロテクションプロトコ
ルに対し、タイムスロットＴＳ１５，ＴＳ１６及び、Ｔ
Ｓ１７を割り当てる。
１１−１のＬＡＰ−５Ｖ制御回路１８０〜１８３で生成
される４つのプロトコルを、ＨＤＬＣ制御回路１６０に
接続している。したがって、ＨＤＬＣ制御回路１６０に
接続される４つのプロトコルと、第２のＶ５ＬＳＩ１１
−２のＬＡＰ−５Ｖ制御回路１８３で生成され、ＨＤＬ
Ｃ制御回路１６３に接続されるプロテクションプロトコ
ルに対し、タイムスロットＴＳ１５，ＴＳ１６及び、Ｔ
Ｓ１７を割り当てる。
【００８１】ここで、タイムスロットＴＳ１５，ＴＳ１
６及び、ＴＳ１７の割り当ては、第１のＶ５ＬＳＩ１１
−１のタイムスロットアサイン部１７及び、第２のＶ５
ＬＳＩ１１−２のタイムスロットアサイン部１７におい
て行われる。
６及び、ＴＳ１７の割り当ては、第１のＶ５ＬＳＩ１１
−１のタイムスロットアサイン部１７及び、第２のＶ５
ＬＳＩ１１−２のタイムスロットアサイン部１７におい
て行われる。
【００８２】したがって、第１のＶ５ＬＳＩ１１−１の
タイムスロットアサイン部１７及び、第２のＶ５ＬＳＩ
１１−２のタイムスロットアサイン部１７におけるタイ
ムスロットＴＳ１５，ＴＳ１６及び、ＴＳ１７の割り当
てが競合する可能性がある。
タイムスロットアサイン部１７及び、第２のＶ５ＬＳＩ
１１−２のタイムスロットアサイン部１７におけるタイ
ムスロットＴＳ１５，ＴＳ１６及び、ＴＳ１７の割り当
てが競合する可能性がある。
【００８３】このために、図４では、第１のＶ５ＬＳＩ
１１−１の競合調停部２０と、第２のＶ５ＬＳＩ１１−
２の競合調停部２１間で、タイムスロットＴＳ１５，Ｔ
Ｓ１６及び、ＴＳ１７の割り当ての競合を調停する。
１１−１の競合調停部２０と、第２のＶ５ＬＳＩ１１−
２の競合調停部２１間で、タイムスロットＴＳ１５，Ｔ
Ｓ１６及び、ＴＳ１７の割り当ての競合を調停する。
【００８４】さらに、図４において、第１のＶ５ＬＳＩ
１１−１のＨＤＬＣ制御回路１６３と、第２のＶ５ＬＳ
Ｉ１１−２のＨＤＬＣ制御回路１６０が使用される場合
は、第１のＶ５ＬＳＩ１１−１の競合調停部２１と、第
２のＶ５ＬＳＩ１１−２の競合調停部２０間で、タイム
スロットＴＳ１５，ＴＳ１６及び、ＴＳ１７の割り当て
の競合を調停する。
１１−１のＨＤＬＣ制御回路１６３と、第２のＶ５ＬＳ
Ｉ１１−２のＨＤＬＣ制御回路１６０が使用される場合
は、第１のＶ５ＬＳＩ１１−１の競合調停部２１と、第
２のＶ５ＬＳＩ１１−２の競合調停部２０間で、タイム
スロットＴＳ１５，ＴＳ１６及び、ＴＳ１７の割り当て
の競合を調停する。
【００８５】図４において、第１、第２のＶＬＳＩ１１
−１，１１−２の外部に、更にシステム管理部９により
制御される、タイムスロットアサイン回路１７２を設け
ている。
−１，１１−２の外部に、更にシステム管理部９により
制御される、タイムスロットアサイン回路１７２を設け
ている。
【００８６】したがって、ＶＬＳＩ１１−１，１１−２
のコミュニケーションチャンネルと、加入者インタフェ
ースからの公衆電話網（ＰＳＴＮ）のユーザデータと
が、タイムスロットアサイン回路１７２により、多重化
される。次いで、ＨＤＢ符号化／復号化回１７３によ
り、ＨＤＢ符号に変換されてＶ５．２インタフェース回
線に送出される。
のコミュニケーションチャンネルと、加入者インタフェ
ースからの公衆電話網（ＰＳＴＮ）のユーザデータと
が、タイムスロットアサイン回路１７２により、多重化
される。次いで、ＨＤＢ符号化／復号化回１７３によ
り、ＨＤＢ符号に変換されてＶ５．２インタフェース回
線に送出される。
【００８７】図５は、図４の実施例構成に対し、プライ
マリ線路ＰＬ（現用）と、セコンダリ線路ＳＬ（予備）
の回線を用意する。したがって、Ｖ５．２インタフェー
スに必要な５つのプロトコルを、いずれかの回線に異常
が生じた時、他方の回線を使用して、Ｖ５交換機２との
通信を確保することが可能である。
マリ線路ＰＬ（現用）と、セコンダリ線路ＳＬ（予備）
の回線を用意する。したがって、Ｖ５．２インタフェー
スに必要な５つのプロトコルを、いずれかの回線に異常
が生じた時、他方の回線を使用して、Ｖ５交換機２との
通信を確保することが可能である。
【００８８】即ち、図６において、第１のＶ５ＬＳＩ１
１−１のＨＤＬＣ制御回路１６０に纏められた４つのプ
ロトコルと、第２のＶ５ＬＳＩ１１−２のＨＤＬＣ制御
回路１６３に入力されたプロテクションプロトコルが、
プライマリ線路ＰＬ（現用）に接続されている。
１−１のＨＤＬＣ制御回路１６０に纏められた４つのプ
ロトコルと、第２のＶ５ＬＳＩ１１−２のＨＤＬＣ制御
回路１６３に入力されたプロテクションプロトコルが、
プライマリ線路ＰＬ（現用）に接続されている。
【００８９】このプライマリ線路ＰＬ（現用）が障害と
なる時、第１のＶ５ＬＳＩ１１−１のＨＤＬＣ制御回路
１６３に４つのプロトコルが纏められ、且つ第２のＶ５
ＬＳＩ１１−２のＨＤＬＣ制御回路１６０に入力された
プロテクションプロトコルが、セコンダリ線路ＳＬ（予
備）の回線に接続され、プライマリ線路ＰＬ（現用）の
障害が救済される。
なる時、第１のＶ５ＬＳＩ１１−１のＨＤＬＣ制御回路
１６３に４つのプロトコルが纏められ、且つ第２のＶ５
ＬＳＩ１１−２のＨＤＬＣ制御回路１６０に入力された
プロテクションプロトコルが、セコンダリ線路ＳＬ（予
備）の回線に接続され、プライマリ線路ＰＬ（現用）の
障害が救済される。
【００９０】なお、図５において、第１のＶ５ＬＳＩ１
１−１の競合調停部２０と、第２のＶ５ＬＳＩ１１−２
の競合調停部２１の関係、及び第１のＶ５ＬＳＩ１１−
１の競合調停部２１と、第２のＶ５ＬＳＩ１１−２の競
合調停部２０の関係は、先に図４において説明したと同
様である。
１−１の競合調停部２０と、第２のＶ５ＬＳＩ１１−２
の競合調停部２１の関係、及び第１のＶ５ＬＳＩ１１−
１の競合調停部２１と、第２のＶ５ＬＳＩ１１−２の競
合調停部２０の関係は、先に図４において説明したと同
様である。
【００９１】図６は、更に別の本発明に従う実施例であ
る。先に説明したように、Ｖ５．２インタフェースで
は、１６本の線路を収容する。且つそれぞれの線路に
は、２．０４８Ｍｂｐｓの信号が流れ、タイムスロット
ＴＳ１５、ＴＳ１６及びＴＳ３１にコミュニケーション
チャンネルが割り当てられる。
る。先に説明したように、Ｖ５．２インタフェースで
は、１６本の線路を収容する。且つそれぞれの線路に
は、２．０４８Ｍｂｐｓの信号が流れ、タイムスロット
ＴＳ１５、ＴＳ１６及びＴＳ３１にコミュニケーション
チャンネルが割り当てられる。
【００９２】したがって、１６本の線路に対し、コミュ
ニケーションチャンネルは、４８チャネル分必要とな
る。図６では、１２個の同一構成のＶ５ＬＳＩを使用し
ている。これにより、４８チャネルの１チャンネル毎に
１つのＬＡＰ−Ｖ５制御回路を割り当てて、監視を行な
うことが可能となる。
ニケーションチャンネルは、４８チャネル分必要とな
る。図６では、１２個の同一構成のＶ５ＬＳＩを使用し
ている。これにより、４８チャネルの１チャンネル毎に
１つのＬＡＰ−Ｖ５制御回路を割り当てて、監視を行な
うことが可能となる。
【００９３】以上実施例に従い説明したように、本発明
では、プロトコルデータを生成する回路として、２ｎ
（ｎ＝正の整数）個のＬＡＰ−Ｖ５制御回路と、プロト
コルデータにフラグ等を付加してＨＤＬＣフレームフォ
ーマットを生成する回路として、２ｎ（ｎ＝正の整数）
個のＨＤＬＣ制御回路を搭載して、１つのＬＳＩを構成
している。
では、プロトコルデータを生成する回路として、２ｎ
（ｎ＝正の整数）個のＬＡＰ−Ｖ５制御回路と、プロト
コルデータにフラグ等を付加してＨＤＬＣフレームフォ
ーマットを生成する回路として、２ｎ（ｎ＝正の整数）
個のＨＤＬＣ制御回路を搭載して、１つのＬＳＩを構成
している。
【００９４】したがって、上記の各実施例では、ｎ＝２
即ち、それぞれ４つのＬＡＰ−Ｖ５制御回路と、ＨＤＬ
Ｃ制御回路を１つのＬＳＩに搭載している。本発明は、
しかし、かかる例には限定されない。
即ち、それぞれ４つのＬＡＰ−Ｖ５制御回路と、ＨＤＬ
Ｃ制御回路を１つのＬＳＩに搭載している。本発明は、
しかし、かかる例には限定されない。
【００９５】例えば、ｎ＝３として、それぞれ６つのＬ
ＡＰ−Ｖ５制御回路と、ＨＤＬＣ制御回路を１つのＬＳ
Ｉに搭載することも可能である。
ＡＰ−Ｖ５制御回路と、ＨＤＬＣ制御回路を１つのＬＳ
Ｉに搭載することも可能である。
【００９６】この場合に、図２の実施例に適用すると、
３本のＶ５．１インタフェース線路を収容することが可
能である。また、図４の実施例に適用すると１つのＶ５
ＬＳＩで足りる。この場合は、競合調停部２０，２１は
不要である。
３本のＶ５．１インタフェース線路を収容することが可
能である。また、図４の実施例に適用すると１つのＶ５
ＬＳＩで足りる。この場合は、競合調停部２０，２１は
不要である。
【００９７】また、ｎ＝３として、図６の実施例に適用
すると８個のＶ５ＬＳＩで済む。
すると８個のＶ５ＬＳＩで済む。
【００９８】
【発明の効果】以上実施例に従い、説明したように本発
明によれば、Ｖ５．１及び、Ｖ５．２インタフェースに
対応する機能を１チップＬＳＩによって実現し、Ｖ５イ
ンタフェース制御およびＶ５プロトコル制御を行う際
の、回路規模を大幅に縮小することが可能となる。
明によれば、Ｖ５．１及び、Ｖ５．２インタフェースに
対応する機能を１チップＬＳＩによって実現し、Ｖ５イ
ンタフェース制御およびＶ５プロトコル制御を行う際
の、回路規模を大幅に縮小することが可能となる。
【００９９】さらに、Ｖ５．１及び、Ｖ５．２インタフ
ェースに適宜に適用することが可能であり、本発明に従
うＬＳＩの適用範囲が大きくなる。
ェースに適宜に適用することが可能であり、本発明に従
うＬＳＩの適用範囲が大きくなる。
【図１】本発明に従う、Ｖ５インタフェース部を１チッ
プＬＳＩに構成する場合の構成要素を説明する実施例構
成ブロック図である。
プＬＳＩに構成する場合の構成要素を説明する実施例構
成ブロック図である。
【図２】図１に示す本発明の実施の形態としての１チッ
プＬＳＩ化されたＶ５ＬＳＩ１１のＶ５インタフェース
処理部４を用いて、Ｖ５．１インタフェースに適用した
実施例である。
プＬＳＩ化されたＶ５ＬＳＩ１１のＶ５インタフェース
処理部４を用いて、Ｖ５．１インタフェースに適用した
実施例である。
【図３】クロスコネクト部１９におけるＬＡＰ−Ｖ５制
御回路と、ＨＤＬＣ制御回路とに対応付けを説明する図
である。
御回路と、ＨＤＬＣ制御回路とに対応付けを説明する図
である。
【図４】発明のＶ５ＬＳＩ１１をＶ５．２インタフェー
スに適用した場合の、ネットワーク構成の実施例ブロッ
ク図である。
スに適用した場合の、ネットワーク構成の実施例ブロッ
ク図である。
【図５】図４の実施例構成を、プライマリ線路ＰＬ（現
用）と、セコンダリ線路ＳＬ（予備）の回線の切替えに
適用した例である。
用）と、セコンダリ線路ＳＬ（予備）の回線の切替えに
適用した例である。
【図６】更に別の本発明に従う実施例である。
【図７】２．０４８Ｍｂｐｓの伝送フォーマットを示す
図である。
図である。
【図８】ＬＡＰ−Ｖ５フレームのフォーマットを示示す
図である。
図である。
【図９】本発明の対象とするネットワークの構成を示す
図である。
図である。
【図１０】ＰＳＴＮ使用時における図９のネットワーク
構成の動作例を説明する図である。
構成の動作例を説明する図である。
【図１１】ＩＳＤＮ端末８の使用時における図９のネッ
トワーク構成の動作例を示す図である。
トワーク構成の動作例を示す図である。
１ 交換網 ２ ローカル交換機 ３ アクセスネットワーク装置 １２ 外部ＲＡＭ １３ ＣＰＵ １４ バス １６ ＨＤＬＣ制御部 １６０〜１６３ ＨＤＬＣ制御回路 １７ タイムスロットアサイン部 １８ ＬＡＰ−Ｖ５制御部 １８０〜１８３ ＬＡＰ−Ｖ５制御回路 １９ クロスコネクト部 ２１，２１ 競合調停部
フロントページの続き (72)発明者 橋永 健次 福岡県福岡市博多区博多駅前三丁目22番８ 号 富士通九州ディジタル・テクノロジ株 式会社内 (72)発明者 小林 大介 福岡県福岡市博多区博多駅前三丁目22番８ 号 富士通九州ディジタル・テクノロジ株 式会社内 (72)発明者 重岡 由美子 福岡県福岡市博多区博多駅前三丁目22番８ 号 富士通九州ディジタル・テクノロジ株 式会社内
Claims (12)
- 【請求項１】プロトコルデータを生成する第１の回路
と、 該プロトコルデータを生成する第１の回路で生成された
プロトコルデータに、少なくともフラグを付加してＨＤ
ＬＣフレームフォーマットを生成する第２の回路を、そ
れぞれ２ｎ（ｎ＝正の整数）個づつ搭載して構成される
ことを特徴とする半導体集積回路装置。 - 【請求項２】請求項１において、更に、 ２ｎ個の前記第１の回路からのプロトコルデータを、２
ｎ個の前記第２の回路のいずれかに接続を行なうクロス
コネクト部と、 該クロスコネクト部により該第１の回路と接続された、
該第２の回路からのＨＤＬＣフレームフォーマットを、
所定のタイムスロットで出力するタイムスロットアサイ
ン部とを有することを特徴とする半導体集積回路装置。 - 【請求項３】請求項２において、 前記第１の回路で生成されるプロトコルデータは、Ｖ５
インタフェースのリンクアクセス手順プロトコルであ
り、前記第２の回路において、該Ｖ５インタフェースの
リンクアクセス手順プロトコルに、エンベロップファン
クションアドレス及び、フレームチェックシーケンスを
付加してＨＤＬＣフレームを組み立てることを特徴とす
る半導体集積回路装置。 - 【請求項４】ローカル交換機と、 Ｖ５インタフェースのリンクアクセス手順プロトコルを
生成する、４個の第１の回路と、該Ｖ５インタフェース
のリンクアクセス手順プロトコルに、エンベロップファ
ンクションアドレス及び、フレームチェックシーケンス
及びフラグを付加してＨＤＬＣフレームを組み立てる、
４個の第２の回路とを搭載して構成される半導体集積回
路装置を有するアクセスネットワーク装置と、 該ローカル交換機と該アクセスネットワーク装置を繋
ぐ、２本のＶ５．１インタフェース線路を有し、 該４個の第１の回路を２個づつ組とし、それぞれ組で１
本の該Ｖ５．１インタフェース線路に対応する、公衆電
話網シグナリングと制御プロトコルを生成するように構
成したことを特徴とするネットワーク。 - 【請求項５】請求項４において、 前記４個の第２の回路のうち、２個の第２の回路がそれ
ぞれ前記組とされる２個の前記第１の回路で生成される
公衆電話網シグナリングと制御プロトコルを有して、Ｈ
ＤＬＣフレームを組み立てることを特徴とするネットワ
ーク。 - 【請求項６】請求項４において、更に前記半導体集積回
路装置は、前記ＨＤＬＣフレームを所定のタイムスロッ
トに割り当てるタイムスロットアサイン部を有すること
を特徴とするネットワーク。 - 【請求項７】ローカル交換機と、 Ｖ５インタフェースのリンクアクセス手順プロトコルを
生成する、４個の第１の回路と、該Ｖ５インタフェース
のリンクアクセス手順プロトコルに、エンベロップファ
ンクションアドレス及び、フレームチェックシーケンス
及びフラグを付加してＨＤＬＣフレームを組み立てる、
４個の第２の回路とを搭載して構成される同一構成の第
１及び、第２の半導体集積回路装置を有するアクセスネ
ットワーク装置と、 該ローカル交換機と該アクセスネットワーク装置を繋
ぐ、Ｖ５．２インタフェース線路を有し、 該第１の半導体集積回路装置における４個の第１の回路
で、該Ｖ５．２インタフェース線路に対応する、公衆電
話網シグナリング、制御プロトコル、ベアラチャンネル
コネクションプロトコルとリンク制御プロトコルを生成
し、 該第２の半導体集積回路装置における４個の第１の回路
のうち、２個の第１の回路で、該Ｖ５．２インタフェー
ス線路に対応する、プロテクションプロトコルを生成す
るように構成したことを特徴とするネットワーク。 - 【請求項８】請求項７において、 前記第１の半導体集積回路装置における４個の第２の回
路のうち、１個の第２の回路が、前記４個の第２の回路
で生成される公衆電話網シグナリング、制御プロトコ
ル、ベアラチャンネルコネクションプロトコルとリンク
制御プロトコルを受け、前記第２の半導体集積回路装置
における４個の第２の回路のうち、２個の第２の回路
が、２個の前記第１の回路で生成されるプロテクション
プロトコルを受ける様に構成されたことを特徴とするネ
ットワーク。 - 【請求項９】請求項７において、 前記第１及び、第２の半導体集積回路装置は、更に、前
記ＨＤＬＣフレームを所定のタイムスロットに割り当て
るタイムスロットアサイン部を有することを特徴とする
ネットワーク。 - 【請求項１０】請求項９において、 前記第１及び、第２の半導体集積回路装置は、更に、そ
れぞれにおける前記タイムスロットアサイン部による前
記ＨＤＬＣフレームを所定のタイムスロットに割り当て
るタイミングの競合を調停する競合調停部を有すること
を特徴とするネットワーク。 - 【請求項１１】ローカル交換機と、 Ｖ５インタフェースのリンクアクセス手順プロトコルを
生成する、２ｎ（ｎ＝正の整数）個の第１の回路と、該
Ｖ５インタフェースのリンクアクセス手順プロトコル
に、エンベロップファンクションアドレス及び、フレー
ムチェックシーケンス及びフラグを付加してＨＤＬＣフ
レームを組み立てる、２ｎ個の第２の回路とを搭載して
構成される同一構成の２４／ｎ個の半導体集積回路装置
を有するアクセスネットワーク装置と、 該ローカル交換機と該アクセスネットワーク装置を繋
ぐ、Ｖ５．２インタフェース線路を有し、 該２４／ｎ個の半導体集積回路装置における前記第１の
回路の各々に対し、１タイムスロット分のコミュニケシ
ョンデータの生成が割り当てられていることを特徴とす
るネットワーク。 - 【請求項１２】請求項１１において、 前記ｎが、２であることを特徴とするネットワーク。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9225088A JPH1168936A (ja) | 1997-08-21 | 1997-08-21 | ローカル交換機とアクセスネットワーク装置間のネットワーク及び、このネットワークに使用する半導体集積回路装置 |
| EP98103818A EP0903956A3 (en) | 1997-08-21 | 1998-03-04 | A network between a local exchange and an access network, and a semi-conductor large-scaled integrated circuit for use in the network |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9225088A JPH1168936A (ja) | 1997-08-21 | 1997-08-21 | ローカル交換機とアクセスネットワーク装置間のネットワーク及び、このネットワークに使用する半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1168936A true JPH1168936A (ja) | 1999-03-09 |
Family
ID=16823825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9225088A Withdrawn JPH1168936A (ja) | 1997-08-21 | 1997-08-21 | ローカル交換機とアクセスネットワーク装置間のネットワーク及び、このネットワークに使用する半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0903956A3 (ja) |
| JP (1) | JPH1168936A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100431201B1 (ko) * | 2001-12-28 | 2004-05-12 | 한국전자통신연구원 | 가입자망 및 광대역 종합통신망(ｂ-ｉｓｄｎ)에서 ｖｂ5.2인터페이스 기동방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09233181A (ja) * | 1996-02-21 | 1997-09-05 | Fujitsu Ltd | Ｖ５インタフェースの構成方式 |
-
1997
- 1997-08-21 JP JP9225088A patent/JPH1168936A/ja not_active Withdrawn
-
1998
- 1998-03-04 EP EP98103818A patent/EP0903956A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0903956A3 (en) | 2002-01-02 |
| EP0903956A2 (en) | 1999-03-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041102 |