JPH1173165A - ソースフォロワ回路およびこれを用いた液晶表示装置の出力回路 - Google Patents
ソースフォロワ回路およびこれを用いた液晶表示装置の出力回路Info
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Abstract
(57)【要約】
【課題】 ポリシリコンＴＦＴで構成されたソースフォ
ロワ回路においては、Ｖｔｈばらつきが大きいため、出
力電位のばらつきが大きく、各コラム線を駆動する出力
バッファとして用いた場合に各回路間で出力電位が大き
くばらつく。 【解決手段】 ドレインが電源ＶＣＣに接続されたＮＭ
ＯＳのソースフォロワトランジスタ１１と、このトラン
ジスタ１１のソースと接地間に接続された電流源１２と
を有するソースフォロワ回路において、トランジスタ１
１のゲートにキャパシタ１３の一端を接続するととも
に、トランジスタ１１のゲートとプリチャージ電源１４
の間に第１のアナログスイッチ１５を、キャパシタ１３
の他端とトランジスタ１１のソースの間に第２のアナロ
グスイッチ１６を、キャパシタ１３の他端とＶｉｎの間
に第３のアナログスイッチ１７をそれぞれ接続し、オフ
セットキャンセル構造とする。
ロワ回路においては、Ｖｔｈばらつきが大きいため、出
力電位のばらつきが大きく、各コラム線を駆動する出力
バッファとして用いた場合に各回路間で出力電位が大き
くばらつく。 【解決手段】 ドレインが電源ＶＣＣに接続されたＮＭ
ＯＳのソースフォロワトランジスタ１１と、このトラン
ジスタ１１のソースと接地間に接続された電流源１２と
を有するソースフォロワ回路において、トランジスタ１
１のゲートにキャパシタ１３の一端を接続するととも
に、トランジスタ１１のゲートとプリチャージ電源１４
の間に第１のアナログスイッチ１５を、キャパシタ１３
の他端とトランジスタ１１のソースの間に第２のアナロ
グスイッチ１６を、キャパシタ１３の他端とＶｉｎの間
に第３のアナログスイッチ１７をそれぞれ接続し、オフ
セットキャンセル構造とする。
Description
【０００１】
【発明の属する技術分野】本発明は、ソースフォロワ回
路およびこれを用いた液晶表示装置の出力回路に関し、
特にポリシリコン薄膜トランジスタ（以下、ポリシリコ
ンＴＦＴ(thin film transistor)と称する）で構成され
たソースフォロワ回路およびこれを出力バッファとして
用いた液晶表示装置の出力回路に関する。
路およびこれを用いた液晶表示装置の出力回路に関し、
特にポリシリコン薄膜トランジスタ（以下、ポリシリコ
ンＴＦＴ(thin film transistor)と称する）で構成され
たソースフォロワ回路およびこれを出力バッファとして
用いた液晶表示装置の出力回路に関する。
【０００２】
【従来の技術】液晶表示装置（ＬＣＤ）において、各コ
ラム線容量を充電するための出力バッファは、一般的
に、オペアンプ（演算増幅器）を用いたボルテージフォ
ロワ回路によって構成されている。ところが、液晶パネ
ルとその駆動部をポリシリコンで一体的に形成すること
を考えた場合、オペアンプは回路が複雑で、しかもポリ
シリコンＴＦＴは特性がばらつくとともに、閾値電圧Ｖ
ｔｈが大きいため、ボルテージフォロワ回路をポリシリ
コンで構成することが難しく、したがって液晶パネルと
その駆動部をポリシリコンで一体的に形成することも困
難となる。
ラム線容量を充電するための出力バッファは、一般的
に、オペアンプ（演算増幅器）を用いたボルテージフォ
ロワ回路によって構成されている。ところが、液晶パネ
ルとその駆動部をポリシリコンで一体的に形成すること
を考えた場合、オペアンプは回路が複雑で、しかもポリ
シリコンＴＦＴは特性がばらつくとともに、閾値電圧Ｖ
ｔｈが大きいため、ボルテージフォロワ回路をポリシリ
コンで構成することが難しく、したがって液晶パネルと
その駆動部をポリシリコンで一体的に形成することも困
難となる。
【０００３】
【発明が解決しようとする課題】そこで、回路構成の簡
単なソースフォロワ回路を用いて出力バッファを構成す
ることが考えられる。ポリシリコンＴＦＴで構成された
単純なソースフォロワ回路の回路構成を図１１に示す。
同図において、ソースフォロワトランジスタ１０１のド
レインが電源ＶＣＣに接続され、そのゲートが入力端と
なる。そして、ソースフォロワトランジスタ１０１のソ
ースが出力端となり、そのソースとグランドの間には電
流源１０２が接続されている。
単なソースフォロワ回路を用いて出力バッファを構成す
ることが考えられる。ポリシリコンＴＦＴで構成された
単純なソースフォロワ回路の回路構成を図１１に示す。
同図において、ソースフォロワトランジスタ１０１のド
レインが電源ＶＣＣに接続され、そのゲートが入力端と
なる。そして、ソースフォロワトランジスタ１０１のソ
ースが出力端となり、そのソースとグランドの間には電
流源１０２が接続されている。
【０００４】かかる構成のソースフォロワ回路において
は、その入出力間にソースフォロワトランジスタ１０１
のゲート‐ソース電圧Ｖｇｓに相当するオフセットが発
生する。このオフセット電位Ｖｇｓは、トランジスタの
閾値電圧Ｖｔｈや移動度μなどの関数であることから、
トランジスタの特性ばらつきによって出力電圧Ｖｏｕｔ
がばらつくことになる。すなわち、出力電圧Ｖｏｕｔ
は、 Ｖｏｕｔ＝Ｖｉｎ−Ｖｇｓ となる。
は、その入出力間にソースフォロワトランジスタ１０１
のゲート‐ソース電圧Ｖｇｓに相当するオフセットが発
生する。このオフセット電位Ｖｇｓは、トランジスタの
閾値電圧Ｖｔｈや移動度μなどの関数であることから、
トランジスタの特性ばらつきによって出力電圧Ｖｏｕｔ
がばらつくことになる。すなわち、出力電圧Ｖｏｕｔ
は、 Ｖｏｕｔ＝Ｖｉｎ−Ｖｇｓ となる。
【０００５】一般に、ソースフォロワ回路のオフセット
電位Ｖｇｓは次式で表される。 Ｖｇｓ＝Ｖｔｈ＋√（Ｉｒｅｆ／ｋ） 但し、ｋ＝０．５×μ×Ｃｏｘ×Ｗ／Ｌである。ここ
で、Ｉｒｅｆは電流源１０２の電流、ｋは定数、Ｃｏ
ｘ，Ｗ，Ｌはそれぞれトランジスタの酸化膜容量、ゲー
ト長、ゲート幅である。
電位Ｖｇｓは次式で表される。 Ｖｇｓ＝Ｖｔｈ＋√（Ｉｒｅｆ／ｋ） 但し、ｋ＝０．５×μ×Ｃｏｘ×Ｗ／Ｌである。ここ
で、Ｉｒｅｆは電流源１０２の電流、ｋは定数、Ｃｏ
ｘ，Ｗ，Ｌはそれぞれトランジスタの酸化膜容量、ゲー
ト長、ゲート幅である。
【０００６】以上の説明から明らかなように、ポリシリ
コンＴＦＴで構成されたソースフォロワ回路において
も、トランジスタのＶｔｈばらつきが大きいため、出力
電位のばらつきが大きく、各コラム線容量を充電する出
力バッファとして用いた場合に各回路間で出力電位が大
きくばらつくことになる。したがって、ポリシリコンに
よる液晶パネルとその駆動部との一体的形成を考えた場
合に、現状の構成のソースフォロワ回路をそのまま出力
バッファとして用いることは困難である。
コンＴＦＴで構成されたソースフォロワ回路において
も、トランジスタのＶｔｈばらつきが大きいため、出力
電位のばらつきが大きく、各コラム線容量を充電する出
力バッファとして用いた場合に各回路間で出力電位が大
きくばらつくことになる。したがって、ポリシリコンに
よる液晶パネルとその駆動部との一体的形成を考えた場
合に、現状の構成のソースフォロワ回路をそのまま出力
バッファとして用いることは困難である。
【０００７】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、オフセットキャンセ
ルを高精度に行い得るソースフォロワ回路およびこれを
用いた液晶表示装置の出力回路を提供することにある。
であり、その目的とするところは、オフセットキャンセ
ルを高精度に行い得るソースフォロワ回路およびこれを
用いた液晶表示装置の出力回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明によるソースフォ
ロワ回路は、ソースフォロワトランジスタのゲートに一
端が接続されたキャパシタと、ソースフォロワトランジ
スタのゲートとプリチャージ電源の間に接続された第１
のアナログスイッチと、キャパシタの他端とソースフォ
ロワトランジスタのソースの間に接続され、第１のアナ
ログスイッチと連動する第２のアナログスイッチと、キ
ャパシタの他端と信号源の間に接続され、第１，第２の
アナログスイッチの開閉動作に対して反転動作を行う第
３のアナログスイッチとを備えた構成となっている。
ロワ回路は、ソースフォロワトランジスタのゲートに一
端が接続されたキャパシタと、ソースフォロワトランジ
スタのゲートとプリチャージ電源の間に接続された第１
のアナログスイッチと、キャパシタの他端とソースフォ
ロワトランジスタのソースの間に接続され、第１のアナ
ログスイッチと連動する第２のアナログスイッチと、キ
ャパシタの他端と信号源の間に接続され、第１，第２の
アナログスイッチの開閉動作に対して反転動作を行う第
３のアナログスイッチとを備えた構成となっている。
【０００９】上記構成のソースフォロワ回路において、
プリチャージ期間では、第１，第２のアナログスイッチ
がオン（閉）、第３のアナログスイッチがオフ（開）と
なることで、ソースフォロワトランジスタのゲートに対
して、プリチャージ電源から第１のアナログスイッチを
介して特定のプリチャージ電圧が印加される。このと
き、ソースフォロワトランジスタのゲートとソースの間
に接続されたキャパシタには、オフセット分Ｖｏｓ（＝
Ｖｇｓ）に対応した電荷が蓄積される。その後、出力期
間では、第１，第２のアナログスイッチがオフ、第３の
アナログスイッチがオンとなることで、キャパシタの他
端側が信号源側に再接続され、ソースフォロワトランジ
スタのゲートがプリチャージ電源から切り離される。こ
のとき、ソースフォロワトランジスタのゲート電位は、
Ｖｉｎ＋Ｖｏｓとなる。その結果、Ｖｇｓに相当するオ
フセットＶｏｓ′が発生したとしても、Ｖｏｓ′＝Ｖｇ
ｓであることからオフセットキャンセルが行われる。
プリチャージ期間では、第１，第２のアナログスイッチ
がオン（閉）、第３のアナログスイッチがオフ（開）と
なることで、ソースフォロワトランジスタのゲートに対
して、プリチャージ電源から第１のアナログスイッチを
介して特定のプリチャージ電圧が印加される。このと
き、ソースフォロワトランジスタのゲートとソースの間
に接続されたキャパシタには、オフセット分Ｖｏｓ（＝
Ｖｇｓ）に対応した電荷が蓄積される。その後、出力期
間では、第１，第２のアナログスイッチがオフ、第３の
アナログスイッチがオンとなることで、キャパシタの他
端側が信号源側に再接続され、ソースフォロワトランジ
スタのゲートがプリチャージ電源から切り離される。こ
のとき、ソースフォロワトランジスタのゲート電位は、
Ｖｉｎ＋Ｖｏｓとなる。その結果、Ｖｇｓに相当するオ
フセットＶｏｓ′が発生したとしても、Ｖｏｓ′＝Ｖｇ
ｓであることからオフセットキャンセルが行われる。
【００１０】また、本発明による液晶表示装置の出力回
路は、各コラム線を駆動する出力バッファとして上記構
成のソースフォロワ回路を用いる。このソースフォロワ
回路の場合、ポリシリコンＴＦＴのような閾値電圧Ｖｔ
ｈが大きく、かつばらつきの大きなトランジスタで回路
を作成しても、オフセットキャンセルを高精度に行える
ことから、複数個並列に並べた場合であっても、各回路
間の出力電位のばらつきを十分低減できる。
路は、各コラム線を駆動する出力バッファとして上記構
成のソースフォロワ回路を用いる。このソースフォロワ
回路の場合、ポリシリコンＴＦＴのような閾値電圧Ｖｔ
ｈが大きく、かつばらつきの大きなトランジスタで回路
を作成しても、オフセットキャンセルを高精度に行える
ことから、複数個並列に並べた場合であっても、各回路
間の出力電位のばらつきを十分低減できる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しつつ詳細に説明する。
て図面を参照しつつ詳細に説明する。
【００１２】図１は、本発明の第１実施形態を示す回路
図である。この第１実施形態では、ドレインが電源ＶＣ
Ｃに接続されたＮＭＯＳのソースフォロワトランジスタ
１１と、このソースフォロワトランジスタ１１のソース
と接地間に接続された電流源１２とを有するソースフォ
ロワ回路において、ソースフォロワトランジスタ１１の
ゲートにキャパシタ１３の一端が接続されるとともに、
ソースフォロワトランジスタ１１のゲートとプリチャー
ジ電源１４の間に第１のアナログスイッチ１５が、キャ
パシタ１３の他端とソースフォロワトランジスタ１１の
ソースの間に第２のアナログスイッチ１６が、キャパシ
タ１３の他端と信号源（Ｖｉｎ）の間に第３のアナログ
スイッチ１７がそれぞれ接続された構成となっている。
図である。この第１実施形態では、ドレインが電源ＶＣ
Ｃに接続されたＮＭＯＳのソースフォロワトランジスタ
１１と、このソースフォロワトランジスタ１１のソース
と接地間に接続された電流源１２とを有するソースフォ
ロワ回路において、ソースフォロワトランジスタ１１の
ゲートにキャパシタ１３の一端が接続されるとともに、
ソースフォロワトランジスタ１１のゲートとプリチャー
ジ電源１４の間に第１のアナログスイッチ１５が、キャ
パシタ１３の他端とソースフォロワトランジスタ１１の
ソースの間に第２のアナログスイッチ１６が、キャパシ
タ１３の他端と信号源（Ｖｉｎ）の間に第３のアナログ
スイッチ１７がそれぞれ接続された構成となっている。
【００１３】ここで、第１のアナログスイッチ１５と第
２のアナログスイッチ１６は連動する。すなわち、同じ
期間にオン（閉）／オフ（開）状態となる。また、第３
のアナログスイッチ１７は、第１，第２のアナログスイ
ッチ１５，１６の開閉動作に対して反転動作を行う。す
なわち、第１，第２のアナログスイッチ１５，１６がオ
ン状態のときオフ状態となり、第１，第２のアナログス
イッチ１５，１６がオフ状態のときオン状態となる。
２のアナログスイッチ１６は連動する。すなわち、同じ
期間にオン（閉）／オフ（開）状態となる。また、第３
のアナログスイッチ１７は、第１，第２のアナログスイ
ッチ１５，１６の開閉動作に対して反転動作を行う。す
なわち、第１，第２のアナログスイッチ１５，１６がオ
ン状態のときオフ状態となり、第１，第２のアナログス
イッチ１５，１６がオフ状態のときオン状態となる。
【００１４】続いて、上記構成の第１実施形態に係るソ
ースフォロワ回路の回路動作について、図２のタイミン
グチャートを用いて説明する。
ースフォロワ回路の回路動作について、図２のタイミン
グチャートを用いて説明する。
【００１５】先ず、準備期間（プリチャージ期間）Ｔ１
において、第１，第２のアナログスイッチ１５，１６を
オン状態、第３のアナログスイッチ１７をオフ状態にす
る。これにより、ソースフォロワトランジスタ１１のゲ
ートに対して、プリチャージ電源１４から第１のアナロ
グスイッチ１５を介して特定のプリチャージ電圧Ｖｐｒ
ｅが印加される。このとき、ソースフォロワトランジス
タ１１のゲートとソースの間に接続されたキャパシタ１
３には、オフセット分Ｖｏｓ（＝Ｖｇｓ）に対応した電
荷が蓄積される。
において、第１，第２のアナログスイッチ１５，１６を
オン状態、第３のアナログスイッチ１７をオフ状態にす
る。これにより、ソースフォロワトランジスタ１１のゲ
ートに対して、プリチャージ電源１４から第１のアナロ
グスイッチ１５を介して特定のプリチャージ電圧Ｖｐｒ
ｅが印加される。このとき、ソースフォロワトランジス
タ１１のゲートとソースの間に接続されたキャパシタ１
３には、オフセット分Ｖｏｓ（＝Ｖｇｓ）に対応した電
荷が蓄積される。
【００１６】その後、出力期間Ｔ２では、第１，第２の
アナログスイッチ１５，１６をオフ状態、第３のアナロ
グスイッチ１７をオン状態にする。これにより、キャパ
シタ１３の他端側（ソースフォロワトランジスタ１１の
ソース側）が入力信号Ｖｉｎ側（信号源側）に再接続さ
れ、ソースフォロワトランジスタ１１のゲートがプリチ
ャージ電源１４から切り離される。このとき、ソースフ
ォロワトランジスタ１１のゲート電位は、Ｖｉｎ＋Ｖｏ
ｓとなる。
アナログスイッチ１５，１６をオフ状態、第３のアナロ
グスイッチ１７をオン状態にする。これにより、キャパ
シタ１３の他端側（ソースフォロワトランジスタ１１の
ソース側）が入力信号Ｖｉｎ側（信号源側）に再接続さ
れ、ソースフォロワトランジスタ１１のゲートがプリチ
ャージ電源１４から切り離される。このとき、ソースフ
ォロワトランジスタ１１のゲート電位は、Ｖｉｎ＋Ｖｏ
ｓとなる。
【００１７】その結果、ソースフォロワトランジスタ１
１のゲート‐ソース電圧Ｖｇｓに相当するオフセットＶ
ｏｓ′が発生したとしても、Ｖｏｓ′＝Ｖｏｓであるこ
とからオフセットキャンセルが行われ（即ち、Ｖｏｓ−
Ｖｏｓ′）、出力期間Ｔ２における出力電位Ｖｏｕｔ
は、入力電位Ｖｉｎとほぼ同じ電位となる。また、この
ことは、トランジスタ特性のばらつきに対する出力電位
変動を低減できることと等価となる。
１のゲート‐ソース電圧Ｖｇｓに相当するオフセットＶ
ｏｓ′が発生したとしても、Ｖｏｓ′＝Ｖｏｓであるこ
とからオフセットキャンセルが行われ（即ち、Ｖｏｓ−
Ｖｏｓ′）、出力期間Ｔ２における出力電位Ｖｏｕｔ
は、入力電位Ｖｉｎとほぼ同じ電位となる。また、この
ことは、トランジスタ特性のばらつきに対する出力電位
変動を低減できることと等価となる。
【００１８】しかも、キャパシタ１３に対するプリチャ
ージを、信号源ではなく独立のプリチャージ電源１４で
行えるので、信号源の出力インピーダンスを極めて小さ
くする必要がない。これに伴うメリットは、本ソースフ
ォロワ回路を液晶表示装置の水平ドライバ内の基準電圧
選択型ＤＡコンバータの出力回路として用いる場合に極
めて大きい。すなわち、基準電圧線の線幅を小さくでき
るので、回路全体の小面積化が可能となる。
ージを、信号源ではなく独立のプリチャージ電源１４で
行えるので、信号源の出力インピーダンスを極めて小さ
くする必要がない。これに伴うメリットは、本ソースフ
ォロワ回路を液晶表示装置の水平ドライバ内の基準電圧
選択型ＤＡコンバータの出力回路として用いる場合に極
めて大きい。すなわち、基準電圧線の線幅を小さくでき
るので、回路全体の小面積化が可能となる。
【００１９】上述した回路動作に伴う効果は、ソースフ
ォロワ回路をポリシリコンＴＦＴで構成したときに特に
有効となる。その理由は、以下の通りである。すなわ
ち、ポリシリコンＴＦＴは基板電位を持たないため、基
板バイアス効果がない。そのため、入力電圧（ソースフ
ォロワトランジスタ１１の入力電位）が変化し、出力電
圧（ソースフォロワトランジスタ１１のソース電位）が
変化した場合でも、閾値電圧Ｖｔｈの変化が起こらず、
オフセットキャンセル動作が精度良く行われる。また、
基板電位がないため、第１のアナログスイッチ１５の一
端側（ソースフォロワトランジスタ１１のベース側）の
寄生容量が小さくなり、トランジスタ１１のベース電位
が変化した場合でも、キャパシタ１３に蓄積されたオフ
セット電荷が逃げにくい。
ォロワ回路をポリシリコンＴＦＴで構成したときに特に
有効となる。その理由は、以下の通りである。すなわ
ち、ポリシリコンＴＦＴは基板電位を持たないため、基
板バイアス効果がない。そのため、入力電圧（ソースフ
ォロワトランジスタ１１の入力電位）が変化し、出力電
圧（ソースフォロワトランジスタ１１のソース電位）が
変化した場合でも、閾値電圧Ｖｔｈの変化が起こらず、
オフセットキャンセル動作が精度良く行われる。また、
基板電位がないため、第１のアナログスイッチ１５の一
端側（ソースフォロワトランジスタ１１のベース側）の
寄生容量が小さくなり、トランジスタ１１のベース電位
が変化した場合でも、キャパシタ１３に蓄積されたオフ
セット電荷が逃げにくい。
【００２０】このポリシリコンＴＦＴで構成したソース
フォロワ回路は、例えば、液晶表示装置における各コラ
ム線容量を充電するための出力バッファとして用いられ
る。特に、液晶パネルとその駆動部をポリシリコンで一
体的に形成する場合における出力バッファとして用いる
と、非常に有用なものとなる。
フォロワ回路は、例えば、液晶表示装置における各コラ
ム線容量を充電するための出力バッファとして用いられ
る。特に、液晶パネルとその駆動部をポリシリコンで一
体的に形成する場合における出力バッファとして用いる
と、非常に有用なものとなる。
【００２１】図３は、本発明が適用される液晶表示装置
の一例を示す概略構成図である。図３において、液晶セ
ル（画素）２１がマトリクス状に２次元配置されること
によって液晶パネル２２が構成され、この液晶パネル２
２の周辺には行選択を行うための垂直（ロウ）ドライバ
２３および列選択を行うための水平（コラム）ドライバ
２４が設けられている。そして、液晶パネル２２とその
周辺回路、即ち垂直ドライバ２３および水平ドライバ２
４などがポリシリコンによって一体的に形成される。
の一例を示す概略構成図である。図３において、液晶セ
ル（画素）２１がマトリクス状に２次元配置されること
によって液晶パネル２２が構成され、この液晶パネル２
２の周辺には行選択を行うための垂直（ロウ）ドライバ
２３および列選択を行うための水平（コラム）ドライバ
２４が設けられている。そして、液晶パネル２２とその
周辺回路、即ち垂直ドライバ２３および水平ドライバ２
４などがポリシリコンによって一体的に形成される。
【００２２】図４に、水平ドライバ２４の構成の一例を
示す。この水平ドライバ２４は、コラム線の本数ｎに相
当する段数のシフトレジスタ２５と、このシフトレジス
タ２５から順次出力されるサンプリングパルスに同期し
てデータバスライン上のデータをサンプリングするサン
プリング回路２６と、そのサンプリングデータを１水平
期間の間保持するラッチ回路２７と、そのラッチデータ
をアナログ信号に変換するＤＡコンバータ２８と、各コ
ラム線を駆動するｎ個の出力バッファ２９-1〜２９-nか
らなる出力回路３０とから構成されている。この水平ド
ライバ２４において、出力バッファ２９-1〜２９-nとし
て、本発明に係るソースフォロワ回路が用いられる。
示す。この水平ドライバ２４は、コラム線の本数ｎに相
当する段数のシフトレジスタ２５と、このシフトレジス
タ２５から順次出力されるサンプリングパルスに同期し
てデータバスライン上のデータをサンプリングするサン
プリング回路２６と、そのサンプリングデータを１水平
期間の間保持するラッチ回路２７と、そのラッチデータ
をアナログ信号に変換するＤＡコンバータ２８と、各コ
ラム線を駆動するｎ個の出力バッファ２９-1〜２９-nか
らなる出力回路３０とから構成されている。この水平ド
ライバ２４において、出力バッファ２９-1〜２９-nとし
て、本発明に係るソースフォロワ回路が用いられる。
【００２３】図５は、第１実施形態に係るソースフォロ
ワ回路を出力バッファに適用した応用例を示す回路図で
ある。なお、図１と同等部分には同一符号を付して示し
てある。この応用例では、出力回路３０の前段に設けら
れたＤＡコンバータ２８が、上位３ビットｂ０〜ｂ２に
対して基準電圧選択型ＤＡコンバータ３１を、下位３ビ
ットｂ３〜ｂ５に対してスイッチドキャパシタアレイ型
ＤＡコンバータ３２をそれぞれ用いた構成の場合におい
て、スイッチドキャパシタアレイ型ＤＡコンバータ３２
のキャパシタを、第１実施形態に係るソースフォロワ回
路のオフセット蓄積用のキャパシタ１３に兼用した構成
を採っている。
ワ回路を出力バッファに適用した応用例を示す回路図で
ある。なお、図１と同等部分には同一符号を付して示し
てある。この応用例では、出力回路３０の前段に設けら
れたＤＡコンバータ２８が、上位３ビットｂ０〜ｂ２に
対して基準電圧選択型ＤＡコンバータ３１を、下位３ビ
ットｂ３〜ｂ５に対してスイッチドキャパシタアレイ型
ＤＡコンバータ３２をそれぞれ用いた構成の場合におい
て、スイッチドキャパシタアレイ型ＤＡコンバータ３２
のキャパシタを、第１実施形態に係るソースフォロワ回
路のオフセット蓄積用のキャパシタ１３に兼用した構成
を採っている。
【００２４】すなわち、下位３ビットｂ３〜ｂ５に対応
して設けられ、かつ一端がソースフォロワトランジスタ
１１のゲートに共通に接続された４個のキャパシタ３
３，３４，３５，３６の合成容量がオフセット蓄積用の
キャパシタ１３に対応する。ここで、４個のキャパシタ
３３，３４，３５，３６の容量比は、４Ｃｏ：２Ｃｏ：
Ｃｏ：Ｃｏとなるように設定される。また、キャパシタ
３３〜３６の各他端とソースフォロワトランジスタ１１
のソースの間に接続された４個のアナログスイッチ４１
〜４４が第２のアナログスイッチ１６に、キャパシタ３
３〜３６の各他端と信号源の間に接続された４個のアナ
ログスイッチ３７〜４０が第３のアナログスイッチ１７
にそれぞれ対応する。アナログスイッチ１５，４１〜４
４などは、プリチャージパルス制御回路４５によって開
閉制御される。
して設けられ、かつ一端がソースフォロワトランジスタ
１１のゲートに共通に接続された４個のキャパシタ３
３，３４，３５，３６の合成容量がオフセット蓄積用の
キャパシタ１３に対応する。ここで、４個のキャパシタ
３３，３４，３５，３６の容量比は、４Ｃｏ：２Ｃｏ：
Ｃｏ：Ｃｏとなるように設定される。また、キャパシタ
３３〜３６の各他端とソースフォロワトランジスタ１１
のソースの間に接続された４個のアナログスイッチ４１
〜４４が第２のアナログスイッチ１６に、キャパシタ３
３〜３６の各他端と信号源の間に接続された４個のアナ
ログスイッチ３７〜４０が第３のアナログスイッチ１７
にそれぞれ対応する。アナログスイッチ１５，４１〜４
４などは、プリチャージパルス制御回路４５によって開
閉制御される。
【００２５】上述したように、下位３ビットｂ３〜ｂ５
側をスイッチドキャパシタアレイ型とした構成のＤＡコ
ンバータ２８を具備する液晶表示装置の水平ドライバ２
４において、出力バッファ２９-1〜２９-nとして第１実
施形態に係るソースフォロワ回路を用いることにより、
オフセット蓄積用のキャパシタ１３とスイッチドキャパ
シタアレイ型ＤＡコンバータ３２のキャパシタを兼用で
きるので、図１１に示すような単純なソースフォロワ回
路に対して新たに追加する回路素子が少なくて済み、効
率が良い。
側をスイッチドキャパシタアレイ型とした構成のＤＡコ
ンバータ２８を具備する液晶表示装置の水平ドライバ２
４において、出力バッファ２９-1〜２９-nとして第１実
施形態に係るソースフォロワ回路を用いることにより、
オフセット蓄積用のキャパシタ１３とスイッチドキャパ
シタアレイ型ＤＡコンバータ３２のキャパシタを兼用で
きるので、図１１に示すような単純なソースフォロワ回
路に対して新たに追加する回路素子が少なくて済み、効
率が良い。
【００２６】図６は、本発明の第２実施形態を示す回路
図である。この第２実施形態では、第１実施形態と同様
に、ＮＭＯＳのソースフォロワトランジスタ５１のゲー
トにキャパシタ５３の一端が接続されるとともに、ソー
スフォロワトランジスタ５１のゲートとプリチャージ電
源５４の間に第１のアナログスイッチ５５が、キャパシ
タ５３の他端とソースフォロワトランジスタ５１のソー
スの間に第２のアナログスイッチ５６が、キャパシタ５
３の他端と信号源（Ｖｉｎ）の間に第３のアナログスイ
ッチ５７がそれぞれ接続された構成に加え、ソースフォ
ロワトランジスタ５１のドレイン側にＮＭＯＳのトラン
ジスタ５８がカスコード接続され、さらにソースフォロ
ワトランジスタ５１のゲートにゲートが、カスコード接
続トランジスタ５８のゲートにソースがそれぞれ接続さ
れたＰＭＯＳのソースフォロワトランジスタ５９が設け
られ、カスコード接続トランジスタ５８およびソースフ
ォロワトランジスタ５９のゲート・ソース共通接続点と
電源ＶＣＣ間に電流源６０が接続された構成となってい
る。
図である。この第２実施形態では、第１実施形態と同様
に、ＮＭＯＳのソースフォロワトランジスタ５１のゲー
トにキャパシタ５３の一端が接続されるとともに、ソー
スフォロワトランジスタ５１のゲートとプリチャージ電
源５４の間に第１のアナログスイッチ５５が、キャパシ
タ５３の他端とソースフォロワトランジスタ５１のソー
スの間に第２のアナログスイッチ５６が、キャパシタ５
３の他端と信号源（Ｖｉｎ）の間に第３のアナログスイ
ッチ５７がそれぞれ接続された構成に加え、ソースフォ
ロワトランジスタ５１のドレイン側にＮＭＯＳのトラン
ジスタ５８がカスコード接続され、さらにソースフォロ
ワトランジスタ５１のゲートにゲートが、カスコード接
続トランジスタ５８のゲートにソースがそれぞれ接続さ
れたＰＭＯＳのソースフォロワトランジスタ５９が設け
られ、カスコード接続トランジスタ５８およびソースフ
ォロワトランジスタ５９のゲート・ソース共通接続点と
電源ＶＣＣ間に電流源６０が接続された構成となってい
る。
【００２７】上記構成の第２実施形態に係るソースフォ
ロワ回路においても、第１実施形態に係るソースフォロ
ワ回路の回路動作の場合と同様に、第１，第２のアナロ
グスイッチ５５，５６は準備期間（プリチャージ期間）
にオン（閉）状態、出力期間にオフ（開）状態となり、
第３のアナログスイッチ５７は準備期間にオフ状態、出
力期間にオン状態となる。
ロワ回路においても、第１実施形態に係るソースフォロ
ワ回路の回路動作の場合と同様に、第１，第２のアナロ
グスイッチ５５，５６は準備期間（プリチャージ期間）
にオン（閉）状態、出力期間にオフ（開）状態となり、
第３のアナログスイッチ５７は準備期間にオフ状態、出
力期間にオン状態となる。
【００２８】ところで、ソースフォロワトランジスタ５
１のドレイン側にカスコード接続されたＮＭＯＳのトラ
ンジスタ５８を持たない第１実施形態の構成の場合に
は、準備期間と出力期間におけるソースフォロワトラン
ジスタ５１の動作点（特に、ゲート‐ドレイン電圧Ｖｇ
ｄ）が異なってしまうため、ＭＯＳトランジスタのＶｄ
ｓ（ドレイン‐ソース電圧）−Ｉｄｓ（ドレイン‐ソー
ス電流）の特性に起因して、準備期間（プリチャージ期
間）のゲート‐ソース電圧Ｖｇｓ１と出力期間のゲート
‐ソース電圧Ｖｇｓ２が完全に一致しないことがあり、
Ｖｏｓ−Ｖｏｓ′分のオフセットが残ることがある。
１のドレイン側にカスコード接続されたＮＭＯＳのトラ
ンジスタ５８を持たない第１実施形態の構成の場合に
は、準備期間と出力期間におけるソースフォロワトラン
ジスタ５１の動作点（特に、ゲート‐ドレイン電圧Ｖｇ
ｄ）が異なってしまうため、ＭＯＳトランジスタのＶｄ
ｓ（ドレイン‐ソース電圧）−Ｉｄｓ（ドレイン‐ソー
ス電流）の特性に起因して、準備期間（プリチャージ期
間）のゲート‐ソース電圧Ｖｇｓ１と出力期間のゲート
‐ソース電圧Ｖｇｓ２が完全に一致しないことがあり、
Ｖｏｓ−Ｖｏｓ′分のオフセットが残ることがある。
【００２９】ところが、この第２実施形態においては、
ソースフォロワトランジスタ５１のドレイン側にＮＭＯ
Ｓのトランジスタ５８をカスコード接続するとともに、
ソースフォロワトランジスタ５１のゲートとカスコード
接続トランジスタ５８のゲートの間にＰＭＯＳのソース
フォロワトランジスタ５９を接続したことで、ソースフ
ォロワトランジスタ５１のゲート‐ドレイン電圧Ｖｇｄ
を、プリチャージ期間においても、任意の信号を出力す
る出力期間においても、ほぼ一定に保つことができる。
ソースフォロワトランジスタ５１のドレイン側にＮＭＯ
Ｓのトランジスタ５８をカスコード接続するとともに、
ソースフォロワトランジスタ５１のゲートとカスコード
接続トランジスタ５８のゲートの間にＰＭＯＳのソース
フォロワトランジスタ５９を接続したことで、ソースフ
ォロワトランジスタ５１のゲート‐ドレイン電圧Ｖｇｄ
を、プリチャージ期間においても、任意の信号を出力す
る出力期間においても、ほぼ一定に保つことができる。
【００３０】これは、ソースフォロワトランジスタ５１
のドレイン電圧をＶｄ、ゲート電圧をＶｇ、カスコード
接続トランジスタ５８のゲート‐ソース電圧をＶｇｓ5
8、ソースフォロワトランジスタ５９のゲート‐ソース
電圧をＶｇｓ59とすると、 Ｖｄ＝Ｖｇ＋Ｖｇｓ59−Ｖｇｓ58 と表され、ソースフォロワトランジスタ５１のドレイン
電圧Ｖｄがそのゲート電圧Ｖｇに応じて変化するからで
ある。
のドレイン電圧をＶｄ、ゲート電圧をＶｇ、カスコード
接続トランジスタ５８のゲート‐ソース電圧をＶｇｓ5
8、ソースフォロワトランジスタ５９のゲート‐ソース
電圧をＶｇｓ59とすると、 Ｖｄ＝Ｖｇ＋Ｖｇｓ59−Ｖｇｓ58 と表され、ソースフォロワトランジスタ５１のドレイン
電圧Ｖｄがそのゲート電圧Ｖｇに応じて変化するからで
ある。
【００３１】第１実施形態の回路構成に比べると、ソー
スフォロワトランジスタ５１のドレイン電圧変動は、お
よそカスコード接続トランジスタ５８のソース接地電圧
ゲイン分の１にできる。したがって、ソースフォロワト
ランジスタ５１の動作点変動による入出力オフセット変
動は減少する。その結果、トランジスタ特性のばらつき
に対する出力電位のばらつきをより低減できることにな
る。
スフォロワトランジスタ５１のドレイン電圧変動は、お
よそカスコード接続トランジスタ５８のソース接地電圧
ゲイン分の１にできる。したがって、ソースフォロワト
ランジスタ５１の動作点変動による入出力オフセット変
動は減少する。その結果、トランジスタ特性のばらつき
に対する出力電位のばらつきをより低減できることにな
る。
【００３２】なお、第２実施形態に係るソースフォロワ
回路の回路動作については、図２のタイミングチャート
に基づく第１実施形態に係るソースフォロワ回路の回路
動作の場合と同じである。また、上述した回路構成に伴
う効果は、ソースフォロワ回路をポリシリコンＴＦＴで
構成したときに特に有効となる。その理由は、第１実施
形態の説明で述べた理由と同じである。
回路の回路動作については、図２のタイミングチャート
に基づく第１実施形態に係るソースフォロワ回路の回路
動作の場合と同じである。また、上述した回路構成に伴
う効果は、ソースフォロワ回路をポリシリコンＴＦＴで
構成したときに特に有効となる。その理由は、第１実施
形態の説明で述べた理由と同じである。
【００３３】図７は、第２実施形態の変形例を示す回路
図であり、図中、図６と同等部分には同一符号を付して
示してある。この変形例においては、ソースフォロワト
ランジスタ５１のドレイン側にカスコード接続したトラ
ンジスタ５８として、デプレッション型のトランジスタ
５８′を用いた構成を採っている。
図であり、図中、図６と同等部分には同一符号を付して
示してある。この変形例においては、ソースフォロワト
ランジスタ５１のドレイン側にカスコード接続したトラ
ンジスタ５８として、デプレッション型のトランジスタ
５８′を用いた構成を採っている。
【００３４】デプレッション型のトランジスタは負の閾
値電圧Ｖｔｈを持つことから、ソースフォロワトランジ
スタ５１のゲートとドレイン間に接続するソースフォロ
ワが１段だけの構成であっても、ソースフォロワトラン
ジスタ５１のドレイン電圧Ｖｄをそのゲート電圧Ｖｇに
追従させることができる。この回路構成によれば、第２
実施形態の回路構成におけるソースフォロワトランジス
タ５９を省略できるため、その分だけ回路面積を小さく
できる利点がある。
値電圧Ｖｔｈを持つことから、ソースフォロワトランジ
スタ５１のゲートとドレイン間に接続するソースフォロ
ワが１段だけの構成であっても、ソースフォロワトラン
ジスタ５１のドレイン電圧Ｖｄをそのゲート電圧Ｖｇに
追従させることができる。この回路構成によれば、第２
実施形態の回路構成におけるソースフォロワトランジス
タ５９を省略できるため、その分だけ回路面積を小さく
できる利点がある。
【００３５】図８は、第２実施形態に係るソースフォロ
ワ回路を液晶表示装置の水平ドライバにおける出力バッ
ファに適用した応用例を示す回路図である。なお、図６
と同等部分には同一符号を付して示してある。この応用
例では、第１実施形態に係る応用例の場合と同様に、前
段のＤＡコンバータ２８が、上位３ビットｂ０〜ｂ２に
対して基準電圧選択型ＤＡコンバータ３１を、下位３ビ
ットｂ３〜ｂ５に対してスイッチドキャパシタアレイ型
ＤＡコンバータ３２をそれぞれ用いた構成の場合におい
て、スイッチドキャパシタアレイ型ＤＡコンバータ３２
のキャパシタを、第２実施形態に係るソースフォロワ回
路のオフセット蓄積用のキャパシタ５３に兼用した構成
を採っている。この構成に伴う効果は、第１実施形態に
係る応用例の場合と同じである。
ワ回路を液晶表示装置の水平ドライバにおける出力バッ
ファに適用した応用例を示す回路図である。なお、図６
と同等部分には同一符号を付して示してある。この応用
例では、第１実施形態に係る応用例の場合と同様に、前
段のＤＡコンバータ２８が、上位３ビットｂ０〜ｂ２に
対して基準電圧選択型ＤＡコンバータ３１を、下位３ビ
ットｂ３〜ｂ５に対してスイッチドキャパシタアレイ型
ＤＡコンバータ３２をそれぞれ用いた構成の場合におい
て、スイッチドキャパシタアレイ型ＤＡコンバータ３２
のキャパシタを、第２実施形態に係るソースフォロワ回
路のオフセット蓄積用のキャパシタ５３に兼用した構成
を採っている。この構成に伴う効果は、第１実施形態に
係る応用例の場合と同じである。
【００３６】図９は、本発明の第３実施形態を示す回路
図である。この第３実施形態では、第１実施形態と同様
に、ＮＭＯＳのソースフォロワトランジスタ６１のゲー
トにキャパシタ６３の一端が接続されるとともに、ソー
スフォロワトランジスタ６１のゲートとプリチャージ電
源６４の間に第１のアナログスイッチ６５が、キャパシ
タ６３の他端とソースフォロワトランジスタ６１のソー
スの間に第２のアナログスイッチ６６が、キャパシタ６
３の他端と信号源（Ｖｉｎ）の間に第３のアナログスイ
ッチ６７がそれぞれ接続された構成に加え、ソースフォ
ロワトランジスタ６１のドレイン側にＮＭＯＳのトラン
ジスタ６８がカスコード接続されるとともに、ソースフ
ォロワトランジスタ６１のゲートとカスコード接続トラ
ンジスタ６８のゲートの間にキャパシタ６９が接続さ
れ、さらにカスコード接続トランジスタ６８のゲートと
ある特定の電圧値Ｖｃの電源７０の間に第４のアナログ
スイッチ７１が接続された構成となっている。
図である。この第３実施形態では、第１実施形態と同様
に、ＮＭＯＳのソースフォロワトランジスタ６１のゲー
トにキャパシタ６３の一端が接続されるとともに、ソー
スフォロワトランジスタ６１のゲートとプリチャージ電
源６４の間に第１のアナログスイッチ６５が、キャパシ
タ６３の他端とソースフォロワトランジスタ６１のソー
スの間に第２のアナログスイッチ６６が、キャパシタ６
３の他端と信号源（Ｖｉｎ）の間に第３のアナログスイ
ッチ６７がそれぞれ接続された構成に加え、ソースフォ
ロワトランジスタ６１のドレイン側にＮＭＯＳのトラン
ジスタ６８がカスコード接続されるとともに、ソースフ
ォロワトランジスタ６１のゲートとカスコード接続トラ
ンジスタ６８のゲートの間にキャパシタ６９が接続さ
れ、さらにカスコード接続トランジスタ６８のゲートと
ある特定の電圧値Ｖｃの電源７０の間に第４のアナログ
スイッチ７１が接続された構成となっている。
【００３７】上記構成の第３実施形態に係るソースフォ
ロワ回路においても、第１実施形態に係るソースフォロ
ワ回路の回路動作の場合と同様に、第１，第２のアナロ
グスイッチ６５，６６は準備期間（プリチャージ期間）
にオン（閉）状態、出力期間にオフ（開）状態となり、
第３のアナログスイッチ６７は準備期間にオフ状態、出
力期間にオン状態となる。また、第４のアナログスイッ
チ７１は、第１，第２のアナログスイッチ６５，６６に
連動し、準備期間にオン状態、出力期間にオフ状態とな
る。
ロワ回路においても、第１実施形態に係るソースフォロ
ワ回路の回路動作の場合と同様に、第１，第２のアナロ
グスイッチ６５，６６は準備期間（プリチャージ期間）
にオン（閉）状態、出力期間にオフ（開）状態となり、
第３のアナログスイッチ６７は準備期間にオフ状態、出
力期間にオン状態となる。また、第４のアナログスイッ
チ７１は、第１，第２のアナログスイッチ６５，６６に
連動し、準備期間にオン状態、出力期間にオフ状態とな
る。
【００３８】電源７０の電圧値Ｖｃは、ソースフォロワ
トランジスタ６１のプリチャージ電圧Ｖｐｒｅの電圧値
に対してある量だけシフトとした値に設定する。そのシ
フト量は、ソースフォロワトランジスタ６１とカスコー
ド接続トランジスタ６８の飽和条件から求められるもの
である。なお、電源７０の電圧値Ｖｃの代わりに、ソー
スフォロワトランジスタ６１のゲート電位を入力とした
ソースフォロワを用いることも可能である。
トランジスタ６１のプリチャージ電圧Ｖｐｒｅの電圧値
に対してある量だけシフトとした値に設定する。そのシ
フト量は、ソースフォロワトランジスタ６１とカスコー
ド接続トランジスタ６８の飽和条件から求められるもの
である。なお、電源７０の電圧値Ｖｃの代わりに、ソー
スフォロワトランジスタ６１のゲート電位を入力とした
ソースフォロワを用いることも可能である。
【００３９】上記の構成において、第１，第２のアナロ
グスイッチ６５，６６と第３のアナログスイッチ６７と
を反転動作によって開閉制御し、プリチャージ期間にソ
ースフォロワトランジスタ６１の入力（ゲート）と出力
（ソース）にキャパシタ６３を接続して当該トランジス
タ６１のゲート‐ソース電圧Ｖｇｓに相当する電荷を蓄
積し、出力期間においてこのキャパシタ６３のソース側
を入力に再接続して入出力間の電圧差をキャンセルする
ための回路動作は、図２のタイミングチャートに基づく
第１実施形態の回路動作の場合と同じである。
グスイッチ６５，６６と第３のアナログスイッチ６７と
を反転動作によって開閉制御し、プリチャージ期間にソ
ースフォロワトランジスタ６１の入力（ゲート）と出力
（ソース）にキャパシタ６３を接続して当該トランジス
タ６１のゲート‐ソース電圧Ｖｇｓに相当する電荷を蓄
積し、出力期間においてこのキャパシタ６３のソース側
を入力に再接続して入出力間の電圧差をキャンセルする
ための回路動作は、図２のタイミングチャートに基づく
第１実施形態の回路動作の場合と同じである。
【００４０】以上の回路動作に加え、本実施形態におい
ては、プリチャージ期間に第４のアナログスイッチ７１
をオン状態にすることにより、カスコード接続トランジ
スタ６８のゲートを電圧値Ｖｃにプリチャージする。そ
して、出力期間において第４のアナログスイッチ７１を
オフ状態にすることにより、カスコード接続トランジス
タ６８のゲートを電源７０から切り離す。
ては、プリチャージ期間に第４のアナログスイッチ７１
をオン状態にすることにより、カスコード接続トランジ
スタ６８のゲートを電圧値Ｖｃにプリチャージする。そ
して、出力期間において第４のアナログスイッチ７１を
オフ状態にすることにより、カスコード接続トランジス
タ６８のゲートを電源７０から切り離す。
【００４１】この第４のアナログスイッチ７１のオン／
オフ動作に伴う回路動作により、カスコード接続トラン
ジスタ６８のゲート電位を、電源電圧ＶＣＣよりも高く
設定することができるため、第１，第２実施形態の回路
構成の場合に比べて、ソースフォロワトランジスタ６１
のドレイン電圧が高くなる。これにより、ソースフォロ
ワトランジスタ６１として、ポリシリコンＴＦＴなどの
閾値電圧Ｖｔｈが高くかつばらつきが大きいトランジス
タを用いてソースフォロワ回路を構成したとしても、結
果として、当該トランジスタ６１のドレイン電圧範囲が
広がることになるため、出力のダイナミックレンジを拡
大できる。
オフ動作に伴う回路動作により、カスコード接続トラン
ジスタ６８のゲート電位を、電源電圧ＶＣＣよりも高く
設定することができるため、第１，第２実施形態の回路
構成の場合に比べて、ソースフォロワトランジスタ６１
のドレイン電圧が高くなる。これにより、ソースフォロ
ワトランジスタ６１として、ポリシリコンＴＦＴなどの
閾値電圧Ｖｔｈが高くかつばらつきが大きいトランジス
タを用いてソースフォロワ回路を構成したとしても、結
果として、当該トランジスタ６１のドレイン電圧範囲が
広がることになるため、出力のダイナミックレンジを拡
大できる。
【００４２】なお、ソースフォロワトランジスタ６１の
ゲート‐ドレイン電圧Ｖｇｄについては、第２実施形態
に係る回路構成の場合と同様に、プリチャージ期間にお
いても出力期間においてもほぼ一定に保てることから、
精度の良いオフセットキャンセルを行うことができるの
で、トランジスタ特性のばらつきに対する出力電位のば
らつきをより低減できる。また、上述した回路構成に伴
う効果は、ソースフォロワ回路をポリシリコンＴＦＴで
構成したときに特に有効となる。その理由は、第１実施
形態の説明で述べた理由と同じである。
ゲート‐ドレイン電圧Ｖｇｄについては、第２実施形態
に係る回路構成の場合と同様に、プリチャージ期間にお
いても出力期間においてもほぼ一定に保てることから、
精度の良いオフセットキャンセルを行うことができるの
で、トランジスタ特性のばらつきに対する出力電位のば
らつきをより低減できる。また、上述した回路構成に伴
う効果は、ソースフォロワ回路をポリシリコンＴＦＴで
構成したときに特に有効となる。その理由は、第１実施
形態の説明で述べた理由と同じである。
【００４３】図１０は、第３実施形態に係るソースフォ
ロワ回路を液晶表示装置の水平ドライバにおける出力バ
ッファに適用した応用例を示す回路図である。なお、図
９と同等部分には同一符号を付して示してある。この応
用例では、第１，第２実施形態に係る応用例の場合と同
様に、前段のＤＡコンバータ２８が、上位３ビットｂ０
〜ｂ２に対して基準電圧選択型ＤＡコンバータ３１を、
下位３ビットｂ３〜ｂ５に対してスイッチドキャパシタ
アレイ型ＤＡコンバータ３２をそれぞれ用いた構成の場
合において、スイッチドキャパシタアレイ型ＤＡコンバ
ータ３２のキャパシタを、第３実施形態に係るソースフ
ォロワ回路のオフセット蓄積用のキャパシタ６３に兼用
した構成を採っている。この構成に伴う効果は、第１実
施形態に係る応用例の場合と同じである。
ロワ回路を液晶表示装置の水平ドライバにおける出力バ
ッファに適用した応用例を示す回路図である。なお、図
９と同等部分には同一符号を付して示してある。この応
用例では、第１，第２実施形態に係る応用例の場合と同
様に、前段のＤＡコンバータ２８が、上位３ビットｂ０
〜ｂ２に対して基準電圧選択型ＤＡコンバータ３１を、
下位３ビットｂ３〜ｂ５に対してスイッチドキャパシタ
アレイ型ＤＡコンバータ３２をそれぞれ用いた構成の場
合において、スイッチドキャパシタアレイ型ＤＡコンバ
ータ３２のキャパシタを、第３実施形態に係るソースフ
ォロワ回路のオフセット蓄積用のキャパシタ６３に兼用
した構成を採っている。この構成に伴う効果は、第１実
施形態に係る応用例の場合と同じである。
【００４４】なお、上記第１〜第３実施形態において
は、ソースフォロワトランジスタとしてＮＭＯＳトラン
ジスタを用いたＮＭＯＳソースフォロワ回路に適用した
場合について説明したが、その反転形であるＰＭＯＳソ
ースフォロワ回路にも同様に適用可能である。
は、ソースフォロワトランジスタとしてＮＭＯＳトラン
ジスタを用いたＮＭＯＳソースフォロワ回路に適用した
場合について説明したが、その反転形であるＰＭＯＳソ
ースフォロワ回路にも同様に適用可能である。
【００４５】
【発明の効果】以上説明したように、本発明によれば、
ソースフォロワトランジスタのゲートにキャパシタの一
端を接続するとともに、ソースフォロワトランジスタの
ゲートとプリチャージ電源の間に第１のアナログスイッ
チを、キャパシタの他端とソースフォロワトランジスタ
のソースの間に第２のアナログスイッチを、キャパシタ
の他端と信号源の間に第３のアナログスイッチをそれぞ
れ接続し、プリチャージ動作を行わせる構成としたこと
により、オフセットキャンセルを高精度に行うことがで
きる。
ソースフォロワトランジスタのゲートにキャパシタの一
端を接続するとともに、ソースフォロワトランジスタの
ゲートとプリチャージ電源の間に第１のアナログスイッ
チを、キャパシタの他端とソースフォロワトランジスタ
のソースの間に第２のアナログスイッチを、キャパシタ
の他端と信号源の間に第３のアナログスイッチをそれぞ
れ接続し、プリチャージ動作を行わせる構成としたこと
により、オフセットキャンセルを高精度に行うことがで
きる。
【００４６】また、液晶表示装置の出力回路において、
各コラム線を駆動する出力バッファとして本発明による
ソースフォロワ回路を用いることにより、ポリシリコン
ＴＦＴのような閾値電圧Ｖｔｈが大きく、かつばらつき
の大きなトランジスタで回路を作成しても、オフセット
キャンセルを高精度に行えることから、複数個並列に並
べた場合であっても、各回路間の出力電位のばらつきを
十分低減できる。したがって、液晶パネルとその駆動部
をポリシリコンで一体的に形成する際の出力バッファと
して用いて特に有用なものとなる。
各コラム線を駆動する出力バッファとして本発明による
ソースフォロワ回路を用いることにより、ポリシリコン
ＴＦＴのような閾値電圧Ｖｔｈが大きく、かつばらつき
の大きなトランジスタで回路を作成しても、オフセット
キャンセルを高精度に行えることから、複数個並列に並
べた場合であっても、各回路間の出力電位のばらつきを
十分低減できる。したがって、液晶パネルとその駆動部
をポリシリコンで一体的に形成する際の出力バッファと
して用いて特に有用なものとなる。
【図１】本発明の第１実施形態を示す回路図である。
【図２】動作説明のためのタイミングチャートである。
【図３】本発明が適用される液晶表示装置の一例を示す
概略構成図である。
概略構成図である。
【図４】水平ドライバの構成の一例を示すブロック図で
ある。
ある。
【図５】第１実施形態に係るソースフォロワ回路を液晶
表示装置の水平ドライバにおける出力バッファに適用し
た応用例を示す回路図である。
表示装置の水平ドライバにおける出力バッファに適用し
た応用例を示す回路図である。
【図６】本発明の第２実施形態を示す回路図である。
【図７】第２実施形態の変形例を示す回路図である。
【図８】第２実施形態に係るソースフォロワ回路を液晶
表示装置の水平ドライバにおける出力バッファに適用し
た応用例を示す回路図である。
表示装置の水平ドライバにおける出力バッファに適用し
た応用例を示す回路図である。
【図９】本発明の第３実施形態を示す回路図である。
【図１０】第３実施形態に係るソースフォロワ回路を液
晶表示装置の水平ドライバにおける出力バッファに適用
した応用例を示す回路図である。
晶表示装置の水平ドライバにおける出力バッファに適用
した応用例を示す回路図である。
【図１１】従来例を示す回路図である。
１１，５１，６１…ソースフォロワトランジスタ、１
３，５３，６３，６９…キャパシタ、１４，５４，６４
…プリチャージ電源、１５，５５，６５…第１のアナロ
グスイッチ、１６，５６，６６…第３のアナログスイッ
チ、１７，５７，６７…第２のアナログスイッチ、２１
…液晶セル、２２…液晶パネル、２３…垂直ドライバ、
２４…水平ドライバ、２８…ＤＡコンバータ、２９-1〜
２９-n…出力バッファ、３０…出力回路、３１…基準電
圧選択型ＤＡコンバータ、３２…スイッチドキャパシタ
アレイ型ＤＡコンバータ、７１…第４のアナログスイッ
チ
３，５３，６３，６９…キャパシタ、１４，５４，６４
…プリチャージ電源、１５，５５，６５…第１のアナロ
グスイッチ、１６，５６，６６…第３のアナログスイッ
チ、１７，５７，６７…第２のアナログスイッチ、２１
…液晶セル、２２…液晶パネル、２３…垂直ドライバ、
２４…水平ドライバ、２８…ＤＡコンバータ、２９-1〜
２９-n…出力バッファ、３０…出力回路、３１…基準電
圧選択型ＤＡコンバータ、３２…スイッチドキャパシタ
アレイ型ＤＡコンバータ、７１…第４のアナログスイッ
チ
Claims (13)
- 【請求項１】 ソースフォロワトランジスタのゲートに
一端が接続されたキャパシタと、 前記ソースフォロワトランジスタのゲートとプリチャー
ジ電源の間に接続された第１のアナログスイッチと、 前記キャパシタの他端と前記ソースフォロワトランジス
タのソースの間に接続され、前記第１のアナログスイッ
チと連動する第２のアナログスイッチと、 前記キャパシタの他端と信号源の間に接続され、前記第
１，第２のアナログスイッチの開閉動作に対して反転動
作を行う第３のアナログスイッチとを備えたことを特徴
とするソースフォロワ回路。 - 【請求項２】 前記ソースフォロワトランジスタはポリ
シリコン薄膜トランジスタであることを特徴とする請求
項１記載のソースフォロワ回路。 - 【請求項３】 前記第１，第２のアナログスイッチはプ
リチャージ期間にオン状態、出力期間にオフ状態とな
り、前記第３のアナログスイッチはプリチャージ期間に
オフ状態、出力期間にオン状態となることを特徴とする
請求項１記載のソースフォロワ回路。 - 【請求項４】 前記ソースフォロワトランジスタのドレ
イン側にカスコード接続され、ゲート側が前記ソースフ
ォロワトランジスタのゲート側に接続されたカスコード
接続トランジスタを有することを特徴とする請求項１記
載のソースフォロワ回路。 - 【請求項５】 前記カスコード接続トランジスタのゲー
トにソースが、前記ソースフォロワトランジスタのゲー
トにゲートがそれぞれ接続された前記カスコード接続ト
ランジスタと逆導電型のトランジスタを有することを特
徴とする請求項４記載のソースフォロワ回路。 - 【請求項６】 前記カスコード接続トランジスタはデプ
レッション型のトランジスタであることを特徴とする請
求項４記載のソースフォロワ回路。 - 【請求項７】 前記ソースフォロワトランジスタのゲー
トと前記カスコード接続トランジスタのゲートの間に接
続されたキャパシタと、 前記カスコード接続トランジスタのゲートと所定の電源
の間に接続され、前記第１，第２のアナログスイッチと
連動する第４のアナログスイッチとを有することを特徴
とする請求項４記載のソースフォロワ回路。 - 【請求項８】 液晶表示装置の出力回路において、各コ
ラム線を駆動する複数の出力バッファの各々は、 ソースフォロワトランジスタのゲートに一端が接続され
たキャパシタと、前記ソースフォロワトランジスタのゲ
ートとプリチャージ電源の間に接続された第１のアナロ
グスイッチと、前記キャパシタの他端と前記ソースフォ
ロワトランジスタのソースの間に接続され、前記第１の
アナログスイッチと連動する第２のアナログスイッチ
と、前記キャパシタの他端と信号源の間に接続され、前
記第１，第２のアナログスイッチの開閉動作に対して反
転動作を行う第３のアナログスイッチとを備えたソース
フォロワ回路からなることを特徴とする液晶表示装置の
出力回路。 - 【請求項９】 前記液晶表示装置は前記出力回路の前段
に、上位ビット側が基準電圧選択型、下位ビット側がス
イッチドキャパシタアレイ型のＤＡコンバータを有し、 前記ソースフォロワ回路は前記スイッチドキャパシタア
レイ型のキャパシタを前記キャパシタに兼用したことを
特徴とする請求項８記載の液晶表示装置の出力回路。 - 【請求項１０】 前記ソースフォロワ回路は、前記ソー
スフォロワトランジスタのドレイン側にカスコード接続
され、ゲート側が前記ソースフォロワトランジスタのゲ
ート側に接続されたカスコード接続トランジスタを有す
ることを特徴とする請求項８記載の液晶表示装置の出力
回路。 - 【請求項１１】 前記液晶表示装置は前記出力回路の前
段に、上位ビット側が基準電圧選択型、下位ビット側が
スイッチドキャパシタアレイ型のＤＡコンバータを有
し、 前記ソースフォロワ回路は前記スイッチドキャパシタア
レイ型のキャパシタを前記キャパシタに兼用したことを
特徴とする請求項１０記載の液晶表示装置の出力回路。 - 【請求項１２】 前記ソースフォロワ回路は、前記ソー
スフォロワトランジスタのゲートと前記カスコード接続
トランジスタのゲートの間に接続され、前記第１，第２
のアナログスイッチと連動するキャパシタと、 前記カスコード接続トランジスタのゲートと所定の電源
の間に接続された第４のアナログスイッチとを有するこ
とを特徴とする請求項１０記載の液晶表示装置の出力回
路。 - 【請求項１３】 前記液晶表示装置は前記出力回路の前
段に、上位ビット側が基準電圧選択型、下位ビット側が
スイッチドキャパシタアレイ型のＤＡコンバータを有
し、 前記ソースフォロワ回路は前記スイッチドキャパシタア
レイ型のキャパシタを前記キャパシタに兼用したことを
特徴とする請求項１２記載の液晶表示装置の出力回路。
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|---|---|---|---|
| JP23351997A JP3613940B2 (ja) | 1997-08-29 | 1997-08-29 | ソースフォロワ回路、液晶表示装置および液晶表示装置の出力回路 |
| EP98402140A EP0899714A3 (en) | 1997-08-29 | 1998-08-28 | Column driver for an active matrix liquid crystal display |
| US09/143,523 US6313819B1 (en) | 1997-08-29 | 1998-08-28 | Liquid crystal display device |
| KR1019980035205A KR100547209B1 (ko) | 1997-08-29 | 1998-08-28 | 액정표시장치 |
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|---|---|---|---|
| JP23351997A JP3613940B2 (ja) | 1997-08-29 | 1997-08-29 | ソースフォロワ回路、液晶表示装置および液晶表示装置の出力回路 |
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|---|---|
| JPH1173165A true JPH1173165A (ja) | 1999-03-16 |
| JP3613940B2 JP3613940B2 (ja) | 2005-01-26 |
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ID=16956311
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| JP23351997A Expired - Fee Related JP3613940B2 (ja) | 1997-08-29 | 1997-08-29 | ソースフォロワ回路、液晶表示装置および液晶表示装置の出力回路 |
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|---|---|
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