JPH1173397A - 調停回路 - Google Patents
調停回路Info
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- JPH1173397A JPH1173397A JP9235011A JP23501197A JPH1173397A JP H1173397 A JPH1173397 A JP H1173397A JP 9235011 A JP9235011 A JP 9235011A JP 23501197 A JP23501197 A JP 23501197A JP H1173397 A JPH1173397 A JP H1173397A
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- Japan
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- arbitration
- circuit
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】
【課題】 ラウンドロビン調停回路のライブロックの可
能性を排除する。 【解決手段】 Ｎ個の要求１を調停するラウンドロビン
調停回路であって、Ｎ値のレジスタ７と、レジスタの値
に対応してＮ個の優先順位パターンを切り換えて優先順
位付けを行うプライオリティエンコーダ２と、要求の調
停と同期して順番にレジスタの値を更新する回路１１
と、要求の調停と非同期な一定周期で、順番にレジスタ
の値を更新する回路１２とからラウンドロビン調停回路
を構成する。レジスタの値は、要求の調停と非同期な一
定周期で、レジスタの値を更新する順番が飛ばされる。
したがって、ライブロックが発生した場合でも、レジス
タの値を更新する順番が飛ばされた時に、優先順位パタ
ーンと１ループの中で発生する要求の数が不一致となる
ので、ライブロックが回避できる。
能性を排除する。 【解決手段】 Ｎ個の要求１を調停するラウンドロビン
調停回路であって、Ｎ値のレジスタ７と、レジスタの値
に対応してＮ個の優先順位パターンを切り換えて優先順
位付けを行うプライオリティエンコーダ２と、要求の調
停と同期して順番にレジスタの値を更新する回路１１
と、要求の調停と非同期な一定周期で、順番にレジスタ
の値を更新する回路１２とからラウンドロビン調停回路
を構成する。レジスタの値は、要求の調停と非同期な一
定周期で、レジスタの値を更新する順番が飛ばされる。
したがって、ライブロックが発生した場合でも、レジス
タの値を更新する順番が飛ばされた時に、優先順位パタ
ーンと１ループの中で発生する要求の数が不一致となる
ので、ライブロックが回避できる。
Description
【０００１】
【発明の属する技術分野】本発明は、マルチプロセッサ
とメモリを結合した情報処理装置において、マルチプロ
セッサからの複数の要求を調停するラウンドロビン調停
回路に関するものである。
とメモリを結合した情報処理装置において、マルチプロ
セッサからの複数の要求を調停するラウンドロビン調停
回路に関するものである。
【０００２】
【従来の技術】従来のラウンドロビン調停方法について
図を用いて説明する。図１は、従来のラウンドロビン調
停回路におけるプライオリティエンコーダの調停方法を
示す。従来のラウンドロビン調停においては、要求元が
Ｎ個のとき、プライオリティエンコーダにおいて、Ｎ個
（０〜Ｎ−１）の優先順位パターンを用意し、各優先順
位パターンごとに、Ｎ個の要求元番号に対して最高優先
から最低優先までを割り当てていた。
図を用いて説明する。図１は、従来のラウンドロビン調
停回路におけるプライオリティエンコーダの調停方法を
示す。従来のラウンドロビン調停においては、要求元が
Ｎ個のとき、プライオリティエンコーダにおいて、Ｎ個
（０〜Ｎ−１）の優先順位パターンを用意し、各優先順
位パターンごとに、Ｎ個の要求元番号に対して最高優先
から最低優先までを割り当てていた。
【０００３】そして、プライオリティエンコーダは、調
停後は、選択された要求元が最低優先になるように優先
順位パターンを選択して、次の調停を行う。例えば、図
１のパターン０により優先順位を割り当てる場合、要求
元番号０が最高優先となり、Ｎ−１が最低優先となる。
そして、その要求元番号０が選択されて調停が終了する
と、次の優先順位パターンとして、選択された要求元番
号０が最低優先度となるパターンＮ−１が採用され、こ
のパターンに従って次の調停が行われる。
停後は、選択された要求元が最低優先になるように優先
順位パターンを選択して、次の調停を行う。例えば、図
１のパターン０により優先順位を割り当てる場合、要求
元番号０が最高優先となり、Ｎ−１が最低優先となる。
そして、その要求元番号０が選択されて調停が終了する
と、次の優先順位パターンとして、選択された要求元番
号０が最低優先度となるパターンＮ−１が採用され、こ
のパターンに従って次の調停が行われる。
【０００４】上記従来の調停方法においては、要求が資
源の競合などの理由で抑止されることがある。つまり、
複数の要求が同一のメモリに対して出されて資源の競合
が発生すると、同一資源に対する複数の要求の内、１つ
の要求を除いて他の要求が抑止される。このようにある
要求が抑止された状態では、要求の調停は資源の競合を
起こしていない他の要求について行われ、他の要求から
１つの要求が選択されて次の処理が進められる。このよ
うに、要求が抑止されている場合に、資源の競合を起こ
していない他の要求が選択される方法では、ライブロッ
クが発生する可能性がある。
源の競合などの理由で抑止されることがある。つまり、
複数の要求が同一のメモリに対して出されて資源の競合
が発生すると、同一資源に対する複数の要求の内、１つ
の要求を除いて他の要求が抑止される。このようにある
要求が抑止された状態では、要求の調停は資源の競合を
起こしていない他の要求について行われ、他の要求から
１つの要求が選択されて次の処理が進められる。このよ
うに、要求が抑止されている場合に、資源の競合を起こ
していない他の要求が選択される方法では、ライブロッ
クが発生する可能性がある。
【０００５】図２を用いてライブロックの発生について
説明をする。いま、要求ａ，ｂ，ｃがあり、要求ａ，ｂ
が繰り返し出され、要求ｂとｃは同じ資源を使用すると
仮定する。また、各期間において、調停の優先順位は図
に示すとおりとする。期間１では、初めに要求ａ，ｂが
出されているので、優先順位パターン（ｃ＞ａ＞ｂ）に
従って要求ａが選択される。
説明をする。いま、要求ａ，ｂ，ｃがあり、要求ａ，ｂ
が繰り返し出され、要求ｂとｃは同じ資源を使用すると
仮定する。また、各期間において、調停の優先順位は図
に示すとおりとする。期間１では、初めに要求ａ，ｂが
出されているので、優先順位パターン（ｃ＞ａ＞ｂ）に
従って要求ａが選択される。
【０００６】したがって、期間２では、期間１で選択さ
れた要求ａの処理が実行される。調停の優先順位は、選
択された要求ａが最低優先度となる優先順位パターン
（ｂ＞ｃ＞ａ）となるので、要求ｂとｃが出されている
と、要求ｂが選択される。期間３では、期間２で選択さ
れた要求ｂの処理が実行される。この要求ｂの処理が実
行されると、同じ資源を使用する要求ｃはマスクされ
る。このマスクされた状態は、図では点線で示されてい
る。調停の優先順位は、選択された要求ｂが最低優先度
となる優先順位パターン（ｃ＞ａ＞ｂ）となる。したが
って、要求ｃが最優先となるが、要求ｃはマスクされて
いるため、要求ａが期間３で出されると、調停の結果と
しては要求ａが選択される。
れた要求ａの処理が実行される。調停の優先順位は、選
択された要求ａが最低優先度となる優先順位パターン
（ｂ＞ｃ＞ａ）となるので、要求ｂとｃが出されている
と、要求ｂが選択される。期間３では、期間２で選択さ
れた要求ｂの処理が実行される。この要求ｂの処理が実
行されると、同じ資源を使用する要求ｃはマスクされ
る。このマスクされた状態は、図では点線で示されてい
る。調停の優先順位は、選択された要求ｂが最低優先度
となる優先順位パターン（ｃ＞ａ＞ｂ）となる。したが
って、要求ｃが最優先となるが、要求ｃはマスクされて
いるため、要求ａが期間３で出されると、調停の結果と
しては要求ａが選択される。
【０００７】期間４では、期間３で選択された要求ａの
処理が実行される。また、調停の優先順位は、選択され
た要求ａが最低優先度となる優先順位パターン（ｂ＞ｃ
＞ａ）となる。したがって、要求ｂの優先順位が要求ｃ
の優先順位より高くなるので、調停の結果としては要求
ｂが選択される。この結果、期間５は期間３と同一状況
となり、以後は、期間３と期間４が繰り返されることと
なる。つまり、要求の抑止と、優先順位の変更によっ
て、ライブロックが発生し、これは、プログラミングに
よっては、永久に続く可能性がある。さらにプログラミ
ングについて考察すれば、要求ａと要求ｂがフラグの変
化を検出するためのポーリングのループで、要求ｃがフ
ラグを変化させるアクセスであれば、プログラム上永久
にループをすることとなる。
処理が実行される。また、調停の優先順位は、選択され
た要求ａが最低優先度となる優先順位パターン（ｂ＞ｃ
＞ａ）となる。したがって、要求ｂの優先順位が要求ｃ
の優先順位より高くなるので、調停の結果としては要求
ｂが選択される。この結果、期間５は期間３と同一状況
となり、以後は、期間３と期間４が繰り返されることと
なる。つまり、要求の抑止と、優先順位の変更によっ
て、ライブロックが発生し、これは、プログラミングに
よっては、永久に続く可能性がある。さらにプログラミ
ングについて考察すれば、要求ａと要求ｂがフラグの変
化を検出するためのポーリングのループで、要求ｃがフ
ラグを変化させるアクセスであれば、プログラム上永久
にループをすることとなる。
【０００８】一方、Ｎ個の要求を調停する調停回路で、
Ｎ値を取りうるレジスタを持ち、レジスタの値に対応し
てＮ個の優先順位パターンを切り換えて優先順位付けを
行うプライオリティエンコーダを使用するラウンドロビ
ン調停回路が提案されている。このラウンドロビン調停
回路においては、レジスタの値に対応した優先順位パタ
ーンを用いて優先順位付けを行い、この調停後に、レジ
スタをあらかじめ設定された値の順番で更新する。
Ｎ値を取りうるレジスタを持ち、レジスタの値に対応し
てＮ個の優先順位パターンを切り換えて優先順位付けを
行うプライオリティエンコーダを使用するラウンドロビ
ン調停回路が提案されている。このラウンドロビン調停
回路においては、レジスタの値に対応した優先順位パタ
ーンを用いて優先順位付けを行い、この調停後に、レジ
スタをあらかじめ設定された値の順番で更新する。
【０００９】この方法によれば、上記の理由によるライ
ブロックの発生は防止できるが、一定アクセス数で調停
の優先順位に周期的なパターンが生じる。一方、プログ
ラムのなかで複数プロセッサが排他権を取り合うような
ループがある場合でそのループと前記調停パターンの周
期が同期した時に、ライブロックの可能性が発生する。
ブロックの発生は防止できるが、一定アクセス数で調停
の優先順位に周期的なパターンが生じる。一方、プログ
ラムのなかで複数プロセッサが排他権を取り合うような
ループがある場合でそのループと前記調停パターンの周
期が同期した時に、ライブロックの可能性が発生する。
【００１０】図３を用いて、この方法におけるライブロ
ックの発生の可能性について説明するため次の様なプロ
グラミングを想定する。ＣＰＵａが資源を繰り返し使用
する。その他のＣＰＵは、ＣＰＵａの使用していないタ
イミングを検出するため、ポーリングを繰り返す。その
他のＣＰＵは空きを検出した後に資源を使用する予定で
あり、その他のＣＰＵが資源を使用することにより、Ｃ
ＰＵａの繰り返しが解除される。
ックの発生の可能性について説明するため次の様なプロ
グラミングを想定する。ＣＰＵａが資源を繰り返し使用
する。その他のＣＰＵは、ＣＰＵａの使用していないタ
イミングを検出するため、ポーリングを繰り返す。その
他のＣＰＵは空きを検出した後に資源を使用する予定で
あり、その他のＣＰＵが資源を使用することにより、Ｃ
ＰＵａの繰り返しが解除される。
【００１１】このようなプログラミングがなされている
時、その他のＣＰＵのポーリングのタイミングが常にＣ
ＰＵａの資源使用中に行われると、永久に他のＣＰＵが
資源を使用できずに全ＣＰＵがループし続けるライブロ
ックが発生する可能性がある。ところで、資源の使用開
始／終了は、全ＣＰＵで共有するメモリ上にフラグを持
ち管理する。通常は、フラグへの全ＣＰＵのアクセスが
ラウンドロビン調停方式によって調停されるため擾乱さ
れ、ライブロックにはならない。しかしながら、ごく稀
に発生するライブロックの発生の可能性としては次の２
つのストーリーが考えられる。
時、その他のＣＰＵのポーリングのタイミングが常にＣ
ＰＵａの資源使用中に行われると、永久に他のＣＰＵが
資源を使用できずに全ＣＰＵがループし続けるライブロ
ックが発生する可能性がある。ところで、資源の使用開
始／終了は、全ＣＰＵで共有するメモリ上にフラグを持
ち管理する。通常は、フラグへの全ＣＰＵのアクセスが
ラウンドロビン調停方式によって調停されるため擾乱さ
れ、ライブロックにはならない。しかしながら、ごく稀
に発生するライブロックの発生の可能性としては次の２
つのストーリーが考えられる。
【００１２】 全ＣＰＵのアクセスが散発的で、アク
セスの競合がなく、調停の優先度が影響しない場合に、
純粋にプログラムからのアクセスタイミングが前述のよ
うなタイミングに陥るケース。このケースは、ソフトウ
ェアの責任で回避すべき問題である。 全ＣＰＵのアクセスが競合するが、全ＣＰＵのプロ
グラムループが一周する際のアクセス数とラウンドロビ
ン優先順位パターンの値が同数の時、調停による擾乱が
行われず、プログラムループが何周しても毎回同じアク
セスが選択される。このとき、図３のＣＰＵａ以外のマ
スタで資源未使用を検出できなければ、永久に使用でき
ず、ライブロックとなる。このケースは排他権を全マス
タへ均等に配分できておらず、問題となる。
セスの競合がなく、調停の優先度が影響しない場合に、
純粋にプログラムからのアクセスタイミングが前述のよ
うなタイミングに陥るケース。このケースは、ソフトウ
ェアの責任で回避すべき問題である。 全ＣＰＵのアクセスが競合するが、全ＣＰＵのプロ
グラムループが一周する際のアクセス数とラウンドロビ
ン優先順位パターンの値が同数の時、調停による擾乱が
行われず、プログラムループが何周しても毎回同じアク
セスが選択される。このとき、図３のＣＰＵａ以外のマ
スタで資源未使用を検出できなければ、永久に使用でき
ず、ライブロックとなる。このケースは排他権を全マス
タへ均等に配分できておらず、問題となる。
【００１３】また、要求の抑止条件に他の要求の調停が
前提にあると、やはりライブロックする可能性がある。
例えば、キャッシュのブロックの入れ換え時に、新規ブ
ロックの読み出し要求と吐き出すブロックのライト要求
が別々の要求線で発行されている場合、システムの性能
を重視して、読み出し後に吐き出しの要求を処理する方
が望ましいので、吐き出し要求は、対応する読み出し要
求が調停されるまで抑止する。
前提にあると、やはりライブロックする可能性がある。
例えば、キャッシュのブロックの入れ換え時に、新規ブ
ロックの読み出し要求と吐き出すブロックのライト要求
が別々の要求線で発行されている場合、システムの性能
を重視して、読み出し後に吐き出しの要求を処理する方
が望ましいので、吐き出し要求は、対応する読み出し要
求が調停されるまで抑止する。
【００１４】もし、吐き出し要求が本条件で抑止され、
しかも最高優先権が与えられていると、優先順位パター
ンは変化しなくなり固定優先調停となる。この時、抑止
を解除する読み出し要求が最下位の優先順位で、その上
位に定常的に要求を発生する要求元があった場合に、読
み出し要求が永久に選択されないことが予想される。本
ライブロックはあるＣＰＵが排他フラグの解放ライトを
行い、他のＣＰＵが本フラグへＴＥＳＴ＆ＳＥＴを発行
する場合に発生する。この時、排他フラグのライトに先
立って読み出し要求が発生する。
しかも最高優先権が与えられていると、優先順位パター
ンは変化しなくなり固定優先調停となる。この時、抑止
を解除する読み出し要求が最下位の優先順位で、その上
位に定常的に要求を発生する要求元があった場合に、読
み出し要求が永久に選択されないことが予想される。本
ライブロックはあるＣＰＵが排他フラグの解放ライトを
行い、他のＣＰＵが本フラグへＴＥＳＴ＆ＳＥＴを発行
する場合に発生する。この時、排他フラグのライトに先
立って読み出し要求が発生する。
【００１５】
【発明が解決しようとする課題】ラウンドロビン調停回
路においては、制御上の資源獲得、データパス獲得のた
めの調停時に、上記のような、ライブロック、デッドロ
ックなどを起こさないような確実な制御方法が求められ
ている。本発明は、ラウンドロビン調停回路において、
ライブロックの可能性を排除することを目的とするもの
である。
路においては、制御上の資源獲得、データパス獲得のた
めの調停時に、上記のような、ライブロック、デッドロ
ックなどを起こさないような確実な制御方法が求められ
ている。本発明は、ラウンドロビン調停回路において、
ライブロックの可能性を排除することを目的とするもの
である。
【００１６】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされたものである。本発明の第１の態様
においては、Ｎ個の要求を調停する調停回路であって、
Ｎ値を取りうる記憶回路と、この記憶回路の値に対応し
てＮ個の優先順位パターンを切り換えて優先順位付けを
行う回路と、あらかじめ設定された値の順番で、要求の
調停と同期して記憶回路の値を更新する回路と、要求の
調停と非同期な一定周期によって、あらかじめ設定され
た値の順番で記憶回路の値を更新する回路とから調停回
路を構成する。
成するためになされたものである。本発明の第１の態様
においては、Ｎ個の要求を調停する調停回路であって、
Ｎ値を取りうる記憶回路と、この記憶回路の値に対応し
てＮ個の優先順位パターンを切り換えて優先順位付けを
行う回路と、あらかじめ設定された値の順番で、要求の
調停と同期して記憶回路の値を更新する回路と、要求の
調停と非同期な一定周期によって、あらかじめ設定され
た値の順番で記憶回路の値を更新する回路とから調停回
路を構成する。
【００１７】この構成によれば、記憶回路の値は、要求
の調停と同期して更新されていくが、要求の調停と非同
期な一定周期で、記憶回路の値を更新する順番が飛ばさ
れる。したがって、優先順位パターンとプログラムの１
ループの中で発生する要求が同数となることによってラ
イブロックが発生した場合でも、記憶回路の値を更新す
る順番が飛ばされた時に、優先順位パターンと１ループ
の中で発生する要求の数が不一致となるので、ライブロ
ックが回避されることとなる。
の調停と同期して更新されていくが、要求の調停と非同
期な一定周期で、記憶回路の値を更新する順番が飛ばさ
れる。したがって、優先順位パターンとプログラムの１
ループの中で発生する要求が同数となることによってラ
イブロックが発生した場合でも、記憶回路の値を更新す
る順番が飛ばされた時に、優先順位パターンと１ループ
の中で発生する要求の数が不一致となるので、ライブロ
ックが回避されることとなる。
【００１８】また、本発明の第２の態様においては、Ｎ
個の要求を調停する調停回路であって、Ｎ値を取りうる
記憶回路と、この記憶回路の値に対応してＮ個の優先順
位パターンを切り換えて優先順位付けを行う回路と、あ
らかじめ設定された値の順番で、要求の調停と同期して
記憶回路の値を更新する回路と、要求の調停と非同期な
一定周期で、記憶回路の値をあらかじめ設定された値に
更新することにより調停を構成する。
個の要求を調停する調停回路であって、Ｎ値を取りうる
記憶回路と、この記憶回路の値に対応してＮ個の優先順
位パターンを切り換えて優先順位付けを行う回路と、あ
らかじめ設定された値の順番で、要求の調停と同期して
記憶回路の値を更新する回路と、要求の調停と非同期な
一定周期で、記憶回路の値をあらかじめ設定された値に
更新することにより調停を構成する。
【００１９】この構成によれば、記憶回路の値は、要求
の調停と同期して更新されていくが、要求の調停と非同
期な一定周期で、記憶回路の値が順番と異なる値とな
り、その後は、記憶回路の値は、更新された値から出発
して所定の順番で更新されていく。したがって、優先順
位パターンとプログラムの１ループの中で発生する要求
が同数となってライブロックが発生した場合でも、記憶
回路の値を変更する順番が飛ばされた時に、優先順位パ
ターンと１ループの中で発生する要求の数が不一致とな
るので、ライブロックが回避されることとなる。
の調停と同期して更新されていくが、要求の調停と非同
期な一定周期で、記憶回路の値が順番と異なる値とな
り、その後は、記憶回路の値は、更新された値から出発
して所定の順番で更新されていく。したがって、優先順
位パターンとプログラムの１ループの中で発生する要求
が同数となってライブロックが発生した場合でも、記憶
回路の値を変更する順番が飛ばされた時に、優先順位パ
ターンと１ループの中で発生する要求の数が不一致とな
るので、ライブロックが回避されることとなる。
【００２０】本発明の第３の態様においては、Ｎ個の要
求を調停する調停回路であって、Ｎ値を取りうる記憶回
路と、この記憶回路の値に対応してＮ個の優先順位パタ
ーンを切り換えて優先順位付けを行う回路と、あらかじ
め設定された値の順番で、要求の調停と同期して記憶回
路の値を更新する回路と、Ｎ個の要求の内のある要求が
抑止されており、かつその要求が優先順位パターンの最
高順位に割り当てられている場合、他の要求の調停後で
も、記憶回路の値の更新を抑止する回路とからラウンド
ロビン調停回路を構成する。
求を調停する調停回路であって、Ｎ値を取りうる記憶回
路と、この記憶回路の値に対応してＮ個の優先順位パタ
ーンを切り換えて優先順位付けを行う回路と、あらかじ
め設定された値の順番で、要求の調停と同期して記憶回
路の値を更新する回路と、Ｎ個の要求の内のある要求が
抑止されており、かつその要求が優先順位パターンの最
高順位に割り当てられている場合、他の要求の調停後で
も、記憶回路の値の更新を抑止する回路とからラウンド
ロビン調停回路を構成する。
【００２１】この構成によれば、記憶回路の値は要求の
調停と同期して更新されていくが、抑止された要求が最
高優先順位にあるときは、記憶回路の値の更新が抑止さ
れる。したがって、次の調停時には、抑止された要求の
優先順位は高い状態で調停が行われるので、他の要求に
よって取り残されることなく確実にデータ転送の機会が
与えられる。
調停と同期して更新されていくが、抑止された要求が最
高優先順位にあるときは、記憶回路の値の更新が抑止さ
れる。したがって、次の調停時には、抑止された要求の
優先順位は高い状態で調停が行われるので、他の要求に
よって取り残されることなく確実にデータ転送の機会が
与えられる。
【００２２】
【発明の実施の形態】以下、本発明の実施形態について
図を用いて説明する。図４は、本発明の実施形態におけ
るラウンドロビン調停回路の構成を示す。図示の例で
は、要求元が８個の場合について説明するが、この要求
元の数は任意の数とすることができる。
図を用いて説明する。図４は、本発明の実施形態におけ
るラウンドロビン調停回路の構成を示す。図示の例で
は、要求元が８個の場合について説明するが、この要求
元の数は任意の数とすることができる。
【００２３】図４において、１は、要求の条件判定を行
うためのアンドゲートであり、要求元のマスタの数８だ
け設けられる。図では、第１のアンドゲート１−０の構
成及び８番目のアンドゲート１−７の構成のみを示して
いる。２は、アンドゲート１を通して入力された各要求
について優先順位の判定を行い、選定したマスタの識別
子を出力するプライオリティエンコーダである。プライ
オリティエンコーダ２の内容については後述する。
うためのアンドゲートであり、要求元のマスタの数８だ
け設けられる。図では、第１のアンドゲート１−０の構
成及び８番目のアンドゲート１−７の構成のみを示して
いる。２は、アンドゲート１を通して入力された各要求
について優先順位の判定を行い、選定したマスタの識別
子を出力するプライオリティエンコーダである。プライ
オリティエンコーダ２の内容については後述する。
【００２４】７は、プライオリティエンコーダ２に対し
て優先順位パターンを指定するためのレジスタであり、
３ビットカウンタにより構成されるプライオリティセレ
クタカウンタ８を持つ。１１は、プライオリティエンコ
ーダ２における調停のタイミングを制御するタイミング
制御部である。このタイミング制御部１１のタイミング
信号はオアゲート１０とアンドゲート９を通してプライ
オリティセレクタカウンタ８にも入力される。
て優先順位パターンを指定するためのレジスタであり、
３ビットカウンタにより構成されるプライオリティセレ
クタカウンタ８を持つ。１１は、プライオリティエンコ
ーダ２における調停のタイミングを制御するタイミング
制御部である。このタイミング制御部１１のタイミング
信号はオアゲート１０とアンドゲート９を通してプライ
オリティセレクタカウンタ８にも入力される。
【００２５】オアゲート１０の他方の入力には、３２７
４９クロックの周期で一周するフリーランカウンタ１２
の出力信号が入力される。この３２７４９という値は素
数である。アンドゲート９の他方の入力には、抑止回路
３の出力信号が入力される。抑止回路３は、所定の条件
においてプライオリティセレクタカウンタ８の更新の抑
止信号を生成する回路である。抑止回路３において、
４，５は、最高優先権を与えられたマスタが抑止をマス
クされていることを検出する回路である。６は最高優先
権が与えられたマスタを検出するデコーダである。４
は、８つの要求ごとに設けられたアンドゲートで、マス
タ要求、マスタアドレスの一致、マスタマスクがあるこ
と、最優先マスタであることを判定するゲートである。
このアンドゲート４の出力はオアゲート５を通してアン
ドゲート９に出力される。
４９クロックの周期で一周するフリーランカウンタ１２
の出力信号が入力される。この３２７４９という値は素
数である。アンドゲート９の他方の入力には、抑止回路
３の出力信号が入力される。抑止回路３は、所定の条件
においてプライオリティセレクタカウンタ８の更新の抑
止信号を生成する回路である。抑止回路３において、
４，５は、最高優先権を与えられたマスタが抑止をマス
クされていることを検出する回路である。６は最高優先
権が与えられたマスタを検出するデコーダである。４
は、８つの要求ごとに設けられたアンドゲートで、マス
タ要求、マスタアドレスの一致、マスタマスクがあるこ
と、最優先マスタであることを判定するゲートである。
このアンドゲート４の出力はオアゲート５を通してアン
ドゲート９に出力される。
【００２６】アンドゲート９の出力信号は、カウントイ
ネーブル信号と呼ばれ、プライオリティセレクタカウン
タ８は、カウントイネーブル信号が入力されるたびにカ
ウンタの値を進める。図４の回路の動作について説明す
る。各要求ごとに設けられたアンドゲート１は、アドレ
スにより要求が当調停回路宛のものであるか否かを判定
すると同時に、この要求がアクセスとして要求している
資源がビジーであるなどの理由によるマスク条件が無い
か否かを判定する。このアンドゲート１における判定の
結果、実行可能な要求がプライオリティエンコーダ２に
入力される。なお、第８のアンドゲート１−７における
ムーブアウトイネーブルについては後述する。
ネーブル信号と呼ばれ、プライオリティセレクタカウン
タ８は、カウントイネーブル信号が入力されるたびにカ
ウンタの値を進める。図４の回路の動作について説明す
る。各要求ごとに設けられたアンドゲート１は、アドレ
スにより要求が当調停回路宛のものであるか否かを判定
すると同時に、この要求がアクセスとして要求している
資源がビジーであるなどの理由によるマスク条件が無い
か否かを判定する。このアンドゲート１における判定の
結果、実行可能な要求がプライオリティエンコーダ２に
入力される。なお、第８のアンドゲート１−７における
ムーブアウトイネーブルについては後述する。
【００２７】図５は、プライオリティエンコーダ２の論
理値表である。プライオリティエンコーダ２は、プライ
オリティセレクタカウンタ８の値に従って優先順位パタ
ーンを切り換え、このパターンに従って調停を行う。例
えば、カウンタ８の値が０であると、マスタ０の要求が
最高優先でマスタ７の要求が最低優先となる。プライオ
リティエンコーダ２は、入力された要求の内、最高の優
先順位にあるものを調停結果として選択し、マスタ識別
子として出力する。
理値表である。プライオリティエンコーダ２は、プライ
オリティセレクタカウンタ８の値に従って優先順位パタ
ーンを切り換え、このパターンに従って調停を行う。例
えば、カウンタ８の値が０であると、マスタ０の要求が
最高優先でマスタ７の要求が最低優先となる。プライオ
リティエンコーダ２は、入力された要求の内、最高の優
先順位にあるものを調停結果として選択し、マスタ識別
子として出力する。
【００２８】このプライオリティセレクタカウンタ８の
値は、アンドゲート９からのカウントイネーブル信号に
より、図５に矢印で示すように、あらかじめ設定された
順序で更新されていく。抑止回路３から信号が出力され
ていない時は、タイミング制御部１１からの信号によ
り、プライオリティエンコーダ２における調停の完了と
同期してカウンタ８の値が更新される。
値は、アンドゲート９からのカウントイネーブル信号に
より、図５に矢印で示すように、あらかじめ設定された
順序で更新されていく。抑止回路３から信号が出力され
ていない時は、タイミング制御部１１からの信号によ
り、プライオリティエンコーダ２における調停の完了と
同期してカウンタ８の値が更新される。
【００２９】このように、プライオリティセレクタカウ
ンタ８の値があらかじめ設定された順序で更新されてい
くので、要求が先行して処理されているデータ転送によ
って抑止されたり、他の要求によって、又は制御回路の
状態によって抑止されるケースでも、他の要求に取り残
されることなく確実にデータ転送の機会を与えることが
できる。つまり、図２を用いて説明した要求が抑止され
たことによるライブロックの発生が防止される。
ンタ８の値があらかじめ設定された順序で更新されてい
くので、要求が先行して処理されているデータ転送によ
って抑止されたり、他の要求によって、又は制御回路の
状態によって抑止されるケースでも、他の要求に取り残
されることなく確実にデータ転送の機会を与えることが
できる。つまり、図２を用いて説明した要求が抑止され
たことによるライブロックの発生が防止される。
【００３０】オアゲート１０を通して、フリーランカウ
ンタ１２の信号が、プライオリティセレクタカウンタ８
の更新契機として入力される。このパルスは、プライオ
リティエンコーダ２における調停のタイミングとは非同
期である。ここで、前述の図３を用いて説明した調停順
序依存のライブロックが発生した場合、このように、調
停とは非同期でしかも素数クロック周期で優先順位パタ
ーンがずらされるので、ライブロックを擾乱させて防止
することができる。
ンタ１２の信号が、プライオリティセレクタカウンタ８
の更新契機として入力される。このパルスは、プライオ
リティエンコーダ２における調停のタイミングとは非同
期である。ここで、前述の図３を用いて説明した調停順
序依存のライブロックが発生した場合、このように、調
停とは非同期でしかも素数クロック周期で優先順位パタ
ーンがずらされるので、ライブロックを擾乱させて防止
することができる。
【００３１】図６は、レジスタ７の変形例を示すもので
ある。この例では、フリーランカウンタ１２の出力信号
は、プライオリティセレクタカウンタ８のリセット端子
に入力される。すると、プライオリティエンコーダ２の
調停の完了とは非同期のタイミングでプライオリティセ
レクタカウンタ８はリセットされてその値が０となり、
その後は、タイミング制御部１１からの信号により、あ
らかじめ設定された順序でその値を更新していく。した
がって、本例においても、調停順序依存のライブロック
を擾乱させて防止することができる。なお、リセットの
代りにあらかじめ設定した値をセットすることもでき
る。
ある。この例では、フリーランカウンタ１２の出力信号
は、プライオリティセレクタカウンタ８のリセット端子
に入力される。すると、プライオリティエンコーダ２の
調停の完了とは非同期のタイミングでプライオリティセ
レクタカウンタ８はリセットされてその値が０となり、
その後は、タイミング制御部１１からの信号により、あ
らかじめ設定された順序でその値を更新していく。した
がって、本例においても、調停順序依存のライブロック
を擾乱させて防止することができる。なお、リセットの
代りにあらかじめ設定した値をセットすることもでき
る。
【００３２】以上説明した動作において、他の要求との
競合よりマスクされた要求が最高優先順位にあるとき、
調停の完了と同期してプライオリティセレクタカウンタ
８の値を更新すると、最高優先順位にある要求が最低優
先順位となってしまう。これを防止するために、抑止回
路３が設けられる。図４に示す抑止回路３において、ア
ンドゲート４は、要求元のマスタ０〜マスタ７までの数
８だけ設けられる。６は、プライオリティセレクタカウ
ンタ８が選定した最高優先権が与えられたマスタを検出
するデコーダである。アンドゲート４は、要求が当調停
回路宛のものであること、この要求がマスクされている
こと、最優先マスタであることを条件として信号を出力
する。この信号はオアゲート５及びインバータを通して
アンドゲート９に入力される。
競合よりマスクされた要求が最高優先順位にあるとき、
調停の完了と同期してプライオリティセレクタカウンタ
８の値を更新すると、最高優先順位にある要求が最低優
先順位となってしまう。これを防止するために、抑止回
路３が設けられる。図４に示す抑止回路３において、ア
ンドゲート４は、要求元のマスタ０〜マスタ７までの数
８だけ設けられる。６は、プライオリティセレクタカウ
ンタ８が選定した最高優先権が与えられたマスタを検出
するデコーダである。アンドゲート４は、要求が当調停
回路宛のものであること、この要求がマスクされている
こと、最優先マスタであることを条件として信号を出力
する。この信号はオアゲート５及びインバータを通して
アンドゲート９に入力される。
【００３３】つまり、抑止回路３は、要求がマスクされ
ており、プライオリティセレクタカウンタ８の値によっ
て選択された優先度によって最高優先権が与えられてい
ることを検出すると、プライオリティセレクタカウンタ
８の更新を抑止する。これにより、最高優先権が与えら
れていた要求がマスクされていた場合であっても、プラ
イオリティエンコーダ２における優先順位は更新されな
いため、マスクされていた要求が次の調停においても最
高優先権を持つ。
ており、プライオリティセレクタカウンタ８の値によっ
て選択された優先度によって最高優先権が与えられてい
ることを検出すると、プライオリティセレクタカウンタ
８の更新を抑止する。これにより、最高優先権が与えら
れていた要求がマスクされていた場合であっても、プラ
イオリティエンコーダ２における優先順位は更新されな
いため、マスクされていた要求が次の調停においても最
高優先権を持つ。
【００３４】次に、図４のアンドゲート１−７の入力の
ムーブアウトイネーブルについて説明する。例えば、あ
る要求元のマスタがキャッシュメモリを有し、要求線が
複数あり、アクセスの優先度に応じて要求線を使い分け
る場合がある。いま、マスタ０において、キャッシュの
ムーブインのためのリードアクセスに要求線Ａを使用
し、対応するキャッシュラインのムーブアウトのための
ライトアクセスに要求線Ｂを使用するとする。この時、
アクセスは、リード／ライトの順番で発生し、その対応
がコマンドで明示される。
ムーブアウトイネーブルについて説明する。例えば、あ
る要求元のマスタがキャッシュメモリを有し、要求線が
複数あり、アクセスの優先度に応じて要求線を使い分け
る場合がある。いま、マスタ０において、キャッシュの
ムーブインのためのリードアクセスに要求線Ａを使用
し、対応するキャッシュラインのムーブアウトのための
ライトアクセスに要求線Ｂを使用するとする。この時、
アクセスは、リード／ライトの順番で発生し、その対応
がコマンドで明示される。
【００３５】図４の調停回路においては、マスタ０の要
求線Ａが第１のアンドゲート１−０に入力され、要求線
Ｂが第８のアンドゲート１−７に入力される。このよう
な要求線を調停するとき、リードとライトのペアの要求
があれば、ライトの要求をリードの要求の調停後まで抑
止する。これによってプログラムの動作時間に直接関連
するリードを優先的に処理することができる。
求線Ａが第１のアンドゲート１−０に入力され、要求線
Ｂが第８のアンドゲート１−７に入力される。このよう
な要求線を調停するとき、リードとライトのペアの要求
があれば、ライトの要求をリードの要求の調停後まで抑
止する。これによってプログラムの動作時間に直接関連
するリードを優先的に処理することができる。
【００３６】図７は、ライトの要求をリードの要求の調
停後まで抑止するためのムーブアウトイネーブル信号を
生成する回路を示す。第１のアンドゲート２１は、マス
タ０から要求線Ａの要求が出され、調停の結果その要求
線Ａが選択されるとオンとなり、オアゲート２２を通し
てＤ−フリップフロップ（Ｄ−ＦＦ）２３をセットす
る。Ｄ−ＦＦ２３のセットによりムーブアウトイネーブ
ル信号が出力される。
停後まで抑止するためのムーブアウトイネーブル信号を
生成する回路を示す。第１のアンドゲート２１は、マス
タ０から要求線Ａの要求が出され、調停の結果その要求
線Ａが選択されるとオンとなり、オアゲート２２を通し
てＤ−フリップフロップ（Ｄ−ＦＦ）２３をセットす
る。Ｄ−ＦＦ２３のセットによりムーブアウトイネーブ
ル信号が出力される。
【００３７】第２のアンドゲート２４は、マスタ０から
要求線Ｂの要求が出され、調停の結果その要求線Ｂが選
択されるとオンとなり、出力信号がインバータを介して
第３のアンドゲート２５に、ムーブアウトイネーブル信
号と共に入力される。したがって、要求線０Ａが選択さ
れて確立したムーブアウトイネーブル信号は、要求線０
Ｂが選択されるまで継続し、要求線０Ｂが選択されると
消滅する。
要求線Ｂの要求が出され、調停の結果その要求線Ｂが選
択されるとオンとなり、出力信号がインバータを介して
第３のアンドゲート２５に、ムーブアウトイネーブル信
号と共に入力される。したがって、要求線０Ａが選択さ
れて確立したムーブアウトイネーブル信号は、要求線０
Ｂが選択されるまで継続し、要求線０Ｂが選択されると
消滅する。
【００３８】図４に戻ると、マスタ０の要求線Ａのムー
ブインリードの要求が第１のアンドゲート１−０に入力
され、マスタ０の要求線Ｂのムーブアウトライトの要求
が第８のアンドゲート１−７に入力される。通常時、ム
ーブアウトイネーブル信号は確立していないのであるか
ら、第８のアンドゲート１−７はオフとなる。そして、
同一マスタ（マスタ０）のムーブインリードの要求が選
択された後に、ムーブアウトイネーブル信号が生成され
るので、アンドゲート１−７におけるムーブアウトライ
ト要求は、プライオリティエンコーダ２に入力可能とな
る。
ブインリードの要求が第１のアンドゲート１−０に入力
され、マスタ０の要求線Ｂのムーブアウトライトの要求
が第８のアンドゲート１−７に入力される。通常時、ム
ーブアウトイネーブル信号は確立していないのであるか
ら、第８のアンドゲート１−７はオフとなる。そして、
同一マスタ（マスタ０）のムーブインリードの要求が選
択された後に、ムーブアウトイネーブル信号が生成され
るので、アンドゲート１−７におけるムーブアウトライ
ト要求は、プライオリティエンコーダ２に入力可能とな
る。
【００３９】したがって、ムーブアウトライト要求は、
同一マスタのムーブインリード要求が調停されるまでの
間抑止されることとなる。これによって、プログラムの
動作時間に直接関連するリードを優先的に処理すること
ができる。次に、ラウンドロビン調停回路においては、
ＣＰＵ又はＩＯチャネルの数を後々増設できるようにし
たものが存在する。この場合、アクセスの平等性を実現
するために、最大構成時に合わせて機能モジュールの最
大数の分だけラウンドロビンカウンタを用意する。この
ため、最大構成時以外にはアクセス機会の均一化が図れ
ていなかった。
同一マスタのムーブインリード要求が調停されるまでの
間抑止されることとなる。これによって、プログラムの
動作時間に直接関連するリードを優先的に処理すること
ができる。次に、ラウンドロビン調停回路においては、
ＣＰＵ又はＩＯチャネルの数を後々増設できるようにし
たものが存在する。この場合、アクセスの平等性を実現
するために、最大構成時に合わせて機能モジュールの最
大数の分だけラウンドロビンカウンタを用意する。この
ため、最大構成時以外にはアクセス機会の均一化が図れ
ていなかった。
【００４０】このアクセス機会の均一化が図れなくなる
理由について説明をする。図８は、プライオリティエン
コーダの論理値表の１例を示す。ここでは、要求元の機
能モジュールの最大構成が６個であるとする。この場
合、プライオリティセレクタカウンタのカウント値は１
〜６をとり、６個の優先順位パターンが繰り返される。
ここで、機能モジュールとして３個のモジュール３１〜
３３のみが実装されるとして、モジュール３１〜３３の
優先順位について見る。すると、カウント値１〜３で
は、モジュール３１〜３３間の優先順位が変化してアク
セスの機会が均一である。しかしながら、カウント値４
〜６では、モジュール３１〜３３については優先順位が
変化しない。
理由について説明をする。図８は、プライオリティエン
コーダの論理値表の１例を示す。ここでは、要求元の機
能モジュールの最大構成が６個であるとする。この場
合、プライオリティセレクタカウンタのカウント値は１
〜６をとり、６個の優先順位パターンが繰り返される。
ここで、機能モジュールとして３個のモジュール３１〜
３３のみが実装されるとして、モジュール３１〜３３の
優先順位について見る。すると、カウント値１〜３で
は、モジュール３１〜３３間の優先順位が変化してアク
セスの機会が均一である。しかしながら、カウント値４
〜６では、モジュール３１〜３３については優先順位が
変化しない。
【００４１】したがって、将来の増設を見込んで回路を
作成した場合、最大構成時以外では、アクセスの均一性
が保てない。これに対して、以下に説明する例は、機能
モジュールの数に対応してラウンドロビンのカウント数
を調整し、それに応じてプライオリティパターンを設定
することにより、アクセスの均一性を保障する。図９
は、情報処理装置の全体構成を示す。
作成した場合、最大構成時以外では、アクセスの均一性
が保てない。これに対して、以下に説明する例は、機能
モジュールの数に対応してラウンドロビンのカウント数
を調整し、それに応じてプライオリティパターンを設定
することにより、アクセスの均一性を保障する。図９
は、情報処理装置の全体構成を示す。
【００４２】図９において、３１〜３６は機能モジュー
ルで、調停回路４１に対してバス４０を介して要求を出
す要求元となる。図示の例では、機能モジュールは最大
構成時に６個が実装される。なお、この機能モジュール
の数は６個に限定されず、任意の数とすることができ
る。調停回路４１において、４２はプライオリティエン
コーダ、４３はプライオリティセレクタカウンタであ
る。５１は、メモリ、ＩＯ装置などの資源である。
ルで、調停回路４１に対してバス４０を介して要求を出
す要求元となる。図示の例では、機能モジュールは最大
構成時に６個が実装される。なお、この機能モジュール
の数は６個に限定されず、任意の数とすることができ
る。調停回路４１において、４２はプライオリティエン
コーダ、４３はプライオリティセレクタカウンタであ
る。５１は、メモリ、ＩＯ装置などの資源である。
【００４３】プライオリティセレクタカウンタ４３にモ
ジュール情報（モード信号）を取り入れることにより、
機能モジュール数の変化に対応する。モード信号は、モ
ジュール３１〜３６の全構成を使用するときは「１」と
され、３１〜３３のみを使用するときは「０」とされ
る。これにより後述のように、モード信号によりモジュ
ール数が３個のときと６個のときとで優先順位を最適と
なるように調整する。
ジュール情報（モード信号）を取り入れることにより、
機能モジュール数の変化に対応する。モード信号は、モ
ジュール３１〜３６の全構成を使用するときは「１」と
され、３１〜３３のみを使用するときは「０」とされ
る。これにより後述のように、モード信号によりモジュ
ール数が３個のときと６個のときとで優先順位を最適と
なるように調整する。
【００４４】図１０に、プライオリティセレクタカウン
タ４３の回路構成を示す。図１０中のモード信号は、上
述のとおり機能モジュールの実装数に応じて「１」又は
「０」の値をとる。ＥＮＣＯＤＥ＜２：０＞は、プライ
オリティセレクタカウンタの出力信号であり、プライオ
リティエンコーダ４２の優先順位パターンを切り換え
る。ＳＹＳＣＬＫは回路の動作クロックを示す。アービ
トレーションタイミングはアービトレーションを行うタ
イミングで「１」となる信号を示す。本図のＦＦはクロ
ックの立ち下りで動作するものとする。この回路により
生成されるプライオリティセレクタカウンタ４３のエン
コード表を図１１に示す。プライオリティセレクタカウ
ンタ４３は、出力ＥＮＣＯＤＥ＜２：０＞の値に応じて
そのカウント値を１〜６に変化させる。プライオリティ
エンコーダ４２では、プライオリティセレクタカウンタ
４３のカウント値に応じて優先順位パターンの設定を行
う。
タ４３の回路構成を示す。図１０中のモード信号は、上
述のとおり機能モジュールの実装数に応じて「１」又は
「０」の値をとる。ＥＮＣＯＤＥ＜２：０＞は、プライ
オリティセレクタカウンタの出力信号であり、プライオ
リティエンコーダ４２の優先順位パターンを切り換え
る。ＳＹＳＣＬＫは回路の動作クロックを示す。アービ
トレーションタイミングはアービトレーションを行うタ
イミングで「１」となる信号を示す。本図のＦＦはクロ
ックの立ち下りで動作するものとする。この回路により
生成されるプライオリティセレクタカウンタ４３のエン
コード表を図１１に示す。プライオリティセレクタカウ
ンタ４３は、出力ＥＮＣＯＤＥ＜２：０＞の値に応じて
そのカウント値を１〜６に変化させる。プライオリティ
エンコーダ４２では、プライオリティセレクタカウンタ
４３のカウント値に応じて優先順位パターンの設定を行
う。
【００４５】ここで、プライオリティセレクタカウンタ
４３の出力ＥＮＣＯＤＥの最上位ビット＜２＞を図１０
に示すモード信号でマスクすることにより、プライオリ
ティセレクタカウンタ４３は、２ビット３進カウンタと
３ビット６進カウンタとに切り換えることが可能とな
る。つまり、モード信号「１」のとき、プライオリティ
セレクタカウンタ４３の出力信号の最上位ビットはマス
クされないので、カウント値は１〜６の値をとる。一
方、モード信号「０」のときは、最上位ビットがマスク
されるためカウント値は、１〜３の値を繰り返す。
４３の出力ＥＮＣＯＤＥの最上位ビット＜２＞を図１０
に示すモード信号でマスクすることにより、プライオリ
ティセレクタカウンタ４３は、２ビット３進カウンタと
３ビット６進カウンタとに切り換えることが可能とな
る。つまり、モード信号「１」のとき、プライオリティ
セレクタカウンタ４３の出力信号の最上位ビットはマス
クされないので、カウント値は１〜６の値をとる。一
方、モード信号「０」のときは、最上位ビットがマスク
されるためカウント値は、１〜３の値を繰り返す。
【００４６】図１２に、プライオリティセレクタカウン
タ４３のカウント値とプライオリティエンコーダ４２に
おいて設定されるプライオリティパターンとの関係を示
す。（ａ）はモード信号が「１」の場合を示し、カウン
ト値は１〜６をとり、６個のパターンが繰り返され、６
個の機能モジュールのアクセスの均一性が保障されてい
る。モード信号が「０」の場合は、カウント値は１〜３
が繰り返され、（ａ）のパターンの内、最初の３個のパ
ターンが繰り返される。したがって、機能モジュール３
１〜３３については、見かけ上、（ｂ）に示すように、
優先順位がパターンごとに変更される。したがって、最
大構成より少ない機能モジュールが実装された場合であ
っても、アクセスの均一性が保障される。
タ４３のカウント値とプライオリティエンコーダ４２に
おいて設定されるプライオリティパターンとの関係を示
す。（ａ）はモード信号が「１」の場合を示し、カウン
ト値は１〜６をとり、６個のパターンが繰り返され、６
個の機能モジュールのアクセスの均一性が保障されてい
る。モード信号が「０」の場合は、カウント値は１〜３
が繰り返され、（ａ）のパターンの内、最初の３個のパ
ターンが繰り返される。したがって、機能モジュール３
１〜３３については、見かけ上、（ｂ）に示すように、
優先順位がパターンごとに変更される。したがって、最
大構成より少ない機能モジュールが実装された場合であ
っても、アクセスの均一性が保障される。
【００４７】
【発明の効果】以上説明したように、本発明によれば、
調停時にライブロック／デッドロック等を回避すること
ができまた、余分な調停を行なうことなく、モジュール
の数に対応したラウンドロビンのカウント数を調節し、
それに応じてプライオリティパターンを設定することに
より、複数の機能モジュールからのアクセスの均一化を
図ることができる。
調停時にライブロック／デッドロック等を回避すること
ができまた、余分な調停を行なうことなく、モジュール
の数に対応したラウンドロビンのカウント数を調節し、
それに応じてプライオリティパターンを設定することに
より、複数の機能モジュールからのアクセスの均一化を
図ることができる。
【図面の簡単な説明】
【図１】従来のプライオリティエンコーダの調停方法を
示す図。
示す図。
【図２】従来の調停方法においてライブロックが発生す
る状況を説明する図。
る状況を説明する図。
【図３】従来の調停方法においてライブロックが発生す
る状況を説明する図。
る状況を説明する図。
【図４】本発明の実施形態における調停回路の構成を示
す図。
す図。
【図５】図４におけるプライオリティエンコーダの論理
値表を示す図。
値表を示す図。
【図６】図４におけるレジスタの変形例を示す図。
【図７】本発明の他の実施形態におけるムーブアウトイ
ネーブル生成回路を示す図。
ネーブル生成回路を示す図。
【図８】本発明の他の実施形態におけるプライオリティ
エンコーダ論理値表を示す図。
エンコーダ論理値表を示す図。
【図９】本発明の他の実施形態における情報処理装置の
構成を示す図。
構成を示す図。
【図１０】図９におけるプライオリティセレクタカウン
タの構成を示す図。
タの構成を示す図。
【図１１】図１０のカウンタのエンコード表を示す図。
【図１２】図９におけるカウンタとパターンとの関係を
示す図。
示す図。
１…アンドゲート ２…プライオリティエンコーダ ３…抑止回路 ４…アンドゲート ５…オアゲート ６…デコーダ ７…レジスタ ８…プライオリティセレクタカウンタ ９…アンドゲート １０…オアゲート １１…タイミング制御部 １２…フリーランカウンタ ２１，２４，２５…アンドゲート ２２…オアゲート ２３…Ｄ−ＦＦ ３１〜３６…機能モジュール ４０…バス ４１…調停回路 ４２…プライオリティエンコーダ ４３…プライオリティセレクタカウンタ ５１…資源
フロントページの続き (72)発明者 小田原 孝一 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 桜井 康智 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 加藤 慎哉 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内
Claims (5)
- 【請求項１】 Ｎ個の要求を調停する調停回路であっ
て、 Ｎ値を取りうる記憶回路と、 前記記憶回路の値に対応してＮ個の優先順位パターンを
切り換えて優先順位付けを行う回路と、 あらかじめ設定された値の順番で、前記要求の調停と同
期して前記記憶回路の値を更新する回路と、 前記要求の調停と非同期な一定周期によって、前記あら
かじめ設定された値の順番で前記記憶回路の値を更新す
る回路と、 を具備する調停回路。 - 【請求項２】 Ｎ個の要求を調停する調停回路であっ
て、 Ｎ値を取りうる記憶回路と、 前記記憶回路の値に対応してＮ個の優先順位パターンを
切り換えて優先順位付けを行う回路と、 あらかじめ設定された値の順番で、前記要求の調停と同
期して前記記憶回路の値を更新する回路と、 前記要求の調停と非同期な一定周期によって、前記記憶
回路の値をあらかじめ設定された値に更新する回路と、 を具備する調停回路。 - 【請求項３】 Ｎ個の要求を調停する調停回路であっ
て、 Ｎ値を取りうる記憶回路と、 前記記憶回路の値に対応してＮ個の優先順位パターンを
切り換えて優先順位付けを行う回路と、 あらかじめ設定された値の順番で、前記要求の調停と同
期して前記記憶回路の値を更新する回路と、 前記Ｎ個の要求の内のある要求が抑止されており、かつ
その要求が前記優先順位パターンの最高順位に割り当て
られている場合、他の要求の調停後でも、前記記憶回路
の値の更新を抑止する回路と、 を具備する調停回路。 - 【請求項４】 他の要求の調停を前提にする要求がある
場合、その要求を前記他の要求の調停後まで抑止する回
路を具備し、本抑止中、他の要求の調停後に前記記憶回
路の値の更新を行う請求項３に記載の調停回路。 - 【請求項５】 Ｎ個の要求を調停する調停回路であっ
て、 要求元の数に対応したＮ値を取りうる記憶回路と、 前記記憶回路の値に対応してＮ個の優先順位パターンを
切り換えて優先順位付けを行う回路と、 未実装の要求元がある場合、この未実装の要求元を最高
優先にする優先順位パターンを選択されないように前記
記憶回路の値を制御する回路と、 を具備する調停回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23501197A JP3614281B2 (ja) | 1997-08-29 | 1997-08-29 | 調停回路 |
| US09/030,279 US6029219A (en) | 1997-08-29 | 1998-02-25 | Arbitration circuit for arbitrating requests from multiple processors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23501197A JP3614281B2 (ja) | 1997-08-29 | 1997-08-29 | 調停回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1173397A true JPH1173397A (ja) | 1999-03-16 |
| JP3614281B2 JP3614281B2 (ja) | 2005-01-26 |
Family
ID=16979754
Family Applications (1)
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