JPH1173763A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH1173763A JPH1173763A JP9232396A JP23239697A JPH1173763A JP H1173763 A JPH1173763 A JP H1173763A JP 9232396 A JP9232396 A JP 9232396A JP 23239697 A JP23239697 A JP 23239697A JP H1173763 A JPH1173763 A JP H1173763A
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- memory
- integrated circuit
- cache
- circuit device
- Prior art date
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- Dram (AREA)
- Static Random-Access Memory (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】共有センスアンプ構成を有しつつキャッシュが
有効に利用できるメモリシステムを有する半導体集積回
路装置を提供すること。 【解決手段】隣接するメモリのバンクｎ，ｎ＋１に対し
共有されるラッチ型のセンスアンプ１１が構成されてい
る。各ビット線ＢＬｎとＢＢＬｎ、ＢＬｎ＋１とＢＢＬ
ｎ＋１には、このセンスアンプ１１とその両側のセルア
レイブロックそれぞれとの電気的接続を制御するため、
トランスファゲート１２１〜１２４が設けられている。
トランスファゲート１２１〜１２４相互間のセンスアン
プの接続線（ラッチノード）の電位を保持するため、セ
ンスアンプ部に電荷蓄積型の記憶素子１３１〜１３４を
備えている。この共有センスアンプを有する構成が隣接
するバンク間において設けられ、任意のメモリセルの列
（カラム）につながる。
有効に利用できるメモリシステムを有する半導体集積回
路装置を提供すること。 【解決手段】隣接するメモリのバンクｎ，ｎ＋１に対し
共有されるラッチ型のセンスアンプ１１が構成されてい
る。各ビット線ＢＬｎとＢＢＬｎ、ＢＬｎ＋１とＢＢＬ
ｎ＋１には、このセンスアンプ１１とその両側のセルア
レイブロックそれぞれとの電気的接続を制御するため、
トランスファゲート１２１〜１２４が設けられている。
トランスファゲート１２１〜１２４相互間のセンスアン
プの接続線（ラッチノード）の電位を保持するため、セ
ンスアンプ部に電荷蓄積型の記憶素子１３１〜１３４を
備えている。この共有センスアンプを有する構成が隣接
するバンク間において設けられ、任意のメモリセルの列
（カラム）につながる。
Description
【０００１】
【発明の属する技術分野】この発明は、特にダイナミッ
クメモリを有する半導体集積回路装置に関するもので、
特にセンスアンプ部がキャッシュとして用いられる構成
に適用される。
クメモリを有する半導体集積回路装置に関するもので、
特にセンスアンプ部がキャッシュとして用いられる構成
に適用される。
【０００２】
【従来の技術】一般的に、ダイナミックメモリは、ある
システム上で使われる場合、データ参照の局所性があ
る。このため、メモリ内のセンスアンプをキャッシュと
して用いること（センスアンプキャッシュと呼ぶ）は平
均的なレイテンシ（データの要求から転送までの時間）
を小さくするのに有効な手段である。
システム上で使われる場合、データ参照の局所性があ
る。このため、メモリ内のセンスアンプをキャッシュと
して用いること（センスアンプキャッシュと呼ぶ）は平
均的なレイテンシ（データの要求から転送までの時間）
を小さくするのに有効な手段である。
【０００３】すなわち、あるアドレス入力に従ってメモ
リセルアレイ内のロウ（行）とカラム（列）が指定さ
れ、メモリセルに対するデータのアクセス（ここでは読
み出し動作）を行った後、そのアドレスに対応するロウ
を活性化したままにしておく。つまり、上記アクセスし
たロウに属するメモリセルのデータをそれぞれのセンス
アンプにラッチしたままにしておくことにより、続くア
クセスにおいて、そのロウ内のカラムアクセスが来た場
合、すなわち、キャッシュヒットの場合には直ちにデー
タを外部に転送することができる。
リセルアレイ内のロウ（行）とカラム（列）が指定さ
れ、メモリセルに対するデータのアクセス（ここでは読
み出し動作）を行った後、そのアドレスに対応するロウ
を活性化したままにしておく。つまり、上記アクセスし
たロウに属するメモリセルのデータをそれぞれのセンス
アンプにラッチしたままにしておくことにより、続くア
クセスにおいて、そのロウ内のカラムアクセスが来た場
合、すなわち、キャッシュヒットの場合には直ちにデー
タを外部に転送することができる。
【０００４】平均的なレイテンシは、そのメモリが実装
されるシステムのアーキテクチャ、また、そのシステム
上で走るアプリケーションによるキャッシュヒットの割
合によって変わってくる。しかし、一般にはデータ参照
の局所性によりキャッシュヒット率は高いので、平均的
なレイテンシは小さくなるといえる。
されるシステムのアーキテクチャ、また、そのシステム
上で走るアプリケーションによるキャッシュヒットの割
合によって変わってくる。しかし、一般にはデータ参照
の局所性によりキャッシュヒット率は高いので、平均的
なレイテンシは小さくなるといえる。
【０００５】また、メモリの内部を複数のメモリセルア
レイとして個々に独立、同等なセルアレイブロックすな
わちバンクに分けることは、独立なロウのデータを保持
することができ独立にアクセスすることができるキャッ
シュの数を増やすことになる。これにより、キャッシュ
ヒット率が向上し、平均的レイテンシを小さくするのに
有効である。
レイとして個々に独立、同等なセルアレイブロックすな
わちバンクに分けることは、独立なロウのデータを保持
することができ独立にアクセスすることができるキャッ
シュの数を増やすことになる。これにより、キャッシュ
ヒット率が向上し、平均的レイテンシを小さくするのに
有効である。
【０００６】また、多バンク化は、バンク間でインタリ
ーブすることにより、すなわち、あるバンクでデータ転
送を行っている間などで他のバンクでロウアクセスを行
うことにより、ロウアクセス中でもデータを出し続ける
ことができるので、データ転送効率を上げることができ
る。
ーブすることにより、すなわち、あるバンクでデータ転
送を行っている間などで他のバンクでロウアクセスを行
うことにより、ロウアクセス中でもデータを出し続ける
ことができるので、データ転送効率を上げることができ
る。
【０００７】
【発明が解決しようとする課題】データ転送速度を上げ
るため多ビット化が進み、平均的なレイテンシを小さく
するために多バンク化が進んでくると、バンク間でセン
スアンプを共有する構成にする必要がある。そうしない
とチップ面積の増大が著しくなり、それに伴うコストの
増大は深刻な問題となるからである。
るため多ビット化が進み、平均的なレイテンシを小さく
するために多バンク化が進んでくると、バンク間でセン
スアンプを共有する構成にする必要がある。そうしない
とチップ面積の増大が著しくなり、それに伴うコストの
増大は深刻な問題となるからである。
【０００８】一方、このようにバンク間でセンスアンプ
を共有する構成にした場合には、バンク間の独立性が制
限されることになる。すなわち、隣り合うバンクの一方
が活性化（選択状態）のとき、他方は活性化できない。
センスアンプには、隣り合うバンクの片方のデータしか
ラッチできないからである。
を共有する構成にした場合には、バンク間の独立性が制
限されることになる。すなわち、隣り合うバンクの一方
が活性化（選択状態）のとき、他方は活性化できない。
センスアンプには、隣り合うバンクの片方のデータしか
ラッチできないからである。
【０００９】例えば、センスアンプを共有する隣り合う
バンク間での交互のアクセスに関しては、センスアンプ
は、キャッシュとして蓄えられているロウのデータと異
なるロウにアクセスされるような場合と同じ状況になる
からキャッシュとして利用することはできない。こうな
ると当然、センスアンプ、ビット線をプリチャージして
から再度センス動作を行わなければならない。
バンク間での交互のアクセスに関しては、センスアンプ
は、キャッシュとして蓄えられているロウのデータと異
なるロウにアクセスされるような場合と同じ状況になる
からキャッシュとして利用することはできない。こうな
ると当然、センスアンプ、ビット線をプリチャージして
から再度センス動作を行わなければならない。
【００１０】従って、共有センスアンプを構成するメモ
リシステムでは、センスアンプをキャッシュとして利用
する効率が下がり、平均的なレイテンシを小さくするこ
とが困難であった。
リシステムでは、センスアンプをキャッシュとして利用
する効率が下がり、平均的なレイテンシを小さくするこ
とが困難であった。
【００１１】この発明は上記事情を考慮し、その課題
は、共有センスアンプ構成を有しつつキャッシュが有効
に利用できるメモリシステムを有する半導体集積回路装
置を提供すること、また、平均的レイテンシを小さくす
るメモリシステムを有する半導体集積回路装置を提供す
ることである。
は、共有センスアンプ構成を有しつつキャッシュが有効
に利用できるメモリシステムを有する半導体集積回路装
置を提供すること、また、平均的レイテンシを小さくす
るメモリシステムを有する半導体集積回路装置を提供す
ることである。
【００１２】
【課題を解決するための手段】この発明の半導体集積回
路装置は、各々複数のメモリセルが行列状に配列される
複数のセルアレイブロックと、前記セルアレイブロック
のうち隣接する各ブロックに対し共有されるラッチ型の
センスアンプと、前記センスアンプとその両側のセルア
レイブロックそれぞれとの電気的接続を制御するトラン
スファ制御素子と、前記トランスファ制御素子相互間の
前記センスアンプの接続線の電位を保持する記憶部とを
具備したことを特徴とする。
路装置は、各々複数のメモリセルが行列状に配列される
複数のセルアレイブロックと、前記セルアレイブロック
のうち隣接する各ブロックに対し共有されるラッチ型の
センスアンプと、前記センスアンプとその両側のセルア
レイブロックそれぞれとの電気的接続を制御するトラン
スファ制御素子と、前記トランスファ制御素子相互間の
前記センスアンプの接続線の電位を保持する記憶部とを
具備したことを特徴とする。
【００１３】上記記憶部は、メモリセルの情報が複写さ
れキャッシュとして用いられる。そして、トランスファ
制御素子の非活性時にセンスアンプの動作を介して記憶
部に対する読み出しを行う。
れキャッシュとして用いられる。そして、トランスファ
制御素子の非活性時にセンスアンプの動作を介して記憶
部に対する読み出しを行う。
【００１４】この発明によれば、共有センスアンプ構成
でも各セルアレイブロックに対し独立したキャッシュが
備えられる。また、このような記憶部は共有センスアン
プ構成でないセンスアンプにおいてもキャッシュとして
の利用は有効である。このような記憶部をセンスアンプ
に備えることによって、キャッシュの利用効率を向上さ
せ、平均的レイテンシを小さくする。
でも各セルアレイブロックに対し独立したキャッシュが
備えられる。また、このような記憶部は共有センスアン
プ構成でないセンスアンプにおいてもキャッシュとして
の利用は有効である。このような記憶部をセンスアンプ
に備えることによって、キャッシュの利用効率を向上さ
せ、平均的レイテンシを小さくする。
【００１５】
【発明の実施の形態】図１は、この発明の代表的な基本
構成を示す半導体集積回路装置におけるメモリコア部の
センスアンプ周辺を示すブロック図である。ラッチ型の
センスアンプ１１は、隣接するセルアレイブロック、す
なわちバンクｎ，ｎ＋１の間に配置されている。また、
センスアンプ１１は、バンクｎまたはｎ＋１の任意の相
補な列線（ビット線）の電位関係をラッチするように構
成されている。すなわち、バンクｎに対してビット線Ｂ
ＬｎとＢＢＬｎの相補的な電位のセンス及びラッチ、バ
ンクｎ＋１に対してビット線ＢＬｎ＋１とＢＢＬｎ＋１
の相補的な電位のセンス及びラッチを行う共有型センス
アンプである。
構成を示す半導体集積回路装置におけるメモリコア部の
センスアンプ周辺を示すブロック図である。ラッチ型の
センスアンプ１１は、隣接するセルアレイブロック、す
なわちバンクｎ，ｎ＋１の間に配置されている。また、
センスアンプ１１は、バンクｎまたはｎ＋１の任意の相
補な列線（ビット線）の電位関係をラッチするように構
成されている。すなわち、バンクｎに対してビット線Ｂ
ＬｎとＢＢＬｎの相補的な電位のセンス及びラッチ、バ
ンクｎ＋１に対してビット線ＢＬｎ＋１とＢＢＬｎ＋１
の相補的な電位のセンス及びラッチを行う共有型センス
アンプである。
【００１６】上記各ビット線には、このセンスアンプ１
１とその両側のセルアレイブロックそれぞれとの電気的
接続を制御するため分離制御信号ＩＳＯ（ＩＳＯｎ，Ｉ
ＳＯｎ＋１）によりゲート制御されるトランスファゲー
ト１２１〜１２４が設けられている。さらに、トランス
ファゲート１２１〜１２４相互間のセンスアンプの接続
線の電位、すなわち、ラッチノードの電位を保持するた
め、センスアンプ部に電荷蓄積型の記憶素子１３１〜１
３４を備えている。このような共有センスアンプを有す
る構成が、隣接するバンク間において設けられ、任意の
メモリセルの列（カラム）につながる。電荷蓄積型の記
憶素子は占有面積が比較的小さく、センスアンプ部内に
設けるのに適している。
１とその両側のセルアレイブロックそれぞれとの電気的
接続を制御するため分離制御信号ＩＳＯ（ＩＳＯｎ，Ｉ
ＳＯｎ＋１）によりゲート制御されるトランスファゲー
ト１２１〜１２４が設けられている。さらに、トランス
ファゲート１２１〜１２４相互間のセンスアンプの接続
線の電位、すなわち、ラッチノードの電位を保持するた
め、センスアンプ部に電荷蓄積型の記憶素子１３１〜１
３４を備えている。このような共有センスアンプを有す
る構成が、隣接するバンク間において設けられ、任意の
メモリセルの列（カラム）につながる。電荷蓄積型の記
憶素子は占有面積が比較的小さく、センスアンプ部内に
設けるのに適している。
【００１７】この発明の構成によれば、例えば、トラン
スファゲート１２１，１２２を活性化させた一方のバン
クｎから、あるワード線（行）に接続された複数のメモ
リセルのデータが各センスアンプ１１によってセンス増
幅されたとき、記憶素子１３１，１３２に一時的に格納
しておく。次に、代わって他方のバンクｎ＋１側が活性
化され、その後、再び一方のバンクｎの上記と同じワー
ド線に接続された任意のメモリセルの読み出しがなされ
る場合（キャッシュヒット）には、トランスファゲート
１２１〜１２４を非活性としてバンクｎ，センスアンプ
１１間を分離し、上記記憶素子１３１，１３２からデー
タが高速にセンスアンプ１１に読み出される。上記の他
方のバンクｎ＋１側がアクセスされたときにも同様にす
る。例えば、バンクｎ＋１のあるワード線に接続された
複数のメモリセルのデータが各センスアンプ１１によっ
てセンス増幅され、このときのデータを記憶素子１３
３，１３４にキャッシュとして一時的に格納しておく。
次のアクセスでキャッシュヒットすれば上述と同様にバ
ンク・センスアンプ間を分離して、上記記憶素子（１３
３，１３４）からデータを高速に各センスアンプ１１か
ら読み出すことができる。
スファゲート１２１，１２２を活性化させた一方のバン
クｎから、あるワード線（行）に接続された複数のメモ
リセルのデータが各センスアンプ１１によってセンス増
幅されたとき、記憶素子１３１，１３２に一時的に格納
しておく。次に、代わって他方のバンクｎ＋１側が活性
化され、その後、再び一方のバンクｎの上記と同じワー
ド線に接続された任意のメモリセルの読み出しがなされ
る場合（キャッシュヒット）には、トランスファゲート
１２１〜１２４を非活性としてバンクｎ，センスアンプ
１１間を分離し、上記記憶素子１３１，１３２からデー
タが高速にセンスアンプ１１に読み出される。上記の他
方のバンクｎ＋１側がアクセスされたときにも同様にす
る。例えば、バンクｎ＋１のあるワード線に接続された
複数のメモリセルのデータが各センスアンプ１１によっ
てセンス増幅され、このときのデータを記憶素子１３
３，１３４にキャッシュとして一時的に格納しておく。
次のアクセスでキャッシュヒットすれば上述と同様にバ
ンク・センスアンプ間を分離して、上記記憶素子（１３
３，１３４）からデータを高速に各センスアンプ１１か
ら読み出すことができる。
【００１８】センスアンプ１１の部分に記憶素子１３１
〜１３４が形成されるので、これら記憶素子からセンス
アンプ１１へのデータのセンス動作には、ビット線に等
価的に接続された容量の影響がない。従って、通常のセ
ンスアンプ動作に比べて非常に速い。すなわち、この構
成により、バンク間の共有センスアンプ構成を有しつ
つ、バンク相互間でキャッシュヒットを利用することが
できるのである。
〜１３４が形成されるので、これら記憶素子からセンス
アンプ１１へのデータのセンス動作には、ビット線に等
価的に接続された容量の影響がない。従って、通常のセ
ンスアンプ動作に比べて非常に速い。すなわち、この構
成により、バンク間の共有センスアンプ構成を有しつ
つ、バンク相互間でキャッシュヒットを利用することが
できるのである。
【００１９】図２は、この発明の第１の実施形態に係る
半導体集積回路装置におけるメモリコア部のセンスアン
プ周辺を示す回路図である。これは、図１の構成の要部
の具体的構成例を示しており、隣接するバンクｎ，ｎ＋
１に対し共有されるラッチ型のセンスアンプ１１の１つ
の構成を示している。図１の構成と同等の個所には同一
の符号を付す。
半導体集積回路装置におけるメモリコア部のセンスアン
プ周辺を示す回路図である。これは、図１の構成の要部
の具体的構成例を示しており、隣接するバンクｎ，ｎ＋
１に対し共有されるラッチ型のセンスアンプ１１の１つ
の構成を示している。図１の構成と同等の個所には同一
の符号を付す。
【００２０】センスアンプ１１は、バンクｎまたはｎ＋
１の任意の列線（ビット線）ＢＬｎまたはＢＬｎ＋１
と、その相補なＢＢＬｎまたはＢＢＬｎ＋１の電位関係
をラッチするように構成されている。便宜上、ビット線
ＢＬｎまたはＢＬｎ＋１と接続される配線をセンス線Ｓ
Ａｎ、ビット線ＢＢＬｎまたはＢＢＬｎ＋１と接続され
る配線をセンス線ＢＳＡｎとする。
１の任意の列線（ビット線）ＢＬｎまたはＢＬｎ＋１
と、その相補なＢＢＬｎまたはＢＢＬｎ＋１の電位関係
をラッチするように構成されている。便宜上、ビット線
ＢＬｎまたはＢＬｎ＋１と接続される配線をセンス線Ｓ
Ａｎ、ビット線ＢＢＬｎまたはＢＢＬｎ＋１と接続され
る配線をセンス線ＢＳＡｎとする。
【００２１】センスアンプ１１は、制御信号ＳＡＰがソ
ースに供給されるＰチャネルＭＯＳトランジスタ１１
１，１１２のドレインがそれぞれセンス線ＢＳＡｎ，Ｓ
Ａｎに接続されている。トランジスタ１１１のゲートは
センス線ＳＡｎに、トランジスタ１１２のゲートはセン
ス線ＢＳＡｎに接続されている。また、制御信号／ＳＡ
Ｎ（先頭の／は図では上にバーを付す）がソースに供給
されるＮチャネルＭＯＳトランジスタ１１３，１１４の
ドレインがそれぞれセンス線ＢＳＡｎ，ＳＡｎに接続さ
れている。トランジスタ１１3 のゲートはセンス線ＳＡ
ｎに、トランジスタ１１４のゲートはセンス線ＢＳＡｎ
に接続されている。なお、制御信号ＳＡＰは、イネーブ
ル時はセンスアンプの高電位電源、制御信号／ＳＡＮ
は、イネーブル時はセンスアンプの低電位電源（接地電
位）に設定される。また、制御信号ＳＡＰ、／ＳＡＮ
は、非活性時には各トランジスタ１１１〜１１４のしき
い電圧を越えないような中間電位に設定される。
ースに供給されるＰチャネルＭＯＳトランジスタ１１
１，１１２のドレインがそれぞれセンス線ＢＳＡｎ，Ｓ
Ａｎに接続されている。トランジスタ１１１のゲートは
センス線ＳＡｎに、トランジスタ１１２のゲートはセン
ス線ＢＳＡｎに接続されている。また、制御信号／ＳＡ
Ｎ（先頭の／は図では上にバーを付す）がソースに供給
されるＮチャネルＭＯＳトランジスタ１１３，１１４の
ドレインがそれぞれセンス線ＢＳＡｎ，ＳＡｎに接続さ
れている。トランジスタ１１3 のゲートはセンス線ＳＡ
ｎに、トランジスタ１１４のゲートはセンス線ＢＳＡｎ
に接続されている。なお、制御信号ＳＡＰは、イネーブ
ル時はセンスアンプの高電位電源、制御信号／ＳＡＮ
は、イネーブル時はセンスアンプの低電位電源（接地電
位）に設定される。また、制御信号ＳＡＰ、／ＳＡＮ
は、非活性時には各トランジスタ１１１〜１１４のしき
い電圧を越えないような中間電位に設定される。
【００２２】センス線ＢＳＡｎは、グローバルデータ線
ＢＤＱ（ＤＱとは相補関係にある信号線）とＮチャネル
ＭＯＳトランジスタ１１７の電流通路を介して電気的に
接続される。センス線ＳＡｎは、グローバルデータ線Ｄ
ＱとＮチャネルＭＯＳトランジスタ１１８の電流通路を
介して電気的に接続される。これらトランジスタ１１
７，１１８のゲートにはカラム選択信号ＣＳＬが供給さ
れる。
ＢＤＱ（ＤＱとは相補関係にある信号線）とＮチャネル
ＭＯＳトランジスタ１１７の電流通路を介して電気的に
接続される。センス線ＳＡｎは、グローバルデータ線Ｄ
ＱとＮチャネルＭＯＳトランジスタ１１８の電流通路を
介して電気的に接続される。これらトランジスタ１１
７，１１８のゲートにはカラム選択信号ＣＳＬが供給さ
れる。
【００２３】電荷蓄積型の記憶素子１３１〜１３４は、
バンク内のメモリセルＭＣと同様の、電荷蓄積用のキャ
パシタＣとゲートトランジスタ（ＮチャネルＭＯＳトラ
ンジスタ）ＴｒとキャパシタＣからなる。すなわち、記
憶素子１３１〜１３４は、メモリセルＭＣと同じ製造工
程で形成される。
バンク内のメモリセルＭＣと同様の、電荷蓄積用のキャ
パシタＣとゲートトランジスタ（ＮチャネルＭＯＳトラ
ンジスタ）ＴｒとキャパシタＣからなる。すなわち、記
憶素子１３１〜１３４は、メモリセルＭＣと同じ製造工
程で形成される。
【００２４】バンクｎ側の一時記憶素子（キャッシュ）
として機能する、記憶素子１３１のトランジスタＴｒの
ドレインはセンス線ＢＳＡｎに、記憶素子１３２のトラ
ンジスタＴｒのドレインはセンス線ＳＡｎに接続され
る。バンクｎ＋１側のキャッシュとして機能する、記憶
素子１３３のトランジスタＴｒのドレインはセンス線Ｂ
ＳＡｎに、記憶素子１３４のトランジスタＴｒのドレイ
ンはセンス線ＳＡｎに接続される。
として機能する、記憶素子１３１のトランジスタＴｒの
ドレインはセンス線ＢＳＡｎに、記憶素子１３２のトラ
ンジスタＴｒのドレインはセンス線ＳＡｎに接続され
る。バンクｎ＋１側のキャッシュとして機能する、記憶
素子１３３のトランジスタＴｒのドレインはセンス線Ｂ
ＳＡｎに、記憶素子１３４のトランジスタＴｒのドレイ
ンはセンス線ＳＡｎに接続される。
【００２５】すなわち、バンクｎ側のキャッシュとなる
記憶素子１３１，１３２は、互いに相補的なセンスデー
タを記憶する。つまり、記憶素子１３１，１３２二つ一
組を１個のユニットとして、１ビットを記憶するキャッ
シュセルＣＣＬｎが構成される。このため、記憶素子１
３１，１３２両トランジスタのゲートはキャッシュ用の
ワード線ＣＷＬｎにより制御される。また、同様にバン
クｎ＋１側のキャッシュとなる記憶素子１３３，１３４
は、互いに相補的なセンスデータを記憶する。つまり、
記憶素子１３３，１３４二つ一組を１個のユニットとし
て、１ビットを記憶するキャッシュセルＣＣＬｎ＋１が
構成される。このため、記憶素子１３３，１３４両トラ
ンジスタのゲートはキャッシュ用のワード線ＣＷＬｎ＋
１により制御される。
記憶素子１３１，１３２は、互いに相補的なセンスデー
タを記憶する。つまり、記憶素子１３１，１３２二つ一
組を１個のユニットとして、１ビットを記憶するキャッ
シュセルＣＣＬｎが構成される。このため、記憶素子１
３１，１３２両トランジスタのゲートはキャッシュ用の
ワード線ＣＷＬｎにより制御される。また、同様にバン
クｎ＋１側のキャッシュとなる記憶素子１３３，１３４
は、互いに相補的なセンスデータを記憶する。つまり、
記憶素子１３３，１３４二つ一組を１個のユニットとし
て、１ビットを記憶するキャッシュセルＣＣＬｎ＋１が
構成される。このため、記憶素子１３３，１３４両トラ
ンジスタのゲートはキャッシュ用のワード線ＣＷＬｎ＋
１により制御される。
【００２６】トランスファゲート１２１は、センス線Ｂ
ＳＡｎとビット線ＢＢＬとの間に電流通路を形成し、ト
ランスファゲート１２２は、センス線ＳＡｎとビット線
ＢＬとの間に電流通路を形成する。両トランスファゲー
ト１２１，１２２は、分離制御信号ＩＳＯｎによりゲー
ト制御され、キャッシュセルＣＣＬｎとメモリセルＭＣ
の配列するバンクｎとの間を電気的に接続／分離制御す
る。
ＳＡｎとビット線ＢＢＬとの間に電流通路を形成し、ト
ランスファゲート１２２は、センス線ＳＡｎとビット線
ＢＬとの間に電流通路を形成する。両トランスファゲー
ト１２１，１２２は、分離制御信号ＩＳＯｎによりゲー
ト制御され、キャッシュセルＣＣＬｎとメモリセルＭＣ
の配列するバンクｎとの間を電気的に接続／分離制御す
る。
【００２７】また、トランスファゲート１２３は、セン
ス線ＢＳＡｎとビット線ＢＢＬ＋１との間に電流通路を
形成し、トランスファゲート１２４は、センス線ＳＡｎ
とビット線ＢＬｎ＋１との間に電流通路を形成する。両
トランスファゲート１２３，１２４は、分離制御信号Ｉ
ＳＯｎ＋１によりゲート制御され、キャッシュセルＣＣ
Ｌｎ＋１とメモリセルＭＣの配列するバンクｎ＋１との
間を電気的に接続／分離制御する。
ス線ＢＳＡｎとビット線ＢＢＬ＋１との間に電流通路を
形成し、トランスファゲート１２４は、センス線ＳＡｎ
とビット線ＢＬｎ＋１との間に電流通路を形成する。両
トランスファゲート１２３，１２４は、分離制御信号Ｉ
ＳＯｎ＋１によりゲート制御され、キャッシュセルＣＣ
Ｌｎ＋１とメモリセルＭＣの配列するバンクｎ＋１との
間を電気的に接続／分離制御する。
【００２８】メモリセル（ＭＣ）は、便宜上、バンクｎ
内のワード線ＷＬｎのうちの任意のｌ番目のロウと、ｍ
番目のロウに属する図示のカラムに接続されたセルを代
表的に示している。また、バンクｎ＋１内のワード線Ｗ
Ｌｎ＋１のうちの任意のｌ番目のロウと、ｍ番目のロウ
に属する図示のカラムに接続されたセルを代表的に示し
ている。
内のワード線ＷＬｎのうちの任意のｌ番目のロウと、ｍ
番目のロウに属する図示のカラムに接続されたセルを代
表的に示している。また、バンクｎ＋１内のワード線Ｗ
Ｌｎ＋１のうちの任意のｌ番目のロウと、ｍ番目のロウ
に属する図示のカラムに接続されたセルを代表的に示し
ている。
【００２９】図３は、図２の回路動作の一例を示す波形
図である。なお、図中のプリチャージｐｒｅｃｈは、ビ
ット線のプリチャージ電位であり、ビット線センス用の
高電位レベルよりも低く、低電位レベルより高い中間の
電位である。この発明の本質ではないので、図示しない
が、図２では例えばビット線ＢＬ，ＢＢＬの端部、ＢＬ
＋１，ＢＢＬ＋１の端部に供給源が設けられている。
図である。なお、図中のプリチャージｐｒｅｃｈは、ビ
ット線のプリチャージ電位であり、ビット線センス用の
高電位レベルよりも低く、低電位レベルより高い中間の
電位である。この発明の本質ではないので、図示しない
が、図２では例えばビット線ＢＬ，ＢＢＬの端部、ＢＬ
＋１，ＢＢＬ＋１の端部に供給源が設けられている。
【００３０】まず、バンクｎのロウｌにアクセス（ここ
では読み出し動作）が発生する（図３の３１）。ここ
で、このアクセスはバンクｎのロウｌに対する最初のア
クセス、あるいは以前のアクセスでのデータがキャッシ
ュとして保存されていないものとする。バンクｎのワー
ド線ＷＬｎ，ｌが立ち上がり、分離制御信号ＩＳＯｎが
立ち上がることにより、バンクｎのビット線とセンスア
ンプ１１が接続される。このとき、信号ＩＳＯｎ＋１
は、ＧＮＤレベルを保ち、バンクｎ＋１のビット線（Ｂ
Ｌｎ＋１，ＢＢＬｎ＋１）とセンスアンプ１１とは分離
している。
では読み出し動作）が発生する（図３の３１）。ここ
で、このアクセスはバンクｎのロウｌに対する最初のア
クセス、あるいは以前のアクセスでのデータがキャッシ
ュとして保存されていないものとする。バンクｎのワー
ド線ＷＬｎ，ｌが立ち上がり、分離制御信号ＩＳＯｎが
立ち上がることにより、バンクｎのビット線とセンスア
ンプ１１が接続される。このとき、信号ＩＳＯｎ＋１
は、ＧＮＤレベルを保ち、バンクｎ＋１のビット線（Ｂ
Ｌｎ＋１，ＢＢＬｎ＋１）とセンスアンプ１１とは分離
している。
【００３１】ワード線ＷＬｎ，１に接続されたメモリセ
ルの電荷がビット線対、ＢＬ，ＢＢＬの電位差となって
現れたらセンスアンプ１１を活性化し、その電位差を十
分に増幅した後、カラムアクセスを行うことができる。
すなわち、指定されたカラムの選択信号ＣＳＬによりト
ランジスタ１１７，１１８がオンし、センスアンプ１１
のラッチデータがグローバルデータ線ＤＱ，ＢＤＱに伝
達される（データ転送系の動作）。
ルの電荷がビット線対、ＢＬ，ＢＢＬの電位差となって
現れたらセンスアンプ１１を活性化し、その電位差を十
分に増幅した後、カラムアクセスを行うことができる。
すなわち、指定されたカラムの選択信号ＣＳＬによりト
ランジスタ１１７，１１８がオンし、センスアンプ１１
のラッチデータがグローバルデータ線ＤＱ，ＢＤＱに伝
達される（データ転送系の動作）。
【００３２】その後、隣のバンクｎ＋１へアクセスされ
る場合は、ＷＬｎ，ｌを立ち下げてデータをセルに保存
した後、バンクｎ＋１への動作に移らねばならない。こ
の手順は従来の技術と同様であるが、この発明では、次
のアクセスにおけるビット線対、センスアンプのプリチ
ャージが開始される以前に、センスアンプ部に設けられ
たキャッシュ用のワード線ＣＷＬｎを立ち上げ、ラッチ
データをキャッシュセルＣＣＬｎに保存している（３
２）。
る場合は、ＷＬｎ，ｌを立ち下げてデータをセルに保存
した後、バンクｎ＋１への動作に移らねばならない。こ
の手順は従来の技術と同様であるが、この発明では、次
のアクセスにおけるビット線対、センスアンプのプリチ
ャージが開始される以前に、センスアンプ部に設けられ
たキャッシュ用のワード線ＣＷＬｎを立ち上げ、ラッチ
データをキャッシュセルＣＣＬｎに保存している（３
２）。
【００３３】通常、ダイナミックメモリセル（ＭＣ）で
は、ゲートトランジスタ（Ｔｒ）のしきい電圧落ちによ
って十分な電荷のリストアができなくなるのを防ぐた
め、ワード線のハイレベルには電源電位よりも高い昇圧
電位を用いる。しかし、この発明に関するキャッシュセ
ルＣＣＬｎは、二つの記憶素子１３１，１３２を相補的
に用いることによって、キャッシュ用のワード線のハイ
レベルを昇圧電位以下の電源電位を使用しても充分な電
荷をキャッシュセルに蓄えることができるようになって
いる。すなわち、信号ＣＷＬｎによりキャッシュセルＣ
ＣＬｎを動作させると、センスアンプのラッチデータに
準じた相補的な電位の差が二つの記憶素子１３１，１３
２に蓄積されるからである。キャッシュセルＣＣＬｎ＋
１も同様であり、二つの記憶素子１３３，１３４を相補
的に用いることによって、キャッシュ用のワード線のハ
イレベル（ＣＷＬｎ＋１）を昇圧電位以下の電源電位を
使用しても充分な電荷をキャッシュセルに蓄えることが
でき、相補的な電位差を持つデータの蓄積によって容易
にセンス増幅ができるようになっている。
は、ゲートトランジスタ（Ｔｒ）のしきい電圧落ちによ
って十分な電荷のリストアができなくなるのを防ぐた
め、ワード線のハイレベルには電源電位よりも高い昇圧
電位を用いる。しかし、この発明に関するキャッシュセ
ルＣＣＬｎは、二つの記憶素子１３１，１３２を相補的
に用いることによって、キャッシュ用のワード線のハイ
レベルを昇圧電位以下の電源電位を使用しても充分な電
荷をキャッシュセルに蓄えることができるようになって
いる。すなわち、信号ＣＷＬｎによりキャッシュセルＣ
ＣＬｎを動作させると、センスアンプのラッチデータに
準じた相補的な電位の差が二つの記憶素子１３１，１３
２に蓄積されるからである。キャッシュセルＣＣＬｎ＋
１も同様であり、二つの記憶素子１３３，１３４を相補
的に用いることによって、キャッシュ用のワード線のハ
イレベル（ＣＷＬｎ＋１）を昇圧電位以下の電源電位を
使用しても充分な電荷をキャッシュセルに蓄えることが
でき、相補的な電位差を持つデータの蓄積によって容易
にセンス増幅ができるようになっている。
【００３４】続く、バンクｎ＋１、ロウｍへのアクセス
（３３）は、バンクｎ＋１のロウｍに対する最初のアク
セス、あるいは以前のアクセスでのデータがキャッシュ
として保存されていないものとする。これは、前のバン
クｎのアクセスと全く同様に行われ、プリチャージの前
に、キャッシュ用のワード線ＣＷＬｎ＋１を立ち上げ、
データをキャッシュセルＣＣＬｎ＋１に保存する（３
４）。このキャッシュセルＣＣＬｎ＋１も上述と同様、
二つの記憶素子１３３，１３４を相補的に用いることに
よって、キャッシュ用のワード線のハイレベル（ＣＷＬ
ｎ＋１）を昇圧電位以下の電源電位を使用しても充分な
電荷をキャッシュセルに蓄えることができる。
（３３）は、バンクｎ＋１のロウｍに対する最初のアク
セス、あるいは以前のアクセスでのデータがキャッシュ
として保存されていないものとする。これは、前のバン
クｎのアクセスと全く同様に行われ、プリチャージの前
に、キャッシュ用のワード線ＣＷＬｎ＋１を立ち上げ、
データをキャッシュセルＣＣＬｎ＋１に保存する（３
４）。このキャッシュセルＣＣＬｎ＋１も上述と同様、
二つの記憶素子１３３，１３４を相補的に用いることに
よって、キャッシュ用のワード線のハイレベル（ＣＷＬ
ｎ＋１）を昇圧電位以下の電源電位を使用しても充分な
電荷をキャッシュセルに蓄えることができる。
【００３５】そして、再びバンクｎ、ロウｌに対してア
クセスされるとすると、ＩＳＯｎ，ＩＳＯｎ＋１をＧＮ
Ｄに保ってビット線（ＢＬｎ，ＢＢＬｎ，ＢＬｎ＋１，
ＢＢＬｎ＋１）とセンス線（ＳＡｎ，ＢＳＡｎ）を電気
的に分離したまま、信号ＣＷＬｎを立ち上げて（３
５）、キャッシュセルＣＣＬｎの蓄積データをセンスア
ンプ１１により増幅する。このセンス動作は、上述した
ように、ビット線に等価的に接続された容量の影響がな
いので、通常のセンスアンプ動作に比べて非常に速い。
また、キャッシュ用のワード線ＣＷＬｎのハイレベルに
昇圧電位を用いる必要がないため、立ち上がり時間が短
くなることもアクセス時間が短縮できる一つの要因にな
る。
クセスされるとすると、ＩＳＯｎ，ＩＳＯｎ＋１をＧＮ
Ｄに保ってビット線（ＢＬｎ，ＢＢＬｎ，ＢＬｎ＋１，
ＢＢＬｎ＋１）とセンス線（ＳＡｎ，ＢＳＡｎ）を電気
的に分離したまま、信号ＣＷＬｎを立ち上げて（３
５）、キャッシュセルＣＣＬｎの蓄積データをセンスア
ンプ１１により増幅する。このセンス動作は、上述した
ように、ビット線に等価的に接続された容量の影響がな
いので、通常のセンスアンプ動作に比べて非常に速い。
また、キャッシュ用のワード線ＣＷＬｎのハイレベルに
昇圧電位を用いる必要がないため、立ち上がり時間が短
くなることもアクセス時間が短縮できる一つの要因にな
る。
【００３６】その後、データ転送系が動作している間に
信号ＩＳＯｎとＷＬｎ，ｌを立ち上げ、データをリスト
アすればよい。ＣＷＬｎが立ち下がる前にＣＣＬｎの電
位が変わっているのはその時点でカラムライトが起き、
ビット線が反転したことを示している（３６）。
信号ＩＳＯｎとＷＬｎ，ｌを立ち上げ、データをリスト
アすればよい。ＣＷＬｎが立ち下がる前にＣＣＬｎの電
位が変わっているのはその時点でカラムライトが起き、
ビット線が反転したことを示している（３６）。
【００３７】そしてまた、バンクｎ＋１にアクセスさ
れ、キャッシュヒットのときはＩＳＯｎ，ＩＳＯｎ＋１
をＧＮＤに保ってビット線とセンス線を電気的に分離し
たまま、信号ＣＷＬｎ＋１を立ち上げて（３７）、キャ
ッシュセルＣＣＬｎ＋１の蓄積データをセンスアンプ１
１により増幅する。キャッシュヒットでない場合は通常
のメモリセルからの読み出し、すなわちＩＳＯｎ＋１を
立ち上げ、ビット線プリチャージ電位から、ここではＢ
Ｌｎ＋１，ＢＢＬｎ＋１いずれかのビット線に接続され
るメモリセル（ＭＣ）の蓄積データとの電位差が現れた
ところでセンスアンプ１１を動作させ、データをラッチ
する。もし、続くアクセスがバンクｎ＋１でない場合は
データをセンスアンプにラッチしたままでいることもで
きるし、関係なく毎回プリチャージしても良い。
れ、キャッシュヒットのときはＩＳＯｎ，ＩＳＯｎ＋１
をＧＮＤに保ってビット線とセンス線を電気的に分離し
たまま、信号ＣＷＬｎ＋１を立ち上げて（３７）、キャ
ッシュセルＣＣＬｎ＋１の蓄積データをセンスアンプ１
１により増幅する。キャッシュヒットでない場合は通常
のメモリセルからの読み出し、すなわちＩＳＯｎ＋１を
立ち上げ、ビット線プリチャージ電位から、ここではＢ
Ｌｎ＋１，ＢＢＬｎ＋１いずれかのビット線に接続され
るメモリセル（ＭＣ）の蓄積データとの電位差が現れた
ところでセンスアンプ１１を動作させ、データをラッチ
する。もし、続くアクセスがバンクｎ＋１でない場合は
データをセンスアンプにラッチしたままでいることもで
きるし、関係なく毎回プリチャージしても良い。
【００３８】このように、キャッシュセル（ＣＣＬｎま
たはＣＣＬｎ＋１）は、２つの記憶素子を相補的に用い
て１ビットを記憶する構成を１ユニットとしているの
で、キャッシュ用のワード線のハイレベル（ＣＷＬｎま
たはＣＷＬｎ＋１）を昇圧電位以下の電源電位を使用し
ても充分な電荷をキャッシュセルに蓄えることができ
る。そして、上記キャッシュセルのセンス動作は、ビッ
ト線に等価的に接続された容量の影響がないので、通常
のセンスアンプ動作に比べて非常に速い。また、キャッ
シュ用のワード線のハイレベルに昇圧電位を用いる必要
がないため、立ち上がり時間が短くなり、アクセス時間
の短縮に寄与する。
たはＣＣＬｎ＋１）は、２つの記憶素子を相補的に用い
て１ビットを記憶する構成を１ユニットとしているの
で、キャッシュ用のワード線のハイレベル（ＣＷＬｎま
たはＣＷＬｎ＋１）を昇圧電位以下の電源電位を使用し
ても充分な電荷をキャッシュセルに蓄えることができ
る。そして、上記キャッシュセルのセンス動作は、ビッ
ト線に等価的に接続された容量の影響がないので、通常
のセンスアンプ動作に比べて非常に速い。また、キャッ
シュ用のワード線のハイレベルに昇圧電位を用いる必要
がないため、立ち上がり時間が短くなり、アクセス時間
の短縮に寄与する。
【００３９】図４は、この発明の第２の実施形態に係る
半導体集積回路装置におけるメモリコア部のセンスアン
プ周辺を示す回路図であり、図２の構成と比べてキャッ
シュセルを増やした構成となっている。これにより、キ
ャッシュヒットの効率が向上する。他の構成は図２の構
成と同様であり、同等の個所には同一の符号を付して説
明を省略する。
半導体集積回路装置におけるメモリコア部のセンスアン
プ周辺を示す回路図であり、図２の構成と比べてキャッ
シュセルを増やした構成となっている。これにより、キ
ャッシュヒットの効率が向上する。他の構成は図２の構
成と同様であり、同等の個所には同一の符号を付して説
明を省略する。
【００４０】すなわち、図２の構成例では、各々１つの
バンクに対し、１つのロウ分のセルのデータがキャッシ
ュとして蓄えられるが、この図４の構成例では、各々１
つのバンクに対し、２つのロウ分のセルのデータがキャ
ッシュとして蓄えることができる。従って、この図４で
は、１つのセンスアンプ１１あたり、バンクｎ側のキャ
ッシュセルＣＣＬｎ，０、ＣＣＬｎ，１、及び、バンク
ｎ＋１側のキャッシュセルＣＣＬｎ＋１，０、ＣＣＬｎ
＋１，１が設けられる。それぞれのキャッシュセルは図
２のキャッシュセルＣＣＬｎまたはＣＣＬｎ＋１の構成
と同様である。
バンクに対し、１つのロウ分のセルのデータがキャッシ
ュとして蓄えられるが、この図４の構成例では、各々１
つのバンクに対し、２つのロウ分のセルのデータがキャ
ッシュとして蓄えることができる。従って、この図４で
は、１つのセンスアンプ１１あたり、バンクｎ側のキャ
ッシュセルＣＣＬｎ，０、ＣＣＬｎ，１、及び、バンク
ｎ＋１側のキャッシュセルＣＣＬｎ＋１，０、ＣＣＬｎ
＋１，１が設けられる。それぞれのキャッシュセルは図
２のキャッシュセルＣＣＬｎまたはＣＣＬｎ＋１の構成
と同様である。
【００４１】図５は、図４の回路動作の一例を示す波形
図である。なお、図中のプリチャージｐｒｅｃｈは、ビ
ット線のプリチャージ電位であり、ビット線センス用の
高電位レベルよりも低く、低電位レベルより高い中間の
電位である。この発明の本質ではないので、図示しない
が、図４では例えばビット線ＢＬ，ＢＢＬの端部、ＢＬ
＋１，ＢＢＬ＋１の端部に供給源が設けられている。
図である。なお、図中のプリチャージｐｒｅｃｈは、ビ
ット線のプリチャージ電位であり、ビット線センス用の
高電位レベルよりも低く、低電位レベルより高い中間の
電位である。この発明の本質ではないので、図示しない
が、図４では例えばビット線ＢＬ，ＢＢＬの端部、ＢＬ
＋１，ＢＢＬ＋１の端部に供給源が設けられている。
【００４２】まず、バンクｎのロウｌにアクセス（ここ
では読み出し動作）される（図５の５１）。ここで、こ
のアクセスはバンクｎのロウｌに対する最初のアクセ
ス、あるいは以前のアクセスでのデータがキャッシュと
して保存されていないものとする。バンクｎのワード線
ＷＬｎ，ｌが立ち上がり、分離制御信号ＩＳＯｎが立ち
上がることにより、バンクｎのビット線とセンスアンプ
１１が接続される。このとき、信号ＩＳＯｎ＋１は、Ｇ
ＮＤレベルを保ち、バンクｎ＋１のビット線（ＢＬｎ＋
１，ＢＢＬｎ＋１）とセンスアンプ１１とは分離してい
る。そして、第１の実施形態と同様の手順でバンクｎ、
ロウｌのデータがセンスアンプ１１へ読み出され、次の
プリチャージの前にキャッシュセルＣＣＬｎ，０にデー
タが保存される（５２）。
では読み出し動作）される（図５の５１）。ここで、こ
のアクセスはバンクｎのロウｌに対する最初のアクセ
ス、あるいは以前のアクセスでのデータがキャッシュと
して保存されていないものとする。バンクｎのワード線
ＷＬｎ，ｌが立ち上がり、分離制御信号ＩＳＯｎが立ち
上がることにより、バンクｎのビット線とセンスアンプ
１１が接続される。このとき、信号ＩＳＯｎ＋１は、Ｇ
ＮＤレベルを保ち、バンクｎ＋１のビット線（ＢＬｎ＋
１，ＢＢＬｎ＋１）とセンスアンプ１１とは分離してい
る。そして、第１の実施形態と同様の手順でバンクｎ、
ロウｌのデータがセンスアンプ１１へ読み出され、次の
プリチャージの前にキャッシュセルＣＣＬｎ，０にデー
タが保存される（５２）。
【００４３】次に、バンクは同じバンクｎであるが、異
なるロウｍへのアクセスがなされる（５３）。このアク
セスはバンクｎのロウｍに対する最初のアクセス、ある
いは以前のアクセスでのデータがキャッシュとして保存
されていないものとする。第１の実施形態と同様の手順
でバンクｎ、ロウｍのデータがセンスアンプ１１へ読み
出され、次のプリチャージの前にキャッシュセルＣＣＬ
ｎ，１にデータが保存される（５４）。
なるロウｍへのアクセスがなされる（５３）。このアク
セスはバンクｎのロウｍに対する最初のアクセス、ある
いは以前のアクセスでのデータがキャッシュとして保存
されていないものとする。第１の実施形態と同様の手順
でバンクｎ、ロウｍのデータがセンスアンプ１１へ読み
出され、次のプリチャージの前にキャッシュセルＣＣＬ
ｎ，１にデータが保存される（５４）。
【００４４】そして、再びバンクｎ、ロウｌに対してア
クセスされるとすると、ＩＳＯｎ，ＩＳＯｎ＋１をＧＮ
Ｄに保ってビット線（ＢＬｎ，ＢＢＬｎ，ＢＬｎ＋１，
ＢＢＬｎ＋１）とセンス線（ＳＡｎ，ＢＳＡｎ）を電気
的に分離したまま、信号ＣＷＬｎ，０を立ち上げて（５
５）、キャッシュセルＣＣＬｎ，０の蓄積データをセン
スアンプ１１により高速に読み出す。
クセスされるとすると、ＩＳＯｎ，ＩＳＯｎ＋１をＧＮ
Ｄに保ってビット線（ＢＬｎ，ＢＢＬｎ，ＢＬｎ＋１，
ＢＢＬｎ＋１）とセンス線（ＳＡｎ，ＢＳＡｎ）を電気
的に分離したまま、信号ＣＷＬｎ，０を立ち上げて（５
５）、キャッシュセルＣＣＬｎ，０の蓄積データをセン
スアンプ１１により高速に読み出す。
【００４５】バンクｎ、ロウｌへのカラムライトが行わ
れた後（５６）、さらに、再びバンクｎ、ロウｍに対し
てアクセスされるとすると、ＩＳＯｎ，ＩＳＯｎ＋１を
ＧＮＤに保ちビット線とセンス線を電気的に分離し、信
号ＣＷＬｎ，１を立ち上げて（５７）、キャッシュセル
ＣＣＬｎ，１の蓄積データをセンスアンプ１１により高
速に読み出す。
れた後（５６）、さらに、再びバンクｎ、ロウｍに対し
てアクセスされるとすると、ＩＳＯｎ，ＩＳＯｎ＋１を
ＧＮＤに保ちビット線とセンス線を電気的に分離し、信
号ＣＷＬｎ，１を立ち上げて（５７）、キャッシュセル
ＣＣＬｎ，１の蓄積データをセンスアンプ１１により高
速に読み出す。
【００４６】このように、同一バンク内の複数のロウの
データをセンスアンプ内のキャッシュとして各キャッシ
ュセルに蓄えることにより、キャッシュヒット率を向上
させることができる。キャッシュヒット時には前述の第
１の実施形態と同様に、キャッシュヒットに相当するキ
ャッシュセルから通常のメモリセルのセンス増幅動作よ
りも高速にセンス増幅動作される。これにより、平均的
なレイテンシを小さくする。図４の構成に限らず、バン
クあたりさらに複数のロウのデータをキャッシュとして
蓄積可能なようにキャッシュセルをさらに増やしても良
い。
データをセンスアンプ内のキャッシュとして各キャッシ
ュセルに蓄えることにより、キャッシュヒット率を向上
させることができる。キャッシュヒット時には前述の第
１の実施形態と同様に、キャッシュヒットに相当するキ
ャッシュセルから通常のメモリセルのセンス増幅動作よ
りも高速にセンス増幅動作される。これにより、平均的
なレイテンシを小さくする。図４の構成に限らず、バン
クあたりさらに複数のロウのデータをキャッシュとして
蓄積可能なようにキャッシュセルをさらに増やしても良
い。
【００４７】図６（ａ）〜（ｃ）はそれぞれ、この発明
の第３の実施形態を示すこの発明を適用したメモリシス
テム構成の概念図である。図６（ａ）はＰＣＢ（printe
d circuit board ）６１上にメモリコントローラ６２と
メモリ装置６３１，６３２を配置したもの、図６（ｂ）
は、メモリマクロ（メモリ回路）６４とメモリコントロ
ールロジック回路６５を１チップ（６６）上に形成した
ものである。
の第３の実施形態を示すこの発明を適用したメモリシス
テム構成の概念図である。図６（ａ）はＰＣＢ（printe
d circuit board ）６１上にメモリコントローラ６２と
メモリ装置６３１，６３２を配置したもの、図６（ｂ）
は、メモリマクロ（メモリ回路）６４とメモリコントロ
ールロジック回路６５を１チップ（６６）上に形成した
ものである。
【００４８】センスアンプキャッシュを用いたシステム
では、キャッシュヒット時には高速なアクセスが可能で
あるが、キャッシュヒットしない時には、まずセンスア
ンプとビット線対をプリチャージしてから新しいロウの
データをセンスしなければならないので非常に時間がか
かる。従って、平均的なレイテンシはキャッシュへのヒ
ット率に依存するといえる。本願のキャッシュセル構成
をメモリ装置６３１，６３２やメモリマクロ６４に適用
することで、キャッシュへのヒット率を向上させ、平均
的なレイテンシを小さくすることが期待できる。
では、キャッシュヒット時には高速なアクセスが可能で
あるが、キャッシュヒットしない時には、まずセンスア
ンプとビット線対をプリチャージしてから新しいロウの
データをセンスしなければならないので非常に時間がか
かる。従って、平均的なレイテンシはキャッシュへのヒ
ット率に依存するといえる。本願のキャッシュセル構成
をメモリ装置６３１，６３２やメモリマクロ６４に適用
することで、キャッシュへのヒット率を向上させ、平均
的なレイテンシを小さくすることが期待できる。
【００４９】また、キャッシュへのヒット率はシステム
の構成、またそのシステム上で実行されるアプリケーシ
ョンによって変動する。実際のコンピュータシステムで
は、図６（ｃ）のように、任意の処理を実行するための
多くの機能ユニット６９１〜６９５等が存在し、メモリ
資源を要求する。従って、多くの機能ユニットがメモリ
コントローラ６８を介して独自にメモリ６７に競合して
アクセスするため、単一のユニットがメモリにアクセス
するのに比べてランダムアクセスが多くなり、ヒット率
は低くなる。
の構成、またそのシステム上で実行されるアプリケーシ
ョンによって変動する。実際のコンピュータシステムで
は、図６（ｃ）のように、任意の処理を実行するための
多くの機能ユニット６９１〜６９５等が存在し、メモリ
資源を要求する。従って、多くの機能ユニットがメモリ
コントローラ６８を介して独自にメモリ６７に競合して
アクセスするため、単一のユニットがメモリにアクセス
するのに比べてランダムアクセスが多くなり、ヒット率
は低くなる。
【００５０】ヒット率をＡとしたとき、ロウアクセスか
らカラムアクセスに移れる最小の遅延時間をｔRCD 、カ
ラムのレイテンシをｔCL、センスアンプをプリチャージ
するのに必要な時間をｔPRとすると、１アクセスあたり
の平均的レイテンシは、 Ａ×ｔCL＋（１−Ａ）×（ｔPR＋ｔRCD ＋ｔCL） ＝ｔCL＋（１−Ａ）×（ｔPR＋ｔRCD ） …(1) である。
らカラムアクセスに移れる最小の遅延時間をｔRCD 、カ
ラムのレイテンシをｔCL、センスアンプをプリチャージ
するのに必要な時間をｔPRとすると、１アクセスあたり
の平均的レイテンシは、 Ａ×ｔCL＋（１−Ａ）×（ｔPR＋ｔRCD ＋ｔCL） ＝ｔCL＋（１−Ａ）×（ｔPR＋ｔRCD ） …(1) である。
【００５１】これを、センスアンプキャッシュを使わな
いメモリシステムのレイテンシｔRCD ＋ｔCLと比較し
て、より小さいレイテンシを得るためには、 （１−Ａ）×（ｔPR＋ｔRCD ）＜ｔRCD すなわち、 Ａ＞ｔPR／（ｔPR＋ｔRCD ） …(2) でなければならない。
いメモリシステムのレイテンシｔRCD ＋ｔCLと比較し
て、より小さいレイテンシを得るためには、 （１−Ａ）×（ｔPR＋ｔRCD ）＜ｔRCD すなわち、 Ａ＞ｔPR／（ｔPR＋ｔRCD ） …(2) でなければならない。
【００５２】一般的な値を用い、ｔPR＝３０ｎｓ、ｔRC
D ＝２０ｎｓとして見積もると、センスアンプのキャッ
シュが有効に機能するためには、キャッシュヒット率は
およそ６０％以上でなければならないことになる。
D ＝２０ｎｓとして見積もると、センスアンプのキャッ
シュが有効に機能するためには、キャッシュヒット率は
およそ６０％以上でなければならないことになる。
【００５３】これに対し、この発明によるメモリシステ
ムを用い、アクセスしたロウのデータは、キャッシュセ
ルに蓄え、センスアンプ、ビット線はプリチャージする
ようにすれば、１アクセスあたりの平均的レイテンシは
キャッシュセルのデータにアクセスするのに必要な時間
をｔCHとすれば、 Ａ（ｔCH＋ｔCL）＋（１−Ａ）×（ｔRCD ＋ｔCL） ＝ｔCL＋Ａ×ｔCH＋（１−Ａ）×ｔRCD …(3) となる。
ムを用い、アクセスしたロウのデータは、キャッシュセ
ルに蓄え、センスアンプ、ビット線はプリチャージする
ようにすれば、１アクセスあたりの平均的レイテンシは
キャッシュセルのデータにアクセスするのに必要な時間
をｔCHとすれば、 Ａ（ｔCH＋ｔCL）＋（１−Ａ）×（ｔRCD ＋ｔCL） ＝ｔCL＋Ａ×ｔCH＋（１−Ａ）×ｔRCD …(3) となる。
【００５４】これをまた、センスアンプのキャッシュを
使用しないシステムと比較してＡ（ｔCH−ｔCL）＜０で
あれば良い。ｔCHは必ずｔRCD より小さいので、この不
等式は常に成立ち、従来のシステムでレイテンシを小さ
くすることが困難な場合でも、レイテンシを小さくでき
る。また、キャッシュセルの数を増やすことによって、
独立なロウのデータを保持することができ、独立にアク
セスすることができるキャッシュの数も増え、さらにヒ
ット率を上げることができる。
使用しないシステムと比較してＡ（ｔCH−ｔCL）＜０で
あれば良い。ｔCHは必ずｔRCD より小さいので、この不
等式は常に成立ち、従来のシステムでレイテンシを小さ
くすることが困難な場合でも、レイテンシを小さくでき
る。また、キャッシュセルの数を増やすことによって、
独立なロウのデータを保持することができ、独立にアク
セスすることができるキャッシュの数も増え、さらにヒ
ット率を上げることができる。
【００５５】なお、本願発明の実施形態では、特に共有
センスアンプ構成を備えたメモリを有する半導体集積回
路装置についてのキャッシュの有効利用を説明してきた
が、隣り合うメモリセルアレイ間でセンスアンプを共有
しないセンスアンプでも、本願発明のキャッシュセル
（記憶素子１３１〜１３４）を設けることは有効であ
る。この構成を第４の実施形態として図７に示す。セン
スアンプ１１１は、例えば前記図２において信号ＣＷＬ
ｎ＋１で制御されるキャッシュセルＣＣＬｎ＋１の構成
と、信号ＩＳＯｎ＋１で制御される両トランスファゲー
ト１２３，１２４の構成と、バンクｎ＋１のメモリセル
構成とを除いた回路構成になる。また、センスアンプ１
１２は、例えば前記図２において信号ＣＷＬｎで制御さ
れるキャッシュセルＣＣＬｎの構成と、信号ＩＳＯｎで
制御される両トランスファゲート１２１，１２２の構成
と、バンクｎのメモリセル構成とを除いた回路構成にな
る。もちろん図４のように、各キャッシュセルをさらに
増やしてもよい。
センスアンプ構成を備えたメモリを有する半導体集積回
路装置についてのキャッシュの有効利用を説明してきた
が、隣り合うメモリセルアレイ間でセンスアンプを共有
しないセンスアンプでも、本願発明のキャッシュセル
（記憶素子１３１〜１３４）を設けることは有効であ
る。この構成を第４の実施形態として図７に示す。セン
スアンプ１１１は、例えば前記図２において信号ＣＷＬ
ｎ＋１で制御されるキャッシュセルＣＣＬｎ＋１の構成
と、信号ＩＳＯｎ＋１で制御される両トランスファゲー
ト１２３，１２４の構成と、バンクｎ＋１のメモリセル
構成とを除いた回路構成になる。また、センスアンプ１
１２は、例えば前記図２において信号ＣＷＬｎで制御さ
れるキャッシュセルＣＣＬｎの構成と、信号ＩＳＯｎで
制御される両トランスファゲート１２１，１２２の構成
と、バンクｎのメモリセル構成とを除いた回路構成にな
る。もちろん図４のように、各キャッシュセルをさらに
増やしてもよい。
【００５６】このように図７の構成によっても、他の実
施形態と同様、独立なロウのデータを保持でき独立にア
クセスすることができるキャッシュの数が増えることに
なるから、キャッシュヒット率が向上し、平均的レイテ
ンシを小さくすることができる。
施形態と同様、独立なロウのデータを保持でき独立にア
クセスすることができるキャッシュの数が増えることに
なるから、キャッシュヒット率が向上し、平均的レイテ
ンシを小さくすることができる。
【００５７】また、上記各実施形態におけるセンスアン
プのレイアウトであるが、例えば、２つのセルアレイブ
ロックの間に各ビット線につながる全てのセンスアンプ
を配置するレイアウト、あるいは、２つのセルアレイブ
ロックの間には各ビット線のうちの任意のビット線につ
ながるセンスアンプのみ配置するレイアウトが考えられ
る。後者の場合、残りのビット線につながるセンスアン
プは上記２つのセルアレイブロックの間の領域からいず
れかのセルアレイブロックに対して逆側の領域にレイア
ウトされる。例としてセルアレイブロックの両側の領域
に順次ビット線につながるセンスアンプをそれぞれ交互
にレイアウトする構成がある。
プのレイアウトであるが、例えば、２つのセルアレイブ
ロックの間に各ビット線につながる全てのセンスアンプ
を配置するレイアウト、あるいは、２つのセルアレイブ
ロックの間には各ビット線のうちの任意のビット線につ
ながるセンスアンプのみ配置するレイアウトが考えられ
る。後者の場合、残りのビット線につながるセンスアン
プは上記２つのセルアレイブロックの間の領域からいず
れかのセルアレイブロックに対して逆側の領域にレイア
ウトされる。例としてセルアレイブロックの両側の領域
に順次ビット線につながるセンスアンプをそれぞれ交互
にレイアウトする構成がある。
【００５８】また、この発明のキャッシュセルを構成す
る記憶素子１３１〜１３４は、メモリセルと同じ製造工
程で形成されるものとしたが、これに限らず、メモリセ
ルとは別の製造工程で形成されたトランジスタと、この
トランジスタに接続される平行平板キャパシタを形成し
て電荷蓄積型の記憶素子（１３１〜１３４）を形成して
もよい。
る記憶素子１３１〜１３４は、メモリセルと同じ製造工
程で形成されるものとしたが、これに限らず、メモリセ
ルとは別の製造工程で形成されたトランジスタと、この
トランジスタに接続される平行平板キャパシタを形成し
て電荷蓄積型の記憶素子（１３１〜１３４）を形成して
もよい。
【００５９】
【発明の効果】以上説明したようにこの発明によれば、
センスアンプ部に設ける記憶素子により、メモリセルの
情報が複写されキャッシュとして用いられる。これによ
り、共有センスアンプ構成であっても、各セルアレイブ
ロックに対し独立したキャッシュが備えられる。また共
有センスアンプ構成でなくても、キャッシュが有効に利
用できる。この結果、平均的レイテンシを小さくするメ
モリシステムを有する半導体集積回路装置を提供するこ
とができる。
センスアンプ部に設ける記憶素子により、メモリセルの
情報が複写されキャッシュとして用いられる。これによ
り、共有センスアンプ構成であっても、各セルアレイブ
ロックに対し独立したキャッシュが備えられる。また共
有センスアンプ構成でなくても、キャッシュが有効に利
用できる。この結果、平均的レイテンシを小さくするメ
モリシステムを有する半導体集積回路装置を提供するこ
とができる。
【図１】この発明の基本構成を示す半導体集積回路装置
におけるメモリコア部のセンスアンプ周辺を示すブロッ
ク図。
におけるメモリコア部のセンスアンプ周辺を示すブロッ
ク図。
【図２】この発明の第１の実施形態に係る半導体集積回
路装置におけるメモリコア部のセンスアンプ周辺を示す
回路図。
路装置におけるメモリコア部のセンスアンプ周辺を示す
回路図。
【図３】図２の回路動作の一例を示す波形図。
【図４】この発明の第２の実施形態に係る半導体集積回
路装置のセンスアンプ周辺を示す回路図。
路装置のセンスアンプ周辺を示す回路図。
【図５】図４の回路動作の一例を示す波形図。
【図６】（ａ）〜（ｃ）はそれぞれ、この発明の第３の
実施形態を示すこの発明を適用したメモリシステム構成
の概念図。
実施形態を示すこの発明を適用したメモリシステム構成
の概念図。
【図７】この発明の第４の実施形態を示す半導体集積回
路装置におけるメモリコア部のセンスアンプ周辺を示す
ブロック図。
路装置におけるメモリコア部のセンスアンプ周辺を示す
ブロック図。
ｎ，ｎ＋１…メモリのバンク（セルアレイブロック） １１…センスアンプ １２１〜１２４…トランスファゲート １３１〜１３４…電荷蓄積型の記憶素子
Claims (10)
- 【請求項１】 各々複数のメモリセルが行列状に配列さ
れる複数のセルアレイブロックと、 前記セルアレイブロックのうち隣接する各ブロックに対
し共有されるラッチ型のセンスアンプと、 前記センスアンプとその両側のセルアレイブロックそれ
ぞれとの電気的接続を制御するトランスファ制御素子
と、 前記トランスファ制御素子相互間の前記センスアンプの
接続線の電位を保持する記憶部とを具備したことを特徴
とする半導体集積回路装置。 - 【請求項２】 各々複数のメモリセルが行列状に配列さ
れる複数のセルアレイブロックと、 前記セルアレイブロックのうち隣接する一つのブロック
に対し接続線を有するラッチ型のセンスアンプと、 前記センスアンプとその接続線による前記セルアレイブ
ロックとの電気的接続を制御するトランスファ制御素子
と、 前記トランスファ制御素子より前記センスアンプ側にあ
る前記接続線の電位を保持する記憶部とを具備したこと
を特徴とする半導体集積回路装置。 - 【請求項３】 前記センスアンプにおける所定のメモリ
セルのデータのラッチ時に前記記憶部にこのラッチした
データを記憶しておき、再び前記所定のメモリセルのデ
ータを読み出す時には前記トランスファ制御素子を非活
性にしたまま前記センスアンプの動作を介して前記記憶
部に対して読み出しを行うことを特徴とする請求項１ま
たは２記載の半導体集積回路装置。 - 【請求項４】 前記記憶部は、前記メモリセルと同じ製
造工程で形成された電荷蓄積型の記憶素子を含むことを
特徴とする請求項１または２記載の半導体集積回路装
置。 - 【請求項５】 前記記憶部は、前記メモリセルとは別の
製造工程で形成された前記接続線の信号を伝達制御する
トランジスタと、このトランジスタに接続される平行平
板キャパシタを含む電荷蓄積型の記憶素子を含むことを
特徴とする請求項１または２記載の半導体集積回路装
置。 - 【請求項６】 前記記憶素子は、前記センスアンプの相
補的なセンス情報をそれぞれ保持するために二つ一組で
１個のユニットが構成され、１ビットの情報を記憶する
ことを特徴とする請求項４または５に記載の半導体集積
回路装置。 - 【請求項７】 前記記憶素子のユニットは、各々１つの
セルアレイブロックの同一列に対して複数設けられ、そ
れぞれ異なる行に属するメモリセルの情報を記憶するこ
とを特徴とする請求項６記載の半導体集積回路装置。 - 【請求項８】 １個以上のメモリ装置及びメモリコント
ローラを搭載するＬＳＩ基板を具備し、前記メモリ装置
に前記セルアレイブロック、センスアンプ、トランスフ
ァ制御素子、記憶部の構成が含まれていることを特徴と
する請求項１ないし７いずれか一項に記載の半導体集積
回路装置。 - 【請求項９】 メモリ回路及びメモリコントロールロジ
ック回路を１チップに混載するＬＳＩチップを具備し、
前記メモリ回路に前記セルアレイブロック、センスアン
プ、トランスファ制御素子、記憶部の構成が含まれてい
ることを特徴とする請求項１ないし７いずれか一項に記
載の半導体集積回路装置。 - 【請求項１０】 １個以上のメモリ部及びメモリコント
ローラ及び任意の処理を実行させるための複数の機能ユ
ニットを搭載するシステムを具備し、前記メモリ部に前
記セルアレイブロック、センスアンプ、トランスファ制
御素子、記憶部の構成が含まれていることを特徴とする
請求項１ないし７いずれか一項に記載の半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9232396A JPH1173763A (ja) | 1997-08-28 | 1997-08-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9232396A JPH1173763A (ja) | 1997-08-28 | 1997-08-28 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1173763A true JPH1173763A (ja) | 1999-03-16 |
Family
ID=16938592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9232396A Abandoned JPH1173763A (ja) | 1997-08-28 | 1997-08-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1173763A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100320440B1 (ko) * | 1999-12-31 | 2002-01-16 | 박종섭 | 반도체 메모리 장치의 비트 라인 프리차지 회로 |
| KR100520179B1 (ko) * | 1999-12-30 | 2005-10-10 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 입출력 구조 |
| KR100857434B1 (ko) | 2007-01-10 | 2008-09-09 | 주식회사 하이닉스반도체 | 라이트 드라이빙 회로 및 이를 이용한 반도체 메모리 장치 |
| US7663954B2 (en) | 2006-11-13 | 2010-02-16 | Elpida Memory, Inc. | Semiconductor memory device including a sense amplifier having a reduced operating current |
| JP2022514345A (ja) * | 2018-12-21 | 2022-02-10 | マイクロン テクノロジー，インク． | メモリデバイスにおける信号展開キャッシング |
-
1997
- 1997-08-28 JP JP9232396A patent/JPH1173763A/ja not_active Abandoned
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100520179B1 (ko) * | 1999-12-30 | 2005-10-10 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 입출력 구조 |
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| US11709634B2 (en) | 2018-12-21 | 2023-07-25 | Micron Technology, Inc. | Multiplexed signal development in a memory device |
| EP3899733A4 (en) * | 2018-12-21 | 2022-10-19 | Micron Technology, Inc. | CONTENT ADDRESSABLE MEMORY FOR SIGNAL EVOLUTION CATCHING IN A STORAGE DEVICE |
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| US11520529B2 (en) | 2018-12-21 | 2022-12-06 | Micron Technology, Inc. | Signal development caching in a memory device |
| JP2022514345A (ja) * | 2018-12-21 | 2022-02-10 | マイクロン テクノロジー，インク． | メモリデバイスにおける信号展開キャッシング |
| US11656801B2 (en) | 2018-12-21 | 2023-05-23 | Micron Technology, Inc. | Systems and methods for data relocation using a signal development cache |
| US11669278B2 (en) | 2018-12-21 | 2023-06-06 | Micron Technology, Inc. | Page policies for signal development caching in a memory device |
| US11693599B2 (en) | 2018-12-21 | 2023-07-04 | Micron Technology, Inc. | Domain-based access in a memory device |
| JP2022514602A (ja) * | 2018-12-21 | 2022-02-14 | マイクロン テクノロジー，インク． | メモリデバイスにおける信号展開キャッシング |
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| US11934703B2 (en) | 2018-12-21 | 2024-03-19 | Micron Technology, Inc. | Read broadcast operations associated with a memory device |
| US11989450B2 (en) | 2018-12-21 | 2024-05-21 | Micron Technology, Inc. | Signal development caching in a memory device |
| US12189988B2 (en) | 2018-12-21 | 2025-01-07 | Micron Technology, Inc. | Write broadcast operations associated with a memory device |
| US12353762B2 (en) | 2018-12-21 | 2025-07-08 | Micron Technology, Inc. | Signal development caching in a memory device |
| US12411637B2 (en) | 2018-12-21 | 2025-09-09 | Micron Technology, Inc. | Read broadcast operations associated with a memory device |
| US12481461B2 (en) | 2018-12-21 | 2025-11-25 | Micron Technology, Inc. | Signal development caching in a memory device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040817 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20041012 |