JPH117389A - プロセサ用の命令を処理するシステム及び方法 - Google Patents

プロセサ用の命令を処理するシステム及び方法

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JPH117389A
JPH117389A JP10127407A JP12740798A JPH117389A JP H117389 A JPH117389 A JP H117389A JP 10127407 A JP10127407 A JP 10127407A JP 12740798 A JP12740798 A JP 12740798A JP H117389 A JPH117389 A JP H117389A
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parcels
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David L Isaman
エル． イサーマン デイビッド
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Metaflow Technologies Inc
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Abstract

(57)【要約】 【課題】 必要とされるクロック数を減少させ且つプロ
セスを簡単化させる命令を処理するシステム及び方法を
提供する。 【解決手段】 本発明のデータ処理システムはプログラ
ム命令を発生する命令ユニットを有している。該命令ユ
ニットへ結合されているパースユニットがプログラム命
令を受取る。該パースユニットは、該命令がロード演算
とストア演算の両方を包含しているか否かを判別し且つ
ロード及びストア演算の両方を包含する命令に対し第一
及び第二パーセルを発生する。パースユニットへ結合し
ているデコードユニットが第一及び第二パーセルを受取
る。デコードユニットは、第一及び第二パーセルへ識別
番号を取付け、第二パーセルの識別番号は第一パーセル
の識別番号から決定可能である。デコードユニットへ結
合している発行ユニットが第一及び第二パーセルを受取
る。発行ユニットは命令実行のために該パーセルを命令
棚、ロード棚、ストア棚に対して発行する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、プロセサ用の命令
を処理するシステムに関するものであって、更に詳細に
は、ロード演算及びストア演算を持った命令を処理する
ためのシステムに関するものである。
【０００２】
【従来の技術】従来のプロセサ設計は、一般的に、３つ
の段階、即ちフェッチ（ｆｅｔｃｈ）、発行（ｉｓｓｕ
ｅ）、実行（ｅｘｅｃｕｔｅ）における命令の制御を行
なう。第一段階において、最も最近にフェッチした命令
に対してポイント即ち指向しているプログラムカウンタ
によって識別される位置においてメモリから命令をフェ
ッチし、その際に次の命令をフェッチすることを可能と
する。フェッチに続いて、該命令は潜在的なデータの従
属性に対してチェックが行なわれ、且つ、それがそのテ
ストをパスする場合に、該命令及びそのオペランドが実
行のためにイシュー即ち発行される（データ従属性は、
その命令に対するデータがいまだに使用可能でないため
に命令を実行することが不可能である場合のことであ
る）。発行された命令は発行−仮想プログラムカウンタ
によって識別することが可能である。命令が発行される
と、それは実行段階へ送られ、そこで、それは結果を発
生し、該結果はレジスタファイルか又はメモリのいずれ
かに書込まれ、その際にプロセサの状態を変更させる。
別のプログラムカウンタ、即ちアップデート仮想ＰＣが
丁度完了したその命令を識別し、プロセサの状態をアッ
プデート即ち更新する。このような３つのプログラムカ
ウンタ（フェッチ、発行−仮想及びアップデート−仮
想）は従来同期されている。従って、フェッチされる命
令は、そのオペランドが使用可能である場合に発行さ
れ、且つ発行される命令は実行パイプラインを介して進
行する。パイプラインの終りにおいて、プロセサの状態
がアップデートされる。プログラムにおける命令の順番
によって定義される厳格な逐次的順番において、命令が
フェッチされ、発行され、実行され、且つプロセサの状
態がアップデートされる。
【０００３】従来のプロセサにおけるこれら３つのプロ
グラムカウンタ（フェッチ、発行−仮想及びアップデー
ト−仮想）は、それらが相次ぐ隣接した命令に対してポ
イントするようにリンクされている。従って、任意の時
間において、従来のプロセサにおけるフェッチ、発行−
仮想及びアップデート−仮想プログラムカウンタは命令
Ｎ＋２、Ｎ＋１、Ｎに対してポイントする。
【０００４】より最近の進化したプロセサはレジスタス
コアボードと呼ばれる別の要素を有しており、それは必
要とされる資源がその命令を実行するために使用可能で
あるかを判別するために命令に対する資源をチェックす
る。使用可能である場合には、実行段階におけるその命
令が終了する前であってもその命令が発行され、そのこ
とは順番外の実行となる場合がある。レジスタスコアボ
ードが発行時間における命令によって修正される資源を
記録する（ロックする）。これらの資源へアクセスする
ことを所望する任意の爾後の命令は、最初にそれらをロ
ックした命令が資源をアップデートすることによって、
その後にそれらをアンロックし且つそのことをプロセサ
へ通知するまで発行させることは不可能である。
【０００５】これらの既知のプロセサデザインは、典型
的に命令間の資源従属性に起因して命令の発行が停止す
る場合に命令フェッチを停止させるという動作上の欠点
を有している。このような停止は、実行のために発行さ
れる命令がより少ないものであるために性能が失われる
こととなる。従って、従来のプロセサにおける発行−仮
想とフェッチプログラムカウンタとの間の直接的な従属
性はピーク性能を達成することを阻止する。この性能の
損失は、同時的に複数個の命令がフェッチされる場合に
より顕著なものとなる場合がある。従来のパイプライン
型プロセサ設計においては、サイクル毎にＮ個の命令を
フェッチすることが可能であるようにＮ個のパイプライ
ンを並列的に配置することは、Ｎのファクタだけ性能を
増加させることとはならない。何故ならば、パイプライ
ンのマトリクスにおける全ての要素と命令との間に相互
作用があり、従ってデータ従属性競合を増加させるから
である。
【０００６】ある従来技術のプロセサ設計は、分岐予測
を包含している。このようなシステムにおいては、プロ
セサが命令を実行する場合に、分岐に到達すると、実行
の蓋然性のある方向に関して予測が行なわれる。次い
で、プロセサはその分岐命令に従って実行を行ない、一
方第一分岐のバリデーション即ち認証を待機する。第一
分岐が認証される前に第二分岐に到達すると、プロセサ
は命令をフェッチすることを停止し、性能を劣化させ
る。
【０００７】上述した特徴のうちの少なくとも幾つかを
有するプロセサはインテルｘ８６マイクロプロセサであ
る。然しながら、インテルｘ８６アーキテクチュアの１
つの不便な特徴は、例えば、整数命令がオペランドと結
果とを同一のメモリアドレスにおいて有する場合があ
り、従って、同一のアドレスに対してロード演算とスト
ア演算の両方が必要とされる。従って、例えばＡＤＤ又
はＳＵＢ等のアッセンブラ演算が、データロード演算と
データストア演算の両方を暗示し、データはアドレスか
らフェッチし、何らかの態様で修正し（例えば、他のデ
ータと結合）、次いで同一のアドレスに保存されねばな
らない。ＣＩＳＣ／ＲＩＳＣアーキテクチュアにおいて
は（ＣＩＳＣ命令は実行のためにＲＩＳＣ命令へ分解さ
れる）、このような演算（「ロード−ストア（ｌｏａｄ
−ｓｔｏｒｅ）」）演算は、算術部分とデータ取扱い部
分とに分解される。然しながら、データ取扱い部分は、
ロードフェーズとストアフェーズに対して別個のＲＩＳ
Ｃ演算（「Ｒ−ＯＰｓ」）を包含せねばならない。例え
ば、インテルペンチアムプロは、このような各命令に対
して４つのオペレーション即ち演算を使用しており、即
ち、（１）ロードアドレス計算、（２）ストアアドレス
計算、（３）算術演算（Ｒ−ＯＰ）、（４）ストアデー
タである。その結果、結果とオペランドの両方が同一の
アドレスを必要とする場合には、そのアドレスは必要も
ないのに二度計算されることとなる。このことは、この
ような各命令を分解せねばならないＲＩＳＣ演算即ち
「パーセル（ｐａｒｃｅｌ）」の数を増加させる。
【０００８】従って、ＣＩＳＣ／ＲＩＳＣアーキテクチ
ュアにおいてロード−ストア命令を取り扱うための改良
した方法が、このように同一のアドレスを二度（即ち、
オペランド及び結果に対し）計算せねばならない不便性
を解消するために必要とされている。
【０００９】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、プロセサにおける命令の処理を行なう改良
したシステム及び方法を提供することを目的とする。本
発明は、必要とされるクロック数を減少させ且つ処理を
簡単化させる命令を処理するシステム及び方法を提供す
ることを目的とする。本発明の別の目的とするところ
は、命令演算即ち処理において必要とされるパーセルの
数を減少させるための命令を処理するシステム及び方法
を提供することである。
【００１０】
【課題を解決するための手段】本発明によればプログラ
ム命令を発生する命令ユニットと、前記命令ユニットへ
結合されており且つ前記プログラム命令を受取るパース
（ｐａｒｓｅ）ユニットであって、前記命令がロード演
算とストア演算の両方を包含しているか否かを判別し且
つロード演算とストア演算の両方を包含する命令に対し
第一パーセルと第二パーセルとを発生するパースユニッ
トと、前記パースユニットへ結合しており且つ前記第一
パーセル及び第二パーセルを受取るデコードユニットで
あって、前記第一及び第二パーセルに対して前記第二パ
ーセルの識別番号が前記第一パーセルの識別番号から決
定可能である識別番号を取付けるデコードユニットと、
前記デコードユニットへ結合しており且つ前記パーセル
を受取る発行ユニットであって、命令実行のための命令
棚、ロード棚、ストア棚へパーセルを発行する発行ユニ
ットとを有するデータ処理システムが提供される。
【００１１】本発明の別の側面においては、第一及び第
二パーセルのみを発生するためにロード演算とストア演
算の両方を含む命令をパーシング即ち構文解析するステ
ップと、前記第一及び第二パーセルをデコードするステ
ップと、前記第一及び第二パーセルを発行するステップ
と、前記第一及び第二パーセルを実行するステップとを
有するデータ処理方法が提供される。
【００１２】本発明の別の側面においては、データ処理
方法が提供され、該方法は、第一及び第二パーセルのみ
を発生するためにロード及びストア演算の両方を含む命
令をパーシング即ち構文解析するステップと、前記第一
及び第二パーセルをデコードするステップであって、同
一のパーセルに対してロードイネーブル信号及びストア
イネーブル信号の両方を発生するデコードするステップ
と、前記第一及び第二パーセルを発行し且つ前記第一及
び第二パーセルのうちの一方をロード棚及びストア棚の
両方の上に配置させるステップと、前記第一及び第二パ
ーセルを実行するステップとを有している。
【００１３】理解すべきことであるが、前述した一般的
な説明及び以下の詳細な説明は例示的なものであって且
つ本発明の特許請求の範囲を制限することの意図を持っ
てなされているものではない。
【００１４】
【発明の実施の形態】図１は本発明において使用するこ
との可能なシステムアーキテクチュアの一例を示してい
る。図１のシステムアーキテクチュアは、Ｌ１キャッシ
ュ及びＬ２キャッシュの両方へ接続しているバスインタ
ーフェース１２へ接続している外部バスを有している。
Ｌ１キャッシュは、分岐ターゲットバッファ（ＢＴＢ）
１８へ接続している命令キャッシュ１６及びデータキャ
ッシュ２２の両方を包含している。命令キャッシュ１６
はフェッチ／デコードユニット２０へ接続しており、フ
ェッチ／デコードユニット２０は発行ユニット２４へ接
続している。発行ユニット２４はメモリ棚２６へ接続す
ると共に、算術論理ユニット（ＡＬＵ）（２８，３０，
３２）及び浮動小数点ユニット（ＦＰＵ）（３４，３
６）へ接続している。
【００１５】本発明においては、命令は、通常、３つの
フェーズ、即ち発行フェーズと、実行フェーズと、後退
フェーズの３つのフェーズで処理される。これらのフェ
ーズを包含する命令の流れを図２Ａに示してある。発行
フェーズは命令を「順番」に処理し且つ以下のステージ
（段階）、即ちフェッチ（ｆｅｔｃｈ）４２、パース
（ｐａｒｓｅ）４４、デコード（ｄｅｃｏｄｅ）４６、
発行（ｉｓｓｕｅ）５０を包含している。実行フェーズ
は、命令を「順番外」に処理し且つ以下のステージ、即
ちスケジュール（ｓｃｈｅｄｕｌｅ）５２、オペランド
フェッチ（ｏｐｅｒａｎｄ ｆｅｔｃｈ）５４、実行
（ｅｘｅｃｕｔｅ）５６、棚上げ（ｓｈｅｌｖｅ）５８
を包含している。後退フェーズは、命令を再度「順番」
に処理し且つ以下のステージ、即ち完了（ｃｏｍｐｌｅ
ｔｅ）６０、後退（ｒｅｔｉｒｅ）６４、検索（ｒｅｔ
ｒｉｅｖｅ）６６、書き戻し（ｗｒｉｔｅｂａｃｋ）６
８を包含している。これら３つのフェーズのステージは
パイプラインで処理される。
【００１６】命令の順番外実行を可能とする基本的なパ
イプラインブロック図を図２Ｂに示してある。基本的パ
イプラインの主要な要素は、命令キャッシュ、レジスタ
ファイル、１つまたはそれ以上の実行ユニットを包含し
ており、それら全てはパイプラインレジスタによって分
離されている。
【００１７】本発明の順番外実行技術及びその他の関連
する部分は以下の３つの文献において詳細に説明されて
おり、それら全ての文献の記載内容は引用によって本明
細書に取込む。（１）米国特許第５，４８７，１５６号
（Ｐｏｐｅｓｃｕ ｅｔ ａｌ．）、「フェッチされた
順番に逐次的に割り当てられ且つ格納される命令の独立
的にフェッチし、発行し且つアップデートする演算を有
するプロセサアーキテクチュア（ＰＲＯＣＥＳＳＯＲ
ＡＲＣＨＩＴＥＣＴＵＲＥ ＨＡＶＩＮＧ ＩＮＤＥＰ
ＥＮＤＥＮＴＬＹ ＦＥＴＣＨＩＮＧ ＩＳＳＵＩＮＧ
ＡＮＤ ＵＰＤＡＴＩＮＧ ＯＰＥＲＡＴＩＯＮＳ
ＯＦ ＩＮＳＴＲＵＣＴＩＯＮＳ ＷＨＩＣＨ ＡＲＥ
ＳＥＱＵＥＮＴＩＡＬＬＹ ＡＳＳＩＧＮＥＤ ＡＮ
Ｄ ＳＴＯＲＥＤ ＩＮ ＯＲＤＥＲ ＦＥＴＣＨＥ
Ｄ）」、１９９０年１２月５日出願、（’１５６特許）
（２）Ｖａｌ Ｐｏｐｅｓｃｕ ｅｔ ａｌ．、「メタ
フローアーキテクチュア（Ｔｈｅ Ｍｅｔａｆｌｏｗ
Ａｒｃｈｉｔｅｃｔｕｒｅ）」、ＩＥＥＥマイクロ、１
９９１年６月（メタフロー文献）、（３）Ｇｕｒｉｎｄ
ａｒ Ｓ． Ｓｏｈｉ著「高性能インタラプト可能多機
能ユニットパイプライン型コンピュータ用命令発行論理
（Ｉｎｓｔｒｕｃｔｉｏｎ Ｉｓｓｕｅ Ｌｏｇｉｃ
ｆｏｒ Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ， Ｉｎｔ
ｅｒｒｕｐｔｉｂｌｅ， ｍｕｌｔｉｐｌｅ Ｆｕｎｃ
ｔｉｏｎａｌ Ｕｎｉｔ， Ｐｉｐｅｌｉｎｅｄ Ｃｏ
ｍｐｕｔｅｒｓ）」、ＩＥＥＥ・トランズアクションズ
・オン・コンピュータズ、ｖｏｌ．３９、Ｎｏ．３、１
９９０年３月（Ｓｏｈｉ文献）。次に、図２Ａを参照す
ると、発行フェーズの命令フェッチステージ４２期間中
に、キャッシュラインが命令キャッシュから命令フェッ
チバッファ内へ読取られる。命令フェッチステージは、
命令キャッシュからの次のフェッチアドレスを予測する
分岐ターゲットキャッシュと関連して動作する。発行フ
ェーズの命令パースステージ４４は命令のタイプ及びそ
の境界を検知し且つ適宜の命令バイトを命令デコードス
テージへパスする。命令デコードステージ４６において
は、パースステージ４４からの命令バイトが、例えば、
マイクロコントロールＲＯＭに加えて、並列的に４つの
デコーダへ供給される。これらのデコーダは、例えば、
ｘ８６命令バイトを「パーセル（ｐａｒｃｅｌ）」と呼
ばれるＲＩＳＣ演算（処理）へ翻訳する。又、デコード
ステージ期間中に全てのレジスタのリネーム即ち改名動
作が行なわれる。命令発行ステージ５０は、それがロー
ド又はストア命令である場合には、メモリ棚と並列的に
命令棚内に該命令を棚上げする。
【００１８】実行フェーズのスケジュールステージ５２
において、ＡＬＵ又はＦＰＵはオペランドの使用可能性
及びその年代に基づいて命令を選択する。そのオペラン
ドが使用可能な最も古い命令が最初に選択される。実行
のために命令がスケジュールされた後に、そのオペラン
ドが結果棚又はセイン（ｓａｉｎ）即ち健全なレジスタ
ファイルのいずれかからフェッチされる。結果棚は、命
令をリタイア即ち後退させる前に命令の結果を一時的に
格納させるメモリ構成体である。セインレジスタファイ
ルは、プログラマが見える物理的レジスタファイルであ
る。図１の例示的なシステムアーキテクチュアに示した
ように３つのＡＬＵと２つのＦＰＵとを包含する５つの
実行ユニットが存在している。ＡＬＵ１は全ての算術演
算を行なうことが可能であり且つＡＬＵ２は乗算及び除
算を除く全ての算術演算を行なうことが可能である。Ａ
ＬＵ３は、メモリ演算に対する間接的な動作を解消する
ために使用され、即ちそれはメモリ演算に対するアドレ
ス計算の全てを行なう。ＦＰＵ１は加算、整数から浮動
小数点への変換及びその逆変換、整数への丸め、減算及
びマルチメディア命令を行なうことが可能である。ＦＰ
Ｕ２は除算、平方根、乗算及び超越関数の処理を行なう
ことが可能である。従って、クロック毎に最大で２つの
浮動小数点命令を浮動小数点ユニットに対して発行する
ことが可能である。実行フェーズの最後のステージは棚
ステージ５８である。実行フェーズは順番外に行なわれ
るが、次のフェーズである後退フェーズは順番に行なわ
れる。従って、棚ステージ５８においては、順番外に実
行された命令の結果が結果棚内に格納される。結果棚か
らのデータは従属命令によって使用することが可能であ
る。
【００１９】後退フェーズは４つのステージ、即ち、完
了、後退、検索、書き戻しを包含している。完了ステー
ジにおいて、１つの命令の全てのパーセルの完了が、該
パーセルのうちのいずれかに関するトラップ及び欠陥と
共に検知される。後退ステージにおいては、単一のクロ
ックで後退させることの可能な完了したパーセルの数が
決定される。１個のパーセルが後退されると、その結果
が検索ステージ６６において結果棚から読取られる。次
いで、結果棚からの結果が書き戻しステージ６８におい
てプログラマが見えるレジスタファイルに対して引き渡
される。
【００２０】本発明は上述した３つのフェーズのうちで
発行フェーズと実行フェーズとに向けられたものであり
且つ両方に対して単一のパーセルを使用することにより
ロード演算とストア演算において必要とされるパーセル
即ちＲＩＳＣ ＯＰの数を減少させるための新規なシス
テム及び方法を提供するものである。パース、デコー
ド、発行ステージを包含する発行フェーズ及び本発明に
基づく実行フェーズについて以下に詳細に説明する。
【００２１】パースステージのフローチャート及びブロ
ック図を夫々図３及び４において示してある。図３を参
照すると、命令が同一のメモリ位置においてのロード
（読取り）及びストア（書込み）の両方を包含するもの
ではない場合には、本発明は例えばｘ８６アーキテクチ
ュアにおいて使用されている方法のように命令をパース
即ち構文解析する従来の方法を使用する（ステップ１２
０）。その命令が同一のメモリ位置においての読取り及
び書込みの両方を包含する場合には、部分的命令フラッ
グがセットされるか否かが決定される（ステップ１０
６）。命令フラッグがセットされない場合には、空デコ
ードレジスタが使用可能であるか否かが判別される（ス
テップ１０８）。空デコードレジスタが使用可能でない
場合には、本プロセスは、空デコードレジスタが使用可
能となるまで終了する（ステップ１２２）。各反復に対
して新たなクロックが必要とされる。空デコードレジス
タが使用可能である場合には（ステップ１０８）、該命
令のコピーが空デコードレジスタ内へ配置され且つ最後
の（第二の）パーセルフラッグがそのデコードレジスタ
においてクリアされる（ステップ１１０）。
【００２２】部分的命令フラッグがセットされると、こ
のことは、第一パーセルが既に空デコードレジスタ内に
配置されたことを意味し、且つ現在のパーセルは命令キ
ャッシュから読取った単一命令からの２つのパーセルの
うちの最後即ち２番目のものである。別の空デコードレ
ジスタが使用可能である場合には（ステップ１１２）、
同一の命令のコピーが次の空デコードレジスタ内へ配置
され且つそのデコードレジスタ内の最後のパーセルフラ
ッグがセットされる（ステップ１１４）。次いで、その
命令は命令フェッチバッファから取除かれ（ステップ１
１６）、且つ別の命令でこのプロセス全体が再度開始さ
れる。ステップ１１２において、付加的な空デコードレ
ジスタが使用可能でない場合には、部分的命令フラッグ
がセットされ（ステップ１１８）、且つ本プロセスは終
了する（ステップ１２２）。部分的命令フラッグは、次
のクロック期間中に該命令は第二パーセルを形成するた
めに次の使用可能な空レジスタへコピーされることが必
要であることをシステムに通知する。
【００２３】従って、図３のフローチャートに示したパ
ースステージにおいては、１つの命令から２つのパーセ
ルが発生され、その場合に該命令は同一のメモリ位置に
おいて読取りと書込みの両方を包含している。空デコー
ドレジスタが使用可能でない場合には、本プロセスは、
空デコードレジスタが各反復に対するクロックの犠牲に
おいて使用可能となるまで待機する。少なくとも２つの
空デコードレジスタが使用可能であると、同一のクロッ
クにおいて第一及び第二パーセルが発生される。然しな
がら、１つの空デコードレジスタのみが使用可能である
場合には、現在のクロック期間中に第一パーセルが発生
され且つ第二パーセルは次のクロック期間中に発生され
る。従って、第一及び第二パーセルは連続するデコード
レジスタ内に保存される。図３のフローチャートは、命
令フラッグがセットされているか否かを判別することに
よって、現在のパーセルが第一パーセルであるか又は第
二パーセルであるかを検知する。現在のクロック期間中
に使用可能な空デコードレジスタが存在しない場合に
は、本プロセスは、空デコードレジスタが使用可能とな
るまで次のクロックが開始することを待機せねばならな
い。
【００２４】図３のフローチャートに示したプロセスを
実行する好適な実施例を図４に示してある。図４を参照
すると、命令キャッシュ１３２が命令パーサーＦＩＦＯ
１３４に対して命令を供給する。デコーダ１３６Ａ，１
３６Ｂ，１３６Ｃ，１３６Ｄは、該命令があるメモリ位
置を読取り且つ書込むか否かを判別する。部分的命令フ
ラッグ（図３におけるステップ１６６）はパース制御ユ
ニット１４６において制御される。部分的命令フラッグ
は２つのパーセルを必要とする命令において第一パーセ
ルと第二パーセルとの間で区別を行なう目的を有してい
る。例えば、現在のクロック期間中に、単に１つのパー
セルに対して余裕が存在するに過ぎない場合、即ち単に
１つの空デコードレジスタが使用可能であるに過ぎない
場合には、第一パーセルがその使用可能な空デコードレ
ジスタ内にコピーされ、且つ第二パーセルはその後のク
ロック期間中に使用可能となる次の空デコードレジスタ
内にコピーされる。次のクロックにおいて、部分的命令
フラッグはセットされ、従って本プロセスは第一パーセ
ルが既に発行されたことを覚えている。
【００２５】図４において１−１０に示した信号線は以
下の内容を表わしている。
【００２６】 信号線 信号名 １ 命令パーサーＦＩＦＯからの命令データ ２Ａ，２Ｂ，２Ｃ パース制御信号 ３ デコードレジスタ満杯又は空信号 ４ デコードレジスタ書込イネーブル信号 ５ デコードレジスタ１へ入力される命令データ ６ デコードレジスタ２へ入力される命令データ ７ デコードレジスタ３へ入力される命令データ ８ デコードレジスタ４へ入力される命令データ ９ 命令除去制御信号 １０ ロード−ストア信号 デコーダ１３６Ａ，１３６Ｄは、その命令が信号線１０
を介して読取り動作と書込み動作の両方を有するか否か
をパース制御１４６へ知らせる。命令パーサーＦＩＦＯ
１３４からの命令データ１はパース制御１４６からの制
御信号に従って命令を１つを越えるデコードレジスタへ
コピーすべきであるか否かを決定するマルチプレクサ
（ＭＵＸ）１３８，１４０，１４２を介して命令データ
５，６，７又は８としてデコードレジスタＦＩＦＯ１４
４へ転送される。パース制御１４６はパース制御信号２
Ａ，２Ｂ，２Ｃをマルチプレクサ１３８，１４０，１４
２へ供給し、命令を適宜のデコードレジスタへ転送す
る。該デコードレジスタを包含するデコードレジスタＦ
ＩＦＯ１４４は、該デコードレジスタの各々が満杯であ
るか又は空３であるか否かをパース制御１４６へ通知す
る。それに応答して、パース制御１４６は、デコーダ１
３６Ａ−１３６Ｄ及びマルチプレクサ１３８，１４０，
１４２に関連してデコードレジスタ内にコピーされるべ
き命令データに対しデコードレジスタＦＩＦＯ１４４へ
書込イネーブル信号４を供給する。
【００２７】好適実施例においては、最大で４個の空レ
ジスタが一度に使用可能である。従って、デコーダ１３
６Ａ−１３６Ｄは、１つの命令が読取りと書込みの両方
を包含しているか否かを決定し且つパース制御１４６に
対してロード−ストア信号１０を発生する。１つの命令
が（ロード）読取り（ストア）書込みの両方を必要とす
る場合には、マルチプレクサ１３８，１４０又は１４２
は１つの命令を二度コピーして２つのパーセルを形成す
ることを可能とする。特に、ＭＵＸ１３８は第一命令の
２つのコピーを形成する能力を提供しており、ＭＵＸ１
４０は第二命令の２つのコピーを形成する能力を提供し
ており、且つＭＵＸ１４２は第二又は第三命令の２つの
コピーを形成する能力を提供している。又、パース制御
１４６はパースステージが完了する場合に命令を除去す
るために、命令パーサーＦＩＦＯ１４４に対して命令除
去制御信号９を供給する。
【００２８】本発明においては、パースステージは同一
のメモリアドレスのロード及びストアを包含する１つの
命令の２つのパーセルを発生することが必要であるに過
ぎない。例えば、次の命令はアドレス「ｂｘ＋ｓｉ」の
メモリ位置の内容をその既存の内容とレジスタｄｘの内
容との和で置換させる。
【００２９】ＡＤＤ［ｂｘ＋ｓｉ］，ｄｘ 従来の方法は、該命令を完了するのに３つのパーセルを
必要としており、即ち、（１）オペランドがメモリから
一時的レジスタ（例えば、ＬＤ ｔｅｍｐ，［ｂｘ＋ｓ
ｉ］）へロードされ、（２）別のレジスタ（例えば、Ａ
ＤＤ ｔｅｍｐ，ｄｘ）の内容へ加算され、且つ（３）
その結果を同一のメモリ位置（例えば、ＳＴ［ｂｘ＋ｓ
ｉ］，ｔｅｍｐ）内に保存する。従来の方法は３つのパ
ーセルを必要とするので、メモリアドレスはロード（第
一）パーセル及びストア（第三）パーセルの両方におい
て不必要に計算される。本発明においては、ロードパー
セル及びストアパーセルは結合されてロード−ストアパ
ーセルとなっている（例えば、ＬＤＳＴ［ｂｘ＋ｓ
ｉ］，ｔｅｍｐ）。従って、本発明の２つのパーセルが
従来の方法において必要とされていた３つのパーセルの
作業を行なっている。このことは、図３における好適実
施例のパースステージのフローチャート１００におい
て、ロード−ストア命令が単に２つのデコードレジスタ
へコピーされて２つのパーセルを形成することを意味し
ている。このことは、第三パーセルを次の命令に対して
解放し、クロックサイクル及びパース帯域幅を節約する
利点を有している。上述した例は、後に図１２Ａ及び１
２Ｂを参照して説明する。
【００３０】命令がパース（ｐａｒｓｅ）即ち構文解析
され且つ適宜のデコードレジスタへコピーされると、パ
イプラインはデコードステージへ前進する。
【００３１】図５Ａ乃至５Ｄ及び図６は、本発明に基づ
くデコードステージのフローチャート及びブロック図を
夫々示している。図５Ａを参照すると、本実施例におい
ては最大で４つのデコードレジスタが存在しているの
で、デコードステージは、最初に、カウンタ「Ｎ」が初
期化された後に（ステップ１５２）４未満であるか否か
を判別する（ステップ１５４）。カウンタＮが４未満で
ある場合には、デコードステージが完了される（ステッ
プ１７２）。カウンタＮが４未満である場合には、パー
スステージの場合におけるように、最初にパイプライン
における次のステージである空発行レジスタが使用可能
であるか否かを判別する。空発行レジスタが使用可能で
ない場合には（ステップ１５６）、本プロセスは空発行
レジスタが使用可能となるまで次のクロック及びその後
のクロックに対して待機する。空レジスタが使用可能で
ある場合には、識別ＩＤがデコードされている現在のパ
ーセルに対して発生される（ステップ１５８）。ＩＤが
パーセルが取付けられた後に、本プロセスは、デコード
レジスタがロード及び／又はストアを有する命令を包含
しているか否かを判別する（ステップ１６０）。デコー
ドレジスタ内の命令がロードか又はストアのいずれかを
包含するものでない場合には、デコードプロセスに対し
て従来の方法が使用される（ステップ１６２）。デコー
ドを行なうための従来の方法は、例えば、上掲した’１
５６特許、メタフローアーキテクチュア、及びＳｏｈｉ
文献等に記載されている。
【００３２】デコードレジスタ内の命令がロード及び／
又はストアを有するものである場合には、デコードレジ
スタが最後のパーセル、即ち２つのパーセルのうちの２
番目のパーセルであるか否かを判別する。それが２番目
のパーセルである場合には、その命令をデコードするた
めにも従来の方法が使用される。２番目のパーセルにお
いては、レジスタ対レジスタ演算が行なわれるので、２
番目のパーセルに対して従来の方法が使用される。
【００３３】ＡＤＤ演算と共にロード（ＬＤ）及びスト
ア（ＳＴ）の両方を包含する命令においては、第一パー
セルがメモリ内のアドレスを計算し、メモリからオペラ
ンドをロードし、且つそれを一時的レジスタ内に配置さ
せる。次いで、２番目のパーセルがその一時的レジスタ
を使用してレジスタ対レジスタ演算を行ない、且つその
結果を一時的レジスタ内に配置させる。ロード演算及び
ストア演算の両方に対して共通のメモリアドレスを有す
るロード及びストア命令を処理する従来の方法において
は、一時的レジスタをそこからオペランドが発生したメ
モリ位置内にストアするために第三パーセルが必要とさ
れる。本発明においては、１番目のパーセルにおいて計
算されたメモリアドレスがストアを行なうために使用さ
れるので、第三パーセルを必要とするものではない。従
って、デコードレジスタが２番目のパーセルを包含して
いる場合に、従来のデコード方法が使用される。
【００３４】然しながら、命令が例えばＡＤＤ等の演算
に関連してロード又はストアのいずれか一方を包含する
場合（両方ではない）、デコードを行なうための従来の
方法を使用することも可能である（ステップ１６２）。
図５Ａに示したように、このような命令は尚且つ２つの
パーセルを必要とし、その場合に、例えば、該パーセル
のうちの１つがアドレス演算を行ない且つ他方のパーセ
ルがＡＤＤ演算を行なう（又は、その命令が必要とする
何等かの演算）。例えば、その命令がその他の演算を必
要とすることのない純粋なロード又は純粋なストアであ
る場合には、単に１つのパーセルが必要とされるに過ぎ
ない。
【００３５】デコードレジスタが最後の即ち２番目のパ
ーセルを包含するものでない場合には（ステップ１６
４）、アドレス計算オペランド用のロッカー識別ＩＤが
各パーセルに対して供給される（ステップ１６４）。そ
の後に、本プロセスは、その命令が特にロード、スト
ア、又は両方であるか否かを判別する（ステップ１６
８）。その命令がロードのみを包含する場合には、その
命令はデコードレジスタから次に使用可能な空発行レジ
スタへ移動され、且つその発行レジスタ内のロードイネ
ーブルビットが図５Ｂに示したようにセットされる（ス
テップ１７４）。次いで、スコアボードＩＤが宛先レジ
スタに表われ（ステップ１７６）且つカウンタがインク
リメントされて（ステップ１７０）再度ステップ１５４
から開始する次のデコードレジスタを処理する。その命
令がストアを包含している場合には（ステップ１６
８）、デコードレジスタからの命令が次の空発行レジス
タへ移動され、且つ該発行レジスタ内のストアイネーブ
ルビットが図５Ｃに示したようにセットされる（ステッ
プ１７８）。この場合にスコアボードＩＤは無効であり
（ステップ１８０）、且つカウンタは次のデコードレジ
スタを処理するためにインクリメントされる（ステップ
１７０）。その命令がロードとストアの両方を包含して
いる場合には、デコードレジスタ内の命令は次の空発行
レジスタへ移動され、且つその発行レジスタ内のロード
イネーブルビットとストアイネーブルビットの両方が図
５Ｄに示したようにセットされる（ステップ１８２）。
スコアボードＩＤは宛先レジスタ及び発生源レジスタ上
に表われ（ステップ１８４）且つ発生源データのロッカ
ーＩＤは（ＩＤ＋１）となる（ステップ１８６）。次い
で、カウンタは次のデコードレジスタを処理するために
インクリメントされる（ステップ１７０）。
【００３６】スコアボードＩＤはスコアボードユニット
から発生される。該スコアボードユニットは、命令間の
必要な逐次的関係を維持するために必要である。就中、
それは与えられたレジスタに対して最も最近の書込みを
行なうパーセルのＩＤを識別する。Ｐｏｐｅｓｃｕ ｅ
ｔ ａｌ．アーキテクチュアにおける「命令棚（Ｉｎｓ
ｔｒｕｃｔｉｏｎ Ｓｈｅｌｆ）」（’１５６特許及び
メタフローアーキテクチュア参照）はインテルペンチア
ムプロアーキテクチュアにおいて使用されておる「リザ
ベーションステーション（Ｒｅｓｅｒｖａｔｉｏｎ Ｓ
ｔａｔｉｏｎ）」に幾分類似している。「ストア棚（Ｓ
ｔｏｒｅ Ｓｈｅｌｆ）」は掲示した書込みを管理す
る。ストア棚は、種々の命令に対して、影響されたアド
レス及び与えられたアドレスにおいて格納されるべきデ
ータを発生した「ロッカー（ｌｏｃｋｅｒ）」命令を追
従する。「ロード棚」は、それらが順番外に計算される
ので、ロードパーセルのメモリデータアドレスを追従す
る。
【００３７】好適実施例においては、例えばｘ８６命令
等の命令がパーセルに分解される。ロードアドレス及び
ストアアドレスを計算する前に、本システムは、それら
が同一のアドレスを参照するか否かを決定する。そうで
ある場合には、そのアドレスは一度計算され、次いでそ
の結果はロード棚及びストア棚の両方に格納される。そ
のオペランドはロードされる。次いで算術演算が行なわ
れ、且つその結果は、そのオペランドがとられたアドレ
ス内に格納される。スコアボードユニットは、命令が順
番外に実行された場合であっても、シーケンスエラーが
存在しないことを確保する。特に該ユニットは、システ
ムが全ての以前の論理的書込みが行なわれるまでレジス
タ又はメモリ位置の読取りを行なわないことを防止し、
且つ前のデータの全ての必要な読取りが行なわれるま
で、書込みコマンドが実行されないことを確保する。
【００３８】スコアボードユニットにおいては、全ての
パーセルがＩＤによって定義され、それは、基本的に、
該パーセルによって発生される結果に対する名前即ちタ
グとして作用する。例えば、ロード演算はメモリから宛
先レジスタ内にオペランドをロードする。スコアボード
ユニットは、デコードステージにおいて、ロードパーセ
ルがこの宛先レジスタへ書込みを行なうことを記録す
る。スコアボードユニットにおいては、ロードパーセル
のＩＤが見つけ出され、且つ該パーセルによってアップ
デートされるレジスタの数がスコアボードユニット内に
書込まれる。例えばスコア、分岐及びＮＯＰ等の幾つか
の命令はいずれのレジスタにも書込みを行なうことはな
い。従って、これらのパーセルに対するスコアボードエ
ントリは無効である。スコアボードエントリは、命令が
１個のレジスタに書込みを行なう場合に有効である。従
って、スコアパーセルの場合には、発生源データのロッ
カーＩＤが有効であるが、該ストアパーセルに対するス
コアボードＩＤにおけるエントリは無効である。
【００３９】該命令がロードとストアの両方を包含する
場合には、第一パーセルに対するスコアボードエントリ
が宛先レジスタにセットされる。何故ならば、ロード演
算は宛先レジスタ内にデータを書込み、それはストア演
算に対する発生源レジスタとなるからである。ストアパ
ーセルの場合には、ストアデータに対するロッカーＩＤ
はロード−ストアＬＤＳＴパーセル直後のパーセルであ
るストアされるべきデータを発生したパーセルＩＤであ
る。従って、発生源データのロッカーＩＤは、ソースボ
ードへ戻ることなしに決定することが可能である。何故
ならば、それは１＋ロード−ストア（ＬＤＳＴ）パーセ
ルのＩＤであり、それは宛先レジスタへ書込みを行なっ
たパーセルだからである。
【００４０】図５Ａ乃至５Ｄにおけるフローチャートの
具体例の好適実施例を図６に示してある。図６を参照す
ると、デコードステージ２００はデコードレジスタＦＩ
ＦＯ２０２（それは図４において符号１４４を付してあ
る）、制御論理ユニット２０４Ａ，２０４Ｂ，２０４
Ｃ，２０４Ｄ、スコアボードユニット２０６、ＩＤ発生
器２０８を包含している。以下に説明するデコードステ
ージの結果は発行レジスタＦＩＦＯ２１０内に配置され
る。デコードレジスタＦＩＦＯ２０２は、制御論理ユニ
ット２０４Ａ乃至２０４Ｄ及びスコアボードユニット２
０６へ接続している。制御論理ユニットはＩＤ発生器２
０８及びスコアボードユニット２０６へ接続している。
【００４１】スコアボードユニット（時々、インテルに
よって「レジスタ割り当てテーブル」即ち「ＲＡＴ」と
呼ばれる）は、命令が上述した如く順番外に実行される
場合であっても、シーケンスエラーが存在しないことを
確保する。ＩＤ発生器は発生された各パーセルに対する
ＩＤを発生する（図５Ａにおけるステップ１５８参
照）。そのＩＤは各パーセルに対して１だけインクリメ
ントされる。制御論理ユニットはデコードステージの動
作を制御する。該制御ユニットのより詳細な構造を図７
に示してある。制御論理ユニット２０４Ａ乃至２０４Ｄ
は同一のものであるから、制御論理は制御論理ユニット
のうちの１つ２０４Ａを参照して説明する。図７を参照
すると、制御論理ユニットがデコードレジスタＦＩＦＯ
２０２、スコアボードユニット２０６及び発行レジスタ
ＦＩＦＯ２１０から多数の異なる信号を受取る。制御論
理ユニットは、デコードレジスタＦＩＦＯ２０２、スコ
アボードユニット２０６、ＩＤ発生器２０８、発行レジ
スタＦＩＦＯ２１０へ信号を転送する。
【００４２】図６及び７において、ライン１はデコード
レジスタＦＩＦＯの内容を表わしており、それはパーセ
ル有効信号、最後のパーセル信号、パーセルそれ自信を
包含している。パーセル有効信号は、命令キャッシュ１
３２からの命令（図４）が有効であるか否かを知らせ
る。その命令が命令キャッシュ内に存在しない場合に
は、そのパーセルは無効であり且つメインメモリは有効
な命令を検索すべく動作を行ない、そのことは多数の付
加的なクロックサイクルを必要とする。ライン２はＩＤ
発生器２０８からのパーセルのＩＤを表わしており（図
５Ａにおけるステップ１５６参照）、ライン３はスコア
ボードユニット２０６からの発生源データのロッカーＩ
Ｄを表わしている。ライン５は発行レジスタＦＩＦＯ２
１０における発行レジスタからの空発行レジスタ使用可
能信号線を表わしている（図３からのステップ１５６参
照）。これらの入力線に基づいて、制御論理ユニットは
ライン４，６，７を出力し、それらは、夫々、命令デー
タ、制御線及び有効／無効宛先ＩＤに対応している。
【００４３】制御論理ユニット２０４Ａ内において、パ
ーセル自身及び最後のパーセル信号がデコーダ２２０に
おいて受取られ且つスコアボード有効信号が論理ＡＮＤ
ゲートにおいて受取られる。論理ＡＮＤゲート２３０
は、更に、空発行レジスタ使用可能線５を受取り、制御
線６を発生し、それはＩＤ発生器２０８及び発行レジス
タＦＩＦＯ２１０の両方へ送られる。制御論理ユニット
２０４Ａは、パーセルが有効であるか無効であるか及び
論理ＡＮＤゲート２３０を介して使用可能な空発行レジ
スタが存在しているか否かをＩＤ発生器２０８及び発行
レジスタＦＩＦＯ２１０に知らせる。従って、制御ライ
ン（線）６は、そのパーセルが有効であるか否か且つ空
発行レジスタが使用可能であるか否かに依存して、その
命令がデコードレジスタから発行レジスタへ移動される
べきか否かを制御する。
【００４４】ＡＮＤゲート２３０の出力は、別の論理Ａ
ＮＤゲート２２８に対する入力となる。論理ＡＮＤゲー
ト２２８は、デコーダ２２０からロードイネーブル信号
線出力を受取り且つ宛先レジスタが有効であるか無効で
あるかを決定する信号を出力する。宛先レジスタが有効
であるためにはパーセル有効信号、空発行レジスタ使用
可能信号、ロードイネーブル信号の全てがセットされ
て、例えばＡＮＤゲート２２８から論理高を発生するこ
とが必要である。デコーダ２２０はストアイネーブル信
号を出力し、それは更に別の論理ＡＮＤゲート２２６へ
入力される。デコーダ２２２からのロードイネーブル信
号は論理ＡＮＤゲート２２６へ入力される。デコーダ２
２０からのロードイネーブル信号及びストアイネーブル
信号は発行レジスタＦＩＦＯ２１０へ送られる（ロード
及びストアイネーブル信号については図８における発行
ステージフローチャートに関連してより詳細に説明す
る）。論理ＡＮＤゲート２２６の出力は選択線としてマ
ルチプレクサ２２４へ接続される。ライン２におけるＩ
Ｄ発生器からのパーセルのＩＤは加算器２２２へ入力さ
れ、それはマルチプレクサ２２４への入力の１つである
（ＩＤ＋１）を発生する。ライン３におけるスコアボー
ドからの発生源データのロッカーＩＤはマルチプレクサ
（ＭＵＸ）２２４へ入力される。ＭＵＸ２２４はストア
命令の発生源データのロッカーＩＤを出力する。特に、
ロードイネーブル信号及びストアイネーブル信号の論理
ＡＮＤ結果に依存して、ＩＤ発生器からのパーセルのイ
ンクリメントされたＩＤか又はスコアボードからの発生
源データのロッカーＩＤのいずれかがＭＵＸ２２４から
出力される。例えば、該命令がロード及びストアイネー
ブルビットを設定する同一のメモリアドレスのロード及
びストアの両方を包含する場合には、ＩＤ発生器からの
パーセルのインクリメントされたＩＤは、ストア命令の
発生源データのロッカーＩＤとしてＭＵＸ２２４から出
る。ロード及びストアイネーブル信号のうちの少なくと
も一方がセットされていないロード及びストアイネーブ
ル信号のその他の組合わせに対しては、スコアボードか
らの発生源データのロッカーＩＤがＭＵＸ２２４から出
力される。従って、ストア演算はメモリアドレスを計算
することは必要ではない。何故ならば、メモリアドレス
はロード演算（第一パーセル）期間中に既に計算されて
おり且つロッカーＩＤから得ることが可能だからであ
る。
【００４５】ＭＵＸ２２４から出力されるストア命令の
発生源データのロッカーＩＤ、ストアイネーブル、及び
ロードイネーブルは共に命令データ４を形成する。制御
論理ユニット２０４Ａの制御線６は、データ４をデコー
ドレジスタから発行レジスタへ移動させるか否かを決定
する。従って、該パーセルが有効であり且つ空発行レジ
スタが使用可能である場合には、制御線６は命令データ
４をして発行レジスタへ移動することを許容する。
【００４６】有効／無効宛先レジスタライン７は、
（１）パーセルが有効であり、（２）発行レジスタが使
用可能であり、（３）ロードイネーブル信号が真である
場合に、有効となる。これら３つの条件のうちのいずれ
かが満足されない場合には、ライン７は無効なものとし
てスコアボードユニット２０６へ入力される。
【００４７】デコードレジスタが該命令を発行レジスタ
へ移動させると、デコードステージが発行ステージに道
を譲る。発行ステージのフローチャートは図８に示して
あり、且つ図８におけるフローチャートの具体例のブロ
ック図は図９に示してある。図８及び９は本発明に基づ
く発行ステージのフローチャート及びブロック図を夫々
示している。図８を参照すると、本実施例においては最
大で４個のデコードレジスタが存在しているので、発行
ステージは、最初に、図５Ａに示したデコードステージ
と同様に、カウンタＮが４未満であるか否かを判別する
（ステップ２５４）。該カウンタはステップ２５２にお
いて初期化される。カウンタＮが４未満でない場合に
は、発行ステージは終了する（ステップ２８０）。カウ
ンタＮが４未満である場合には、発行レジスタ内のパー
セルＰがロードイネーブル及び／又はストアイネーブル
であるか否かが判別される（ステップ２５６）。パーセ
ルＰがロードイネーブルでもストアイネーブルでもない
場合には、その命令を発行するために従来の方法が使用
される。命令を発行するための従来の方法（ステップ２
７８）は、例えば、’１５６特許、メタフローアーキテ
クチュア、Ｓｏｈｉ文献等上掲した文献に記載されてい
る。
【００４８】発行中のパーセルＰがロードイネーブル及
び／又はストアイネーブルである場合には、命令棚が満
杯であるか否かが判別される（ステップ２５８）。命令
棚が満杯である場合には、本プロセスは終了する。命令
棚が満杯でない場合には（ステップ２５８）、パーセル
Ｐがロードイネーブルであるか否か及びロード棚が満杯
であるか否かが判別される（ステップ１６０）。そうで
ある場合には、本プロセスは終了する（ステップ２８
０）。そうでない場合には、パーセルＰがストアイネー
ブルであるか否か及びストア棚が満杯であるか否かが判
別される（ステップ２６２）。そうである場合には、本
プロセスは終了する（ステップ２８０）。そうでない場
合には、該パーセルのコピーが命令棚内に配置される
（ステップ２６４）。
【００４９】その後に、該パーセルがロードイネーブル
である場合には（ステップ２６６）、該パーセルのコピ
ーがロード棚内に配置される（ステップ２６８）。次い
で、該パーセルがストアイネーブルであるか否かが判別
される（ステップ２７０）。そうである場合には該パー
セルのコピーがストア棚内に配置される（ステップ２７
２）。次いで、該パーセルは発行レジスタから除去され
る（ステップ２７４）。次いで、カウンタＮがインクリ
メントされ（ステップ２７６）且つ本プロセスは再度始
めから開始される。
【００５０】図８におけるフローチャート２５０の具体
例の好適実施例を図９に示してある。図９に示した発行
ステージ３００は発行レジスタＦＩＦＯ３０２（それは
図６において符号２１０を付してある）、制御論理ユニ
ット３０４Ａ，３０４Ｂ，３０４Ｃ，３０４Ｄ、命令棚
３０６、ロード棚３０８、ストア３１０を包含してい
る。図９に示した１−１０の信号線は以下の内容を表わ
している。
【００５１】 信号線 信号名 １ パーセル ２ ロードイネーブル ３ ストアイネーブル ４ 命令棚満杯ライン ５ ロード棚満杯ライン ６ ストア棚満杯ライン ７ パーセルを命令棚へコピーする制御信号 ８ パーセルをロード棚へコピーするための制御信号 ９ ストア棚へパーセルをコピーするための制御信号 １０ 発行レジスタからパーセルを除去するための制御信号 図９に示したように、ロードイネーブル信号及びストア
イネーブル信号は発行レジスタＦＩＦＯ３０２から制御
論理ユニット３０４Ａ−３０４Ｄの各々へ送られる。該
パーセルは、発行レジスタＦＩＦＯ３０２から制御信号
７，８，９に従って、夫々、命令棚、ロード棚、ストア
棚の各々へ送られる。信号線４，５，６は、夫々、命令
棚３０６、ロード棚３０８、ストア棚３１０からこれら
の棚が満杯であるか否かを制御論理ユニットに知らせる
ために送られる。信号線１０は発行レジスタＦＩＦＯ３
０２に対して、制御論理ユニットによって発行レジスタ
からそのパーセルを除去することを知らせる。
【００５２】従って、パーセルは発行ステージから発行
され且つパイプラインは実行ステージへ前進する。図１
０及び１１は本発明に基づく実行ステージのフローチャ
ートとブロック図とを夫々示している。図１０を参照す
ると、実行ステージのフローチャート３２０は、メモリ
算術論理ユニット（ＡＬＵ）がパーセルを実行している
か否かを判別する（ステップ３２４）。そうでない場合
には、本プロセスは終了する。そうである場合には、そ
のパーセルがロードイネーブルを有しているか否かが判
別される（ステップ３２６）。そうである場合には、メ
モリの計算したアドレスがパーセル位置の次のロード棚
上に置かれる（ステップ３２８）。該パーセルがロード
イネーブルを有するものではない場合には、ステップ３
２８がスキップされる。次いで、該パーセルがストアイ
ネーブルを有しているか否かが判別される（ステップ３
３０）。そうである場合には、該メモリの計算されたア
ドレスがパーセル位置の次のストア棚上に配置される
（ステップ３３２）。パーセルがストアイネーブルを有
するものではない場合には、ステップ３３２がスキップ
され且つ本プロセスが終了する。
【００５３】図１０に示したフローチャート３２０の具
体例の好適実施例を図１１に示してある。図１１を参照
すると、実行ステージは命令棚３０６、ロード棚３０
８、ストア棚３１０、ＡＬＵ３０７、論理ゲート３０９
及び３１１を包含している。命令棚３０６は、該パーセ
ルのＩＤを供給するために直接的にロード棚３０８及び
ストア棚３１０へ接続している。命令棚３０６は、更
に、ＡＬＵ３０７を介してロード棚及びストア棚へ接続
しており、メモリ位置のアドレスを与える。更に、命令
棚３０６は、例えば、パーセルのＩＤの次のロード棚及
びストア棚内にアドレスを書込むために、ＡＮＤゲート
３０９及び３１１を介してロード棚３０８及びストア棚
３１０へ接続している。特に、信号ライン４はパーセル
のＩＤの次のロード棚内にアドレスを書込むための制御
信号を表わしており、信号ライン５は該パーセルのＩＤ
の次のストア棚内にアドレスを書込むための制御信号を
表わしている。命令棚からの信号ライン１，２，３は、
夫々、命令、ストアイネーブル、ロードイネーブルを実
行するための有効な信号ラインを表わしている。
【００５４】その実行が完了すると、後退フェーズ（図
２参照）が棚上げされた最も古い命令を検査する。各ク
ロックサイクルにおいて、全ての適宜の命令が後退され
る（例えば、メタフローアーキテクチュア参照）。従っ
て、本発明においては、従来のシステムにおいて必要と
される３つのパーセルの代わりにロード演算及びストア
演算の両方を包含する命令に対して単に２つのパーセル
（例えばＬＤＳＴ及びＡＤＤ）が後退されるに過ぎな
い。
【００５５】図１２Ａ及び１２Ｂは、上述した例の命令
を使用して夫々従来のシステムと本発明との間の比較を
示している。図１２Ａにおける例の命令は３つのコンポ
ーネント、即ちＬＯＡＤ，ＡＤＤ，ＳＴＯＲＥを有して
いる。ｘ８６の記号を借りると、３つの従来のパーセル
は以下の如くである。
【００５６】ＬＤ ［ｂｘ＋ｓｉ］，ｔｅｍｐ ＡＤＤ ｔｅｍｐ，ｄｘ ＳＴ ［ｂｘ＋ｓｉ］，ｔｅｍｐ 尚、「ｂｘ＋ｓｉ」はメモリのアドレスであり、「ｔｅ
ｍｐ」は一時的レジスタであり、「ｄｘ」はレジスタで
ある。この３つのコンポーネントからなる命令はメモリ
アドレス「ｂｘ＋ｓｉ」の内容を一時的レジスタ「ｔｅ
ｍｐ」へロードする。一時的レジスタの内容はレジスタ
ｄｘの内容に付加され且つその結果は一時的レジスタ内
に戻される。次いで、一時的レジスタの内容が同一のメ
モリアドレス「ｂｘ＋ｓｉ」内に書き戻される。従っ
て、従来のシステムは、パースステージにおける３つの
パーセルを使用してこの命令をパース即ち構文解析（オ
ペランド解析）を行なう。第一パーセルは、該オペラン
ドのメモリアドレスを計算し且つ該オペランドをメモリ
から一時的レジスタへロードする。第二パーセルはレジ
スタ対レジスタ演算を実行する。第三パーセルは、第二
パーセルの結果を格納するために同一のメモリアドレス
を再計算し且つレジスタの内容を該メモリ内に配置させ
る。
【００５７】この従来のシステムは図１２Ａに示してあ
り、その場合には、命令の３つのコンポーネント（パー
セル）がＬＤ，ＡＤＤ，ＳＴに対して夫々ＩＤ４，５，
６を有する命令棚内に配置させる。図１２Ａにおいては
同一のメモリ位置に対するものであっても、ロード（Ａ
ＬＵ１）に対するアドレスとストア（ＡＬＵ２）に対す
るアドレスを別々に計算するために２つのＡＬＵが図１
２Ａにおいて必要とされている。点線は本プロセスによ
って取られる経路を表わしている。従来のシステムにお
いては、メモリアドレスが２回計算され、より多くの時
間及び２つのＡＬＵを使用することを必要としている。
該ＡＬＵからの結果はロード棚及びストア棚内に配置さ
れる。
【００５８】本発明は、メモリアドレスの２回目の計算
が必要でないことの認識に立つものである。従って、図
１２Ｂに示したように、本発明は上述した３つのコンポ
ーネントからなる命令を単に２つのパーセルを必要とす
るに過ぎない２つのコンポーネントからなる命令へ還元
させている。第一パーセルはロード−ストアＬＤＳＴ演
算を包含しており且つ第二パーセルはレジスタ対レジス
タ演算を包含しており、その具体例は以下に示すような
ものである。
【００５９】ＬＤＳＴ［ｂｘ＋ｓｉ］，ｔｅｍｐ ＡＤＤ ｔｅｍｐ，ｄｘ ＬＤＳＴ演算（処理）はメモリのアドレスを一度計算し
且つメモリアドレスの内容を第一パーセル内のｔｅｍｐ
へロードする。次いで、第一パーセルは、第二パーセル
のＡＤＤ演算が完了するまで該演算のストア部分上で待
機し、第二パーセルのＡＤＤ演算が完了した時に第一パ
ーセルを完了するために前に計算したアドレスを使用し
て該ストア演算を実施する。
【００６０】図１２Ｂは、本発明に基づく命令棚、ロー
ド棚、ストア棚のブロック図を示している。特に、ＬＤ
ＳＴ演算のロード部分は、ＡＬＵ１に対する命令棚から
ロード棚への経路に追従し、一方ＬＤＳＴ演算のストア
部分はＡＬＵ１に対する命令棚からマルチプレクサＭＵ
Ｘへ及び最終的にストア棚への経路に追従する。この場
合に、ＡＬＵ２は使用されることはない。何故ならば、
１つのアドレス計算のみが本発明において実施されるに
過ぎないからである。従って、単に１つのＡＬＵ計算が
全命令に対して必要であるに過ぎないので、ＡＬＵ２
は、例えば異なる命令に対するアドレスを計算する等の
その他のことに使用するために自由な状態にある。更
に、第三パーセルは必要とされないので、クロックサイ
クル及びパース帯域幅が改善されている。
【００６１】図１２Ａ及び１２Ｂに示したように、命令
棚は左側の欄にスコアボードＩＤ番号を有している。図
１２Ａにおいて、ＬＤ，ＡＤＤ，ＳＴに対するスコアボ
ードＩＤは、夫々、「４」、「５」、「６」である。Ａ
ＤＤに対するロッカーＩＤはＬＤ（４）に対するスコア
ボードＩＤであり且つＳＴの場合にはＡＤＤ（５）に対
するスコアボードＩＤである。図１２Ｂにおいて、それ
は本発明を示すものであるが、ＬＤＳＴ及びＡＤＤに対
するスコアボードＩＤは「４」及び「５」であり且つＳ
Ｔに対するロッカーＩＤはＬＤＳＴ（４）のスコアボー
ドＩＤである。図５Ｄを参照すると、上述した例に対す
るスコアボード［ＩＤ］はｔｅｍｐであり、それは宛先
及び発生源レジスタであり且つ発生源データのロッカー
ＩＤは（ＩＤ＋１）であり、それは、パーセルＩＤが４
に等しいので、（４＋１）＝５である。従って、本発明
においては、ストア即ち格納のためのメモリのアドレス
はスコアボードにおける既知の位置から容易に得られ
る。
【００６２】本発明に基づいて命令を処理するためのシ
ステム及び方法は従来のシステムと比較してプロセサパ
イプラインの各ステージにおいて多数の利点を有してい
る。例えば、パースステージにおいて、従来のシステム
においては３つのパーセルが必要とされていたのと対比
して、ロード及びストアの両方を必要とする命令及び算
術演算に対して単に２つのパーセルが発生されるに過ぎ
ない。デコードステージにおいては、ロードイネーブル
とストアイネーブルの両方が同一のパーセルに対して発
生され、その場合に、格納されるべき発生源データのロ
ッカーＩＤはロード−ストアパーセルのＩＤ＋１、即ち
（ＩＤ＋１）である。発行ステージにおいては、１つの
パーセルをロード棚及びストア棚の両方の上に配置させ
ることが可能である。実行ステージにおいては、従来の
システムにおいては２つのＡＬＵ計算サイクルが必要と
されていたのと比較して、全命令に対して単に１つのＡ
ＬＵの計算サイクルが必要とされるに過ぎない。後退ス
テージにおいては、従来のシステムにおいては３つのパ
ーセルが必要とされていたのと比較して単に２つのパー
セルを後退させることが必要であるに過ぎず、制限され
ている後退帯域幅のより少ない部分を使用している。従
って、本発明は従来のプロセサシステムと比較して多数
の利点を提供している。
【００６３】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、当業者にとって、本発明の技術的範囲を逸
脱することなしに本発明の浮動小数点演算システムにお
いて種々の変形及び修正を行なうことが可能である。
【図面の簡単な説明】
【図１】 本発明において使用されるプロセサのシステ
ムアーキテクチュアを示した概略ブロック図。
【図２】 命令の演算（処理）の流れを示した概略図。
【図３】 本発明に基づく命令パースステージを示した
フローチャート。
【図４】 図３に示した命令パースステージの好適実施
例を示した概略ブロック図。
【図５Ａ】 本発明に基づくデコードステージの処理の
一部を示したフローチャート。
【図５Ｂ】 本発明に基づくデコードステージの処理の
一部を示したフローチャート。
【図５Ｃ】 本発明に基づくデコードステージの処理の
一部を示したフローチャート。
【図５Ｄ】 本発明に基づくデコードステージの処理の
一部を示したフローチャート。
【図６】 図５Ａ−５Ｄに示したデコードステージの好
適実施例を示した概略ブロック図。
【図７】 図６におけるデコードステージにおける制御
論理を示した概略図。
【図８】 本発明に基づく発行ステージを示したフロー
チャート。
【図９】 図８に示した発行ステージの好適実施例を示
した概略ブロック図。
【図１０】 本発明に基づく実行ステージを示したフロ
ーチャート。
【図１１】 図１０に示した実行ステージの好適実施例
を示した概略ブロック図。
【図１２】 （Ａ）及び（Ｂ）は例示的な命令を使用し
た従来の方法と本発明の夫々を示した各概略図。
【符号の説明】
１２ バスインターフェース １６ 命令キャッシュ １８ 分岐ターゲットバッファ（ＢＴＢ） ２２ データキャッシュ ２０ フェッチ／デコードユニット ２４ 発行ユニット ２６ メモリ棚 ２８，３０，３２ 算術論理ユニット（ＡＬＵ） ３４，３６ 浮動小数点ユニット（ＦＰＵ） ４２ フェッチ ４４ パース ４６ デコード ５０ 発行 ５２ スケジュール ５４ オペランドフェッチ ５６ 実行 ５８ 棚上げ ６０ 完了 ６４ 後退 ６６ 検索 ６８ 書き戻し

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 データ処理システムにおいて、 プログラム命令を発生する命令ユニット、 前記命令ユニットへ結合されており且つ前記プログラム
    命令を受取るパースユニットであって、前記命令がロー
    ド演算とストア演算の両方を必要とするか否かを判別し
    且つロード演算及びストア演算の両方を含む前記命令に
    対する第一パーセル及び第二パーセルのみを発生するパ
    ースユニット、 前記パースユニットへ結合されており且つ前記第一パー
    セルと第二パーセルとを受取るデコードユニットであっ
    て、前記第一及び第二パーセルに対して異なる識別番号
    であって前記第二パーセルの識別番号が前記第一パーセ
    ルの識別番号から決定することが可能である識別番号を
    取付けるデコードユニット、 前記デコードユニットへ結合されており且つ前記第一パ
    ーセル及び第二パーセルを受取り且つ前記第一パーセル
    及び第二パーセルを発行する発行ユニット、を有するこ
    とを特徴とするデータ処理システム。
  2. 【請求項２】 請求項１において、前記パースユニット
    が、 前記命令ユニットへ接続しており且つ前記プログラム命
    令を受取る命令パーサー、 前記命令パーサーへ接続しているデコーダ、 前記命令パーサー及び前記デコーダへ接続しているパー
    ス制御ユニットであって、前記パースユニットの動作を
    制御するパース制御ユニット、を有することを特徴とす
    るデータ処理システム。
  3. 【請求項３】 請求項１において、前記デコードユニッ
    トが、 前記第一及び第二パーセルを前記パースユニットから受
    取るデコードレジスタ、 前記デコードレジスタへ接続しており且つ前記第一及び
    第二パーセルに対する識別番号を発生する識別番号発生
    器、 前記デコードレジスタ及び識別番号発生器へ接続してい
    るスコアボードユニットであって、メモリ内に格納され
    るべきデータのロッカー識別番号を包含しているスコア
    ボードユニット、 前記デコードレジスタと、識別番号発生器と、スコアボ
    ードユニットとに接続している制御論理ユニットであっ
    て前記デコードユニットの動作を制御する制御論理ユニ
    ット、を有することを特徴とするデータ処理システム。
  4. 【請求項４】 請求項３において、前記制御論理ユニッ
    トが、 前記第一及び第二パーセルのうちの１つを受取り且つ前
    記第一及び第二パーセルのうちの前記１つがロード演算
    及びストア演算を包含する場合にロードイネーブル信号
    及びストアイネーブル信号を出力するデコーダ、 前記ロード及びストアイネーブル信号へ結合される第一
    論理ユニット、 前記ロードイネーブル信号及び有効なパーセル及び空の
    発行レジスタが使用可能であることを知らせる信号へ結
    合される第二論理ユニットであって宛先レジスタが有効
    であるか否かを出力する第二論理ユニット、 前記識別番号発生器からの識別番号へ結合され且つ前記
    識別番号及び定数番号を出力する加算器、 前記加算器の出力及びロッカー識別番号を受取り且つ前
    記第一論理ユニットからの出力に従って信号を出力する
    マルチプレクサ、を有することを特徴とするデータ処理
    システム。
  5. 【請求項５】 請求項１において、前記発行ユニットが
    命令実行のために命令棚、ロード棚、ストア棚に対し前
    記第一及び第二パーセルを発行することを特徴とするデ
    ータ処理システム。
  6. 【請求項６】 請求項５において、前記発行ユニット
    が、 前記デコードユニットから前記第一及び第二パーセルを
    受取る発行レジスタ、 前記発行レジスタ、命令棚、ロード棚及びストア棚へ接
    続されている制御論理ユニットであって、前記第一及び
    第二パーセルの前記命令棚、ロード棚及びストア棚の適
    宜のものへのコピー動作を制御する制御論理ユニット、
    を有することを特徴とするデータ処理システム。
  7. 【請求項７】 請求項１において、前記ロード及びスト
    ア演算がメモリ内の同一のアドレス位置に関係するもの
    であり且つ前記アドレスが前記プログラム命令に対して
    一度だけ計算されることを特徴とするデータ処理システ
    ム。
  8. 【請求項８】 請求項１において、更に、前記プログラ
    ム命令に対しアドレス計算サイクルを一度だけ必要とす
    るアドレス計算ユニットを具備する実行ユニットを有し
    ていることを特徴とするデータ処理システム。
  9. 【請求項９】 請求項１において、前記実行ユニット
    が、 前記命令を実行するための有効信号線、ロードイネーブ
    ル信号、ストアイネーブル信号を出力する命令棚、 前記命令棚へ接続しているロード棚、 前記命令棚へ接続しているストア棚、 前記命令棚へ接続している演算論理ユニット、 前記有効信号線、ロードイネーブル信号、ストアイネー
    ブル信号を前記命令棚から受取り、第一及び第二制御信
    号を夫々前記ロード棚及びストア棚へ出力する論理ユニ
    ット、を有することを特徴とするデータ処理システム。
  10. 【請求項１０】 データ処理方法において、 第一及び第二パーセルのみを発生するためにロード演算
    及びストア演算の両方を含む命令をパーシングし、 前記第一及び第二パーセルをデコードし、 前記第一及び第二パーセルを発行し、 前記第一及び第二パーセルを実行する、上記各ステップ
    を有することを特徴とする方法。
  11. 【請求項１１】 請求項１０において、前記ロード演算
    及びストア演算が前記第一及び第二パーセルのうちの１
    つにおいてのみ実施されることを特徴とする方法。
  12. 【請求項１２】 請求項１０において、前記ロード及び
    ストア演算が、メモリ内において同一のアドレス位置を
    有しており且つ前記アドレス位置が前記ロード演算及び
    ストア演算の両方に対し一度のみ計算されることを特徴
    とする方法。
  13. 【請求項１３】 請求項１０において、前記第一及び第
    二パーセルをデコードするステップが、同一のパーセル
    に対してロードイネーブル信号及びストアイネーブル信
    号の両方を発生するステップを包含していることを特徴
    とする方法。
  14. 【請求項１４】 請求項１２において、前記第一及び第
    二パーセルをデコードするステップが、ロード及びスト
    ア演算と定数番号を持った第一パーセルの識別番号とし
    てメモリ内に格納すべきソースデータのロッカー識別番
    号を発生するステップを包含していることを特徴とする
    方法。
  15. 【請求項１５】 請求項１０において、前記第一及び第
    二パーセルを発行するステップが、前記第一及び第二パ
    ーセルのうちの１つをロード棚及びストア棚の両方の上
    に配置させることを特徴とする方法。
  16. 【請求項１６】 請求項１０において、前記第一及び第
    二パーセルを実行するステップが前記命令に対し単に１
    つのアドレス計算サイクルを消費するに過ぎないことを
    特徴とする方法。
  17. 【請求項１７】 請求項１０において、更に、前記第一
    及び第二パーセルを退去させるステップを有することを
    特徴とする方法。
  18. 【請求項１８】 データ処理方法において、 第一及び第二パーセルのみを発生するためにロード及び
    ストア演算の両方を包含する命令をパーシングし、 前記第一及び第二パーセルをデコードし、その場合に同
    一のパーセルに対するロードイネーブル信号及びストア
    イネーブル信号の両方を発生するステップを包含してお
    り、 前記第一及び第二パーセルを発行し且つ前記第一及び第
    二パーセルのうちの１つをロード棚及びストア棚の両方
    の上に配置させ、 前記第一及び第二パーセルを実行する、上記各ステップ
    を有することを特徴とする方法。
  19. 【請求項１９】 請求項１８において、前記ロード及び
    ストア演算が、メモリ内の同一のアドレス位置を有して
    おり、且つ前記アドレス位置が前記ロード及びストア演
    算の両方に対し一度のみ計算されることを特徴とする方
    法。
  20. 【請求項２０】 請求項１８において、前記第一及び第
    二パーセルをデコードするステップが、ロード及びスト
    ア演算及び定数番号を持った第一パーセルの識別番号と
    してメモリ内に格納されるべきソースデータのロッカー
    識別番号を発生するステップを包含していることを特徴
    とする方法。
  21. 【請求項２１】 請求項１８において、前記第一及び第
    二パーセルを実行するステップが、前記命令に対し１つ
    のアドレス計算サイクルのみを消費するに過ぎないこと
    を特徴とする方法。
  22. 【請求項２２】 請求項１８において、更に、前記第一
    及び第二パーセルを後退させるステップを有することを
    特徴とする方法。
  23. 【請求項２３】 請求項１８において、前記ロード及び
    ストア演算の両方を包含する命令が、更に、付加的な演
    算を包含しており、前記第一パーセルが前記ロード及び
    ストア演算を包含しており且つ前記第二パーセルが前記
    付加的な演算を包含していることを特徴とする方法。
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