JPH1174296A - 半導体パッケージを製作する方法 - Google Patents

半導体パッケージを製作する方法

Info

Publication number
JPH1174296A
JPH1174296A JP10152632A JP15263298A JPH1174296A JP H1174296 A JPH1174296 A JP H1174296A JP 10152632 A JP10152632 A JP 10152632A JP 15263298 A JP15263298 A JP 15263298A JP H1174296 A JPH1174296 A JP H1174296A
Authority
JP
Japan
Prior art keywords
semiconductor package
chip
package according
fabricating
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP10152632A
Other languages
English (en)
Other versions
JP3013347B2 (ja
Inventor
Juan Exposito
ホワン・エスポスィート
Laurent Herard
ローラン・ヘラルド
Andrea Cigada
アンドレア・シガダ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SA
Original Assignee
STMicroelectronics SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=9507528&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JPH1174296(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by STMicroelectronics SA filed Critical STMicroelectronics SA
Publication of JPH1174296A publication Critical patent/JPH1174296A/ja
Application granted granted Critical
Publication of JP3013347B2 publication Critical patent/JP3013347B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/01—Manufacture or treatment
    • H10W74/014—Manufacture or treatment using batch processing
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/01—Manufacture or treatment
    • H10W74/016—Manufacture or treatment using moulds
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
    • H10W74/114—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed by a substrate and the encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/0198—Manufacture or treatment batch processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
    • H10W72/884—Die-attach connectors and bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 複数の半導体パッケージを製作する際の生
産性を改善する。 【解決手段】それぞれが基板と、基板の１つの領域に取
り付けられる集積回路チップと、基板の１つの面に位置
する外部接続領域の１グループにチップを接続する電気
接続手段と、封止容器と、を複数の半導体パッケージを
製作するため、まず、多くのチップ取り付け領域に対応
して、共通基板プレート上に接続領域の多数のグループ
をマトリックス構造に形成する。チップを共通基板プレ
ートの各々の取り付け領域に取り付け、関連する接続領
域に各々のチップを電気的に接続して、基板プレートお
よびチップから構成される組立体を得る。次にこの組立
体を型の中に置き、型の中へ容器材料を射出して、１つ
の成形操作で実質的に六面体のブロックを得る。六面体
のブロックをその厚さ方向に切断して、各々が１つの半
導体パッケージを構成する複数のユニットに分ける。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、基板と、集積回
路を形成する、基板の１つの領域に取り付けられるチッ
プと、基板の１つの面にある外部電気接続領域にチップ
を接続する電気接続手段と、樹脂の封止容器と、をそれ
ぞれに含む複数の半導体パッケージを製作するプロセス
に関連する。
【０００２】
【従来の技術】半導体チップの外部電気接続領域および
チップは、基本的に、基板の各々の面に配置され、基板
の一方の面にある容器が、チップおよび電気接続手段を
包む。
【０００３】現在使用されている製作技術で、基板プレ
ートに取り付けられ接続されるチップの各々は、チップ
と同じくらい多くの個々のくぼみを有する型の中にこの
プレートを置くことによって、個別に封止される。それ
から基板は、各々の容器の間で切断される。この解決方
法は、容器を射出成形するために、チップの異なる大き
さおよび基板上でのこれらのチップの異なる配置をもつ
それぞれのパッケージと同じくらい多くの異なる型の製
作、使用および保管を必要とする。同様に、チップの各
々の大きさおよび基板プレートの各々の大きさに適用さ
れる特定の切断ツールをもたなければならない。半導体
パッケージを製作するプロセスを改善する必要がある。
【０００４】
【発明が解決しようとする課題】この発明の目的は、製
造面の節減および一層大きな生産の柔軟性を達成するこ
とが可能な、半導体パッケージを製作するプロセスを提
供することである。
【０００５】
【課題を解決するための手段】この発明に従うプロセス
は、基板と、集積回路を形成し、該基板の１つの領域に
取り付けられるチップと、該チップを該基板の１つの面
に位置する外部電気接続領域に接続する電気接続手段
と、封止容器と、をそれぞれに含む複数の半導体パッケ
ージを製作するためのものである。
【０００６】この発明に従って、プロセスは、共通基板
プレート上に、多数のチップ取り付け領域に対応する接
続領域の多数のグループを、マトリックス構造で形成
し、チップを共通基板プレートの各々の取り付け領域に
取り付け、各々のチップを関連する電気接続領域に電気
的に接続して、基板プレートおよび接続されるチップか
ら構成される組立体を得ることを含む。この発明による
と、プロセスは、次のステップで、この組立体を型の中
に置き、型に容器材料を射出して、１つの成形操作で、
六面体のブロックを取得し、次に続くステップで、上記
六面体のブロックを、その厚さ方向で、各々が半導体パ
ッケージを構成する複数のユニットに切断することを含
む。
【０００７】
【発明の実施の形態】図1および図2を参照すると、ここ
で記述する製作プロセスによって得られる平行六面体ま
たは六面体の半導体パッケージ1は、例えば四角い輪郭
をもつ平坦な基板2と、粘着性のある薄層3aによって基
板2の面2aに固定されるチップ3と、その面2aの反対側に
ある基板2の面2b上に分布する多数の外部電気接続領域4
と、チップ3および電気接続領域4を選択的に接続する、
基板2で終点となる電気接続ワイヤ5を含む電気接続手段
および図示されないこの基板への内部接続と、基板2の
面2aと同じ面に位置する、チップ3および接続ワイヤ5を
封止するための樹脂の容器6とを備えることが分かる。
さらに半導体パッケージ1は、半導体パッケージ1を例え
ばプリント回路基板上の線にはんだ付けし、電気的に接
続するための接続ドロップ・ビーズ7を、電気接続領域4
の各々の上に備える。
【０００８】図4を参照すると、記述する製作プロセス
は、共通の矩形の基板プレート102の面102a上に、電気
接続領域104aおよび共通基板プレート102を通過して領
域104aに接続される多数の電気接続手段の多数のグルー
プ104を形成することであることが分かる。
【０００９】図示される例で、複数のグループ104が、
面102a上にマトリックス構造に配置されており、共通基
板プレート102の幅方向に５つのグループおよびその長
さ方向に20のグループがあり、共通基板プレート102の
長さ方向の第５と第６の行、第10と第11の行、および第
15と第16の行のグループを隔てる空間は、一層大きくと
られ、共通基板プレート102の長さに沿って間隔のあい
た25のグループ104の４つの組108を形成する。
【００１０】図5を参照すると、記述する製作プロセス
の次のステップは、粘着性の薄層103aによって、多数の
チップ103を、共通基板プレート102の面102aの反対側の
面102b上の取り付け領域109にそれぞれ取り付けること
であることが分かる。チップ103は、共通基板プレート1
02の全体にわたって、電気接続領域104aのグループ104
に対応して、マトリックス構造で配置される。
【００１１】図5を参照すると、記述する製作プロセス
の次のステップは、チップ103の接続パッド110を、浮遊
状態である電気接続ワイヤ105の端部に接続することに
よって、それら接続パッド110を共通基板プレート102の
接続手段に選択的に接続し、各々のチップ103上のパッ
ドを、グループ104の電気接続領域104にそれぞれ選択的
に接続することであることが分かる。その結果、共通基
板プレート102および上述したように接続されるチップ1
03を含む組立体111が得られる。
【００１２】図6に示されるように、記述する製作プロ
セスの次のステップは、組立体111を射出成型用型112の
中に置くことであり、その射出成型用型112は、共通基
板プレート102の厚さを収容するくぼみ114をもつ部分11
3と、その壁からいくらかの距離のところにチップ103お
よび組108の対応する接続ワイヤ105が納まる４つのくぼ
み116をもつ部分115とを含む。
【００１３】このステップは次に、チップ103および接
続ワイヤ105を封止するための樹脂をくぼみ116の中に射
出し、１つの成形操作で、基板プレート102の面102aに
対向する４つの容器106を得る。容器106内に共通基板プ
レート102に接続されるマルチチップ103をもつ、実質的
に六面体のブロック117が、得られる。
【００１４】図5を参照すると、次に続くステップで、
記述する製作プロセスは、基板プレート102の面102aの
各々の接続領域104の上に、接続ドロップまたはビーズ1
07を置くことができることが分かる。
【００１５】図9を参照すると、記述する製作プロセス
の次のステップは、六面体のブロック107に含まれる共
通基板プレート102の面102aの反対側にある、容器106の
面106aを、両面とも粘着性のある剥離可能なストリップ
119によって、平面支持体118に取り付けることであるこ
とが分かる。
【００１６】そして記述する製作プロセスは、チップ10
3がそれぞれ接続される電気接続領域104aの上記それぞ
れのグループ104の間に延びる縦横の分割線121および12
2に沿って、六面体のブロック107を、その厚さについて
鋸120で縦方向および横方向に切断することである。こ
の操作の間、鋸120は、ストリップ119に粘着接合される
面106aの反対側の六面体のブロック107にあてられ、切
断操作を完全に実行する。
【００１７】上記の鋸で切断する操作が実行されると、
六面体のブロック117のそれぞれの部分をストリップ119
から分離することができ、それらの部分の各々は、図1
および図2を参照して前述したように、１つの半導体パ
ッケージ1に対応する。
【００１８】記述された製作プロセスは、異なるサイズ
の複数の半導体パッケージ1を、所定の共通基板プレー
ト102を収容するように設計される同じ型で製作できる
利点をもつ。
【００１９】これは、関連するチップ103の寸法に対応
する異なる面積を含む電気接続領域104aのグループ104
の色々な数を、異なる共通基板プレート102上に、前述
した例のように接続領域の上記グループおよび上記チッ
プが占有する面積に対応するマトリックスで配置するこ
とによって提供できるからである。
【００２０】従って、輪郭が所望の寸法をもつ半導体パ
ッケージを得るには、その面積に対してそれぞれの切断
線121および122間の距離を合致させるだけでよい。
【００２１】
【発明の効果】本発明の方法によれば、複数の半導体パ
ッケージを１つの型の中で成形することにより、半導体
パッケージの製造の生産性を向上させることができる。
【図面の簡単な説明】
【図１】この発明に従って得られる半導体パッケージの
断面図。
【図２】半導体パッケージの正面図。
【図３】この発明に従う第１のステップを示す、チップ
を備えた基板プレートの断面図。
【図４】基板プレートのチップ取り付け面の正面図。
【図５】ワイヤで電気的に接続されるチップを備える基
板プレートを示す図。
【図６】型に入れて封止されるチップおよびワイヤを示
す図。
【図７】型を取り除いたブロックの背面図。
【図８】図７のブロックの断面図。
【図９】図８のブロックを鋸で切断する操作を示す図。
【符号の説明】
1 半導体パッケージ 2 基板 3,103 チップ 4a,104a 電気接続領域 5,105 接続ワイヤ 102 共通基板プレート 112 型 117 ブロック 119 粘着ストリップ 120 鋸
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年７月１３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 半導体パッケージを製作する方法
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ローラン・ヘラルド フランス、38000、グルノーブル、ル・ニ コラス・ショリア 29 (72)発明者 アンドレア・シガダ イタリア、20155、ミラノ、ヴィア・モン テ・セネリ 58

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】それぞれが基板と、該基板の少なくとも１
    つの領域に取り付けらる集積回路チップと、該チップを
    該基板の１つの面に位置する外部電気接続領域の１グル
    ープに接続する電気接続手段と、封止容器と、を備える
    複数の半導体パッケージを製作する方法であって、 上記接続領域の複数のグループを、共通基板プレート上
    にマトリックス構造に形成するステップと、 上記共通基板プレートの各々のチップ取り付け領域に、
    チップを取り付けるステップと、 それぞれのチップを、関連する上記接続領域に電気的に
    接続し、上記基板プレートおよび上記チップから構成さ
    れる組立体を得るステップと、 上記組立体を型の中に置き、該型の中へ容器材料を射出
    して、１つの成形操作で、実質的に六面体のブロックを
    得るステップと、 上記ブロックをその厚さ方向で切断して、複数の上記半
    導体パッケージを得るステップと、を含む、半導体パッ
    ケージを製作する方法。
  2. 【請求項２】上記六面体のブロックを、鋸で切断するス
    テップを含む、請求項１に記載の半導体パッケージを製
    作する方法。
  3. 【請求項３】上記六面体のブロックを、剥離可能な粘着
    ストリップに粘着接合し、該ストリップに粘着接合され
    る面の反対側のブロックに鋸をあてて、鋸による切断操
    作を実行することを含む、請求項２に記載の半導体パッ
    ケージを製作する方法。
  4. 【請求項４】上記六面体のブロックの接続領域がない面
    を、上記粘着ストリップに粘着接合することを含む、請
    求項３に記載の半導体パッケージを製作する方法。
  5. 【請求項５】上記接続領域上に、はんだ付け材料のボー
    ルまたはビーズを置くことを含む、請求項１に記載の半
    導体パッケージを製作する方法。
  6. 【請求項６】上記接続領域上に、はんだ付け材料のボー
    ルまたはビーズを置くことを含む、請求項２に記載の半
    導体パッケージを製作する方法。
  7. 【請求項７】上記接続領域上に、はんだ付け材料のボー
    ルまたはビーズを置くことを含む、請求項３に記載の半
    導体パッケージを製作する方法。
  8. 【請求項８】上記接続領域上に、はんだ付け材料のボー
    ルまたはビーズを置くことを含む、請求項４に記載の半
    導体パッケージを製作する方法。
  9. 【請求項９】上記接続領域上に、はんだ付け材料のボー
    ルまたはビーズを置くことを含む、請求項５に記載の半
    導体パッケージを製作する方法。
JP10152632A 1997-06-03 1998-06-02 半導体パッケージを製作する方法 Expired - Lifetime JP3013347B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR9706808 1997-06-03
FR9706808A FR2764111A1 (fr) 1997-06-03 1997-06-03 Procede de fabrication de boitiers semi-conducteurs comprenant un circuit integre

Publications (2)

Publication Number Publication Date
JPH1174296A true JPH1174296A (ja) 1999-03-16
JP3013347B2 JP3013347B2 (ja) 2000-02-28

Family

ID=9507528

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10152632A Expired - Lifetime JP3013347B2 (ja) 1997-06-03 1998-06-02 半導体パッケージを製作する方法

Country Status (5)

Country Link
US (1) US6087202A (ja)
EP (1) EP0883171B1 (ja)
JP (1) JP3013347B2 (ja)
DE (1) DE69841557D1 (ja)
FR (1) FR2764111A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000277550A (ja) * 1999-03-25 2000-10-06 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2003046054A (ja) * 2001-07-31 2003-02-14 Sanyo Electric Co Ltd 板状体、リードフレームおよび半導体装置の製造方法
JP2010080975A (ja) * 2009-12-01 2010-04-08 Nitto Denko Corp リードフレーム積層物
USRE45931E1 (en) 1999-11-29 2016-03-15 Renesas Electronics Corporation Method of manufacturing a semiconductor device

Families Citing this family (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6493934B2 (en) 1996-11-12 2002-12-17 Salman Akram Method for sawing wafers employing multiple indexing techniques for multiple die dimensions
US6250192B1 (en) 1996-11-12 2001-06-26 Micron Technology, Inc. Method for sawing wafers employing multiple indexing techniques for multiple die dimensions
JPH1154658A (ja) * 1997-07-30 1999-02-26 Hitachi Ltd 半導体装置及びその製造方法並びにフレーム構造体
JP3127889B2 (ja) * 1998-06-25 2001-01-29 日本電気株式会社 半導体パッケージの製造方法およびその成形用金型
JP4073098B2 (ja) 1998-11-18 2008-04-09 三洋電機株式会社 半導体装置の製造方法
US6569710B1 (en) * 1998-12-03 2003-05-27 International Business Machines Corporation Panel structure with plurality of chip compartments for providing high volume of chip modules
US6395584B2 (en) 1998-12-22 2002-05-28 Ficta Technology Inc. Method for improving the liquid dispensing of IC packages
US6284570B1 (en) * 1998-12-28 2001-09-04 Semiconductor Components Industries Llc Method of manufacturing a semiconductor component from a conductive substrate containing a plurality of vias
TW434850B (en) * 1998-12-31 2001-05-16 World Wiser Electronics Inc Packaging equipment and method for integrated circuit
JP4803855B2 (ja) 1999-02-09 2011-10-26 三洋電機株式会社 半導体装置の製造方法
KR20010090354A (ko) * 1999-03-26 2001-10-18 가나이 쓰토무 반도체 모듈 및 그 실장 방법
US6784541B2 (en) * 2000-01-27 2004-08-31 Hitachi, Ltd. Semiconductor module and mounting method for same
NL1011929C2 (nl) * 1999-04-29 2000-10-31 3P Licensing Bv Werkwijze voor het inkapselen van elektronische componenten, in het bijzonder geintegreerde schakelingen.
JP3901427B2 (ja) * 1999-05-27 2007-04-04 松下電器産業株式会社 電子装置とその製造方法およびその製造装置
US6501616B1 (en) 1999-07-29 2002-12-31 Encap Motor Corporation Hard disc drive with base incorporating a spindle motor stator
US6362554B1 (en) 1999-07-29 2002-03-26 Encap Motor Corporation Stator assembly
US6753628B1 (en) 1999-07-29 2004-06-22 Encap Motor Corporation High speed spindle motor for disc drive
US6617721B1 (en) 1999-07-29 2003-09-09 Encap Motor Corporation High speed spindle motor
US6300695B1 (en) 1999-07-29 2001-10-09 Encap Motor Corporation High speed spindle motor with hydrodynamic bearings
US6437464B1 (en) 1999-07-29 2002-08-20 Encap Motor Corporation Motor and disc assembly for computer hard drive
US6544816B1 (en) * 1999-08-20 2003-04-08 Texas Instruments Incorporated Method of encapsulating thin semiconductor chip-scale packages
US6975021B1 (en) * 1999-09-03 2005-12-13 Micron Technology, Inc. Carrier for substrate film
US6844636B2 (en) 1999-12-17 2005-01-18 Encap Motor Corporation Spindle motor with encapsulated stator and method of making same
US6441504B1 (en) 2000-04-25 2002-08-27 Amkor Technology, Inc. Precision aligned and marked structure
US6309943B1 (en) * 2000-04-25 2001-10-30 Amkor Technology, Inc. Precision marking and singulation method
US6624005B1 (en) 2000-09-06 2003-09-23 Amkor Technology, Inc. Semiconductor memory cards and method of making same
JP2002092575A (ja) * 2000-09-19 2002-03-29 Mitsubishi Electric Corp 小型カードとその製造方法
US20020081772A1 (en) * 2000-12-21 2002-06-27 Madrid Ruben P. Method and system for manufacturing ball grid array ("BGA") packages
FR2820240B1 (fr) * 2001-01-26 2004-07-16 St Microelectronics Sa Substrat support de puce a circuits integres adapte pour etre place dans un moule
US6892439B1 (en) 2001-02-01 2005-05-17 Encap Motor Corporation Motor with stator made from linear core preform
US7036207B2 (en) 2001-03-02 2006-05-02 Encap Motor Corporation Stator assembly made from a plurality of toroidal core segments and motor using same
US20020185121A1 (en) * 2001-06-06 2002-12-12 Farnworth Warren M. Group encapsulated dicing chuck
JP2003077946A (ja) * 2001-08-31 2003-03-14 Hitachi Ltd 半導体装置の製造方法
JP2004055860A (ja) * 2002-07-22 2004-02-19 Renesas Technology Corp 半導体装置の製造方法
US7915085B2 (en) * 2003-09-18 2011-03-29 Cree, Inc. Molded chip fabrication method
JP2005150350A (ja) * 2003-11-14 2005-06-09 Renesas Technology Corp 半導体装置の製造方法
TWI223424B (en) * 2004-01-02 2004-11-01 Advanced Semiconductor Eng Process of cutting electrical packages
TWI244731B (en) * 2004-05-31 2005-12-01 Advanced Semiconductor Eng Method for improving balance of molding flow during assembling semiconductor packages with fail unit
JP3830497B2 (ja) * 2004-06-11 2006-10-04 シャープ株式会社 半導体ウエハの製造方法及び半導体装置の製造方法
US7217583B2 (en) * 2004-09-21 2007-05-15 Cree, Inc. Methods of coating semiconductor light emitting elements by evaporating solvent from a suspension
CN100466212C (zh) * 2005-06-10 2009-03-04 矽品精密工业股份有限公司 半导体封装件及其制法
EP1963743B1 (en) 2005-12-21 2016-09-07 Cree, Inc. Lighting device
US8969908B2 (en) * 2006-04-04 2015-03-03 Cree, Inc. Uniform emission LED package
US7943952B2 (en) * 2006-07-31 2011-05-17 Cree, Inc. Method of uniform phosphor chip coating and LED package fabricated using method
US10295147B2 (en) * 2006-11-09 2019-05-21 Cree, Inc. LED array and method for fabricating same
US9024349B2 (en) * 2007-01-22 2015-05-05 Cree, Inc. Wafer level phosphor coating method and devices fabricated utilizing method
US8232564B2 (en) * 2007-01-22 2012-07-31 Cree, Inc. Wafer level phosphor coating technique for warm light emitting diodes
US9159888B2 (en) * 2007-01-22 2015-10-13 Cree, Inc. Wafer level phosphor coating method and devices fabricated utilizing method
US10505083B2 (en) * 2007-07-11 2019-12-10 Cree, Inc. Coating method utilizing phosphor containment structure and devices fabricated using same
US8167674B2 (en) * 2007-12-14 2012-05-01 Cree, Inc. Phosphor distribution in LED lamps using centrifugal force
US9041285B2 (en) 2007-12-14 2015-05-26 Cree, Inc. Phosphor distribution in LED lamps using centrifugal force
US8637883B2 (en) * 2008-03-19 2014-01-28 Cree, Inc. Low index spacer layer in LED devices
TWI420640B (zh) 2008-05-28 2013-12-21 矽品精密工業股份有限公司 半導體封裝裝置、半導體封裝結構及其製法
US8240875B2 (en) 2008-06-25 2012-08-14 Cree, Inc. Solid state linear array modules for general illumination
US20100167471A1 (en) 2008-12-30 2010-07-01 Stmicroelectronics Asia Pacific Pte. Ltd. Reducing warpage for fan-out wafer level packaging
FR2943849B1 (fr) * 2009-03-31 2011-08-26 St Microelectronics Grenoble 2 Procede de realisation de boitiers semi-conducteurs et boitier semi-conducteur
US20110156239A1 (en) * 2009-12-29 2011-06-30 Stmicroelectronics Asia Pacific Pte Ltd. Method for manufacturing a fan-out embedded panel level package
US10546846B2 (en) 2010-07-23 2020-01-28 Cree, Inc. Light transmission control for masking appearance of solid state light sources
US8502367B2 (en) 2010-09-29 2013-08-06 Stmicroelectronics Pte Ltd. Wafer-level packaging method using composite material as a base
US8105875B1 (en) 2010-10-14 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Approach for bonding dies onto interposers
US9064879B2 (en) * 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8936966B2 (en) 2012-02-08 2015-01-20 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods for semiconductor devices
US9166126B2 (en) 2011-01-31 2015-10-20 Cree, Inc. Conformally coated light emitting devices and methods for providing the same
JP2014525683A (ja) * 2011-08-30 2014-09-29 コーニンクレッカ フィリップス エヌ ヴェ 基板の半導体発光素子への接合方法
RU2743451C1 (ru) * 2020-05-12 2021-02-18 Федеральное государственное бюджетное образовательное учреждение высшего образования "Петрозаводский государственный университет" Способ разделения герметизированной с помощью эпоксидного компаунда мультиплицированной подложки на отдельные микросхемы
RU2740788C1 (ru) * 2020-05-12 2021-01-21 Федеральное государственное бюджетное образовательное учреждение высшего образования "Петрозаводский государственный университет" Способ разделения на отдельные микросхемы герметизированной с помощью эпоксидного компаунда мультиплицированной подложки

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59215753A (ja) * 1983-05-24 1984-12-05 Matsushita Electric Ind Co Ltd 回路部品の封止方法
DE3619636A1 (de) * 1986-06-11 1987-12-17 Bosch Gmbh Robert Gehaeuse fuer integrierte schaltkreise
US5200362A (en) * 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
JP2988232B2 (ja) * 1993-12-22 1999-12-13 トヨタ自動車株式会社 電子回路装置及びその製造方法
EP1213754A3 (en) * 1994-03-18 2005-05-25 Hitachi Chemical Co., Ltd. Fabrication process of semiconductor package and semiconductor package
JP3315255B2 (ja) * 1994-07-15 2002-08-19 アピックヤマダ株式会社 半導体装置の樹脂モールド方法及びこれに用いるキャリアフレーム並びに樹脂モールド装置
JPH08139218A (ja) * 1994-11-08 1996-05-31 Hitachi Ltd 混成集積回路装置およびその製造方法
US5652185A (en) * 1995-04-07 1997-07-29 National Semiconductor Corporation Maximized substrate design for grid array based assemblies
JPH08300394A (ja) * 1995-04-28 1996-11-19 Hitachi Ltd 成形金型及びそれを用いた樹脂封止体の成形方法
US5832600A (en) * 1995-06-06 1998-11-10 Seiko Epson Corporation Method of mounting electronic parts
JPH0936151A (ja) * 1995-07-20 1997-02-07 Japan Aviation Electron Ind Ltd 小型樹脂モールド集積回路装置の製造方法およびこの方法により製造された集積回路装置
JPH0983741A (ja) * 1995-09-08 1997-03-28 Toppan Printing Co Ltd スキャナー分解前準備装置
JP3304705B2 (ja) * 1995-09-19 2002-07-22 セイコーエプソン株式会社 チップキャリアの製造方法
US5937512A (en) * 1996-01-11 1999-08-17 Micron Communications, Inc. Method of forming a circuit board
JP3170199B2 (ja) * 1996-03-15 2001-05-28 株式会社東芝 半導体装置及びその製造方法及び基板フレーム
US5830800A (en) * 1997-04-11 1998-11-03 Compeq Manufacturing Company Ltd. Packaging method for a ball grid array integrated circuit without utilizing a base plate
US5950070A (en) * 1997-05-15 1999-09-07 Kulicke & Soffa Investments Method of forming a chip scale package, and a tool used in forming the chip scale package
JP3526731B2 (ja) * 1997-10-08 2004-05-17 沖電気工業株式会社 半導体装置およびその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000277550A (ja) * 1999-03-25 2000-10-06 Mitsubishi Electric Corp 半導体装置およびその製造方法
USRE45931E1 (en) 1999-11-29 2016-03-15 Renesas Electronics Corporation Method of manufacturing a semiconductor device
JP2003046054A (ja) * 2001-07-31 2003-02-14 Sanyo Electric Co Ltd 板状体、リードフレームおよび半導体装置の製造方法
JP2010080975A (ja) * 2009-12-01 2010-04-08 Nitto Denko Corp リードフレーム積層物

Also Published As

Publication number Publication date
EP0883171A1 (fr) 1998-12-09
EP0883171B1 (fr) 2010-03-17
JP3013347B2 (ja) 2000-02-28
FR2764111A1 (fr) 1998-12-04
DE69841557D1 (de) 2010-04-29
US6087202A (en) 2000-07-11

Similar Documents

Publication Publication Date Title
JP3013347B2 (ja) 半導体パッケージを製作する方法
JP2515086B2 (ja) 平坦構造様式の電子モジュ―ル
US5527740A (en) Manufacturing dual sided wire bonded integrated circuit chip packages using offset wire bonds and support block cavities
JP3205235B2 (ja) リードフレーム、樹脂封止型半導体装置、その製造方法及び該製造方法で用いる半導体装置製造用金型
US5926380A (en) Lead frame lattice and integrated package fabrication method applied thereto
US20040043537A1 (en) Method of manufacturing a semiconductor device having a flexible wiring substrate
US8476113B2 (en) Method of manufacturing semiconductor device
CN1183585C (zh) 半导体器件的制造方法
JP3837215B2 (ja) 個別半導体装置およびその製造方法
JP2004528729A (ja) 複数の半導体チップ、および配線ボードを有する樹脂パッケージ、ならびにこの樹脂パッケージを射出成形用金型によって製作する方法
US6511864B2 (en) Method of fabricating semiconductor device
JP3522177B2 (ja) 半導体装置の製造方法
US20240105537A1 (en) Mold, lead frame, method, and electronic device with exposed die pad packaging
JPH11346004A (ja) チップ型半導体のパッケージ構造および製造方法
US5445995A (en) Method for manufacturing plastic-encapsulated semiconductor devices with exposed metal heat sink
US7439612B2 (en) Integrated circuit package structure with gap through lead bar between a die edge and an attachment point corresponding to a conductive connector
JPH07326797A (ja) 側面発光型の半導体発光装置を製造する方法
US6368893B1 (en) Method of fabricating semiconductor device
US20020008311A1 (en) Semiconductor device and method of manufacturing the same
JPH1034699A (ja) Ｓｏｎパッケージの樹脂封止方法及び樹脂封止装置
CN216773223U (zh) 一种cob器件封装结构
JPS62112333A (ja) ミニモ−ルド型半導体素子の製造方法
US6441472B1 (en) Semiconductor device and method of manufacturing the same
US7005322B2 (en) Process for encapsulating semiconductor components using through-holes in the semiconductor components support substrates
JPH10209194A (ja) 半導体装置、その製造方法およびそれに用いる樹脂モールド工程装置

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081217

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081217

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091217

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101217

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101217

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111217

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121217

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131217

Year of fee payment: 14

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term