JPH1174354A

JPH1174354A - 半導体集積回路装置およびその製造方法

Info

Publication number: JPH1174354A
Application number: JP10177267A
Authority: JP
Inventors: Takeshi Tamaru; 剛田丸; Yoshitaka Nakamura; 吉孝中村; Hidekazu Goshima; 秀和五嶋; Isamu Asano; 勇浅野; Katsuhiko Tanaka; 克彦田中; Naoki Fukuda; 直樹福田; Hideo Aoki; 英雄青木; Hiroshi Sakuma; 浩佐久間; Keizo Kawakita; 惠三川北; Satoru Yamada; 悟山田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-06-30
Filing date: 1998-06-24
Publication date: 1999-03-16

Abstract

(57)【要約】【課題】ＣＶＤ−ＴｉＮ膜を埋め込んだスルーホール
の上部に形成されるＡｌ配線の腐食を防止する。【解決手段】スルーホール６６の内部を含む酸化シリ
コン膜６４の上部にＣＶＤ法でＴｉＮ膜７１とＷ膜７２
を堆積した後、酸化シリコン膜６４の上部のＷ膜７２お
よびＴｉＮ膜７１をエッチバックしてスルーホール６６
の内部のみに残し、プラグ７３を形成する。次に、プラ
グ７３の表面を含む酸化シリコン膜６４の上部にスパッ
タリング法でＴｉＮ膜７４、Ａｌ合金膜７５、Ｔｉ膜７
６を堆積した後、Ｔｉ膜７６、Ａｌ合金膜７５およびＴ
ｉＮ膜７４をパターニングして第２層配線７７、７８を
形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ハロゲン元素を含
む金属ソースを用いたＣＶＤ法によって、半導体基板上
に形成された上下層の配線間を接続するスルーホールの
内部や容量絶縁膜の上部電極に窒化チタン（ＴｉＮ）膜
を成膜した場合における上層配線の腐食防止に適用して
有効な技術に関するものである。

【０００２】

【従来の技術】ＬＳＩの微細化、高集積化に伴って、半
導体基板上に形成された上下層の配線間を接続するスル
ーホールのアスペクト比（スルーホールの深さ／径）が
増大すると、配線用の導電膜をスルーホール内に堆積す
ることが困難になるため、従来より、高アスペクト比の
スルーホール内にプラグを埋め込む技術が利用されてい
る。

【０００３】一方、例えば特開平８−２０４１４４号公
報に記載されている通り、微細化されたコンタクトホー
ル内の金属配線層とその下地膜との反応を防止するため
に、反応バリア層として窒化チタン膜が利用されてい
る。

【０００４】この窒化チタン膜は、ＣＶＤ(Chemical Va
por Deposition) 法で堆積した場合には、カバレージが
良好なことから、高アスペクト比のスルーホール内に埋
め込むプラグ材料として広く利用されている。例えば、
特開平９−４５７７０号には、層間絶縁膜に形成したス
ルーホールの内部にＣＶＤ法でＴｉＮ膜を形成し、この
ＴｉＮ膜上にタングステン膜あるいはタングステン化合
物を形成する技術を開示している。

【０００５】一方、容量素子の容量絶縁膜である酸化タ
ンタル膜上に上部電極としてＴｉＮ膜をＣＶＤ法で堆積
する技術が開発されている。例えば、特開平９−２１９
５０１号公報には、容量絶縁膜である酸化タンタル膜上
に、上部電極としてＣＶＤ法によりＴｉＮ膜を形成する
技術が開示されている。

【０００６】

【発明が解決しようとする課題】ＴｉＮ膜をＣＶＤ法で
堆積する場合には、一般に四塩化チタン（ＴｉＣｌ4 ）
のようなハロゲン元素を含むソースガスが使用される。
これは、このソースガスを使用して成膜したＴｉＮ膜は
ステップカバレージが良好で、しかも４５０℃程度の低
温で成膜できるので素子の特性を劣化させない、といっ
た利点があるためである。

【０００７】しかし、ハロゲン元素を含むソースガスを
使用して成膜したＴｉＮ膜中には、ソースガスの分解に
よって生じた塩素などのハロゲン元素が含まれているた
め、ＣＶＤ−ＴｉＮ膜を埋め込んだスルーホールの上部
にＡｌ（アルミニウム）配線を形成すると、ハロゲン元
素とＡｌが反応して配線腐食を引き起こすという問題が
ある。

【０００８】ＴｉＮ膜をＣＶＤ法で堆積する場合には、
一般に四塩化チタン（ＴｉＣｌ₄）のようなハロゲン元
素を含むソースガスが使用される。これは、このソース
ガスを使用して成膜したＴｉＮ膜はステップカバレージ
が良好で、しかも４５０℃程度の低温で成膜できるので
素子の特性を劣化させない、といった利点があるためで
ある。

【０００９】しかし、ハロゲン元素を含むソースガスを
使用して成膜したＴｉＮ膜中には、ソースガスの分解に
よって生じた塩素などのハロゲン元素が含まれているた
め、ＣＶＤ−ＴｉＮ膜を埋め込んだスルーホールの上部
にＡｌ（アルミニウム）配線を形成する場合や、容量絶
縁膜の上部電極にＣＶＤ−ＴｉＮ膜を形成しその上にＡ
ｌ配線を形成する際に、ハロゲン元素とＡｌが反応して
配線腐食を引き起こすという問題がある。

【００１０】また、特開平９−４５７７０号記載のよう
に、スルーホール内に埋め込まれた窒化チタン膜上にタ
ングステン膜またはタングステン化合物膜を形成する方
法では、窒化タングステン膜のようなタングステン化合
物膜に比してタングステン膜の方が、ハロゲン元素をト
ラップする能力は大きいとはいっても、全体的にはタン
グステン膜はハロゲン元素をトラップする効果は小さ
く、タングステン膜上のアルミニウム配線層にハロゲン
元素が侵入し、ハロゲン元素によってアルミニウムが腐
食してしまう。さらに、タングステン膜は下地膜との接
着性が悪く、剥がれやすいという問題がある。

【００１１】本発明の目的は、ＣＶＤ−ＴｉＮ膜を埋め
込んだスルーホールの上部に形成されるＡｌ配線の腐食
を防止する技術を提供することにある。

【００１２】本発明の他の目的は、容量絶縁膜の上部電
極をＣＶＤ−ＴｉＮ膜で構成した場合において、上部電
極の上部に形成されるＡｌ配線の腐食を防止する技術を
提供することにある。

【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１５】ソースガスとしてハロゲンを含むガスを用
いて形成された窒化チタン膜と、第２の導電膜との間
に、ハロゲン元素と結合する金属原子を含み、かつハロ
ゲンをトラップする能力がタングステンよりも高い膜を
設けるものである。このように、アルミニウムのような
第２の導電膜への腐食作用を有するハロゲン元素をトラ
ップする膜を、窒化チタン膜とアルミニウムのような第
２の導電膜との間に設けることによって、ハロゲン元素
の第２の導電膜への拡散を防ぐことができ、第２の導電
膜の腐食を防止することが可能となる。

【００１６】このハロゲン元素と結合する金属原子を含
み、かつハロゲンをトラップする能力がタングステンよ
りも高いトラップ膜は、具体的には、スパッタ法により
形成されたチタン膜、窒化チタン膜、タンタル膜、窒化
タンタル膜や、ハロゲンを構成元素として含まないガス
を原料ガスとして用いたＣＶＤ法により形成されたチタ
ン膜や窒化チタン膜、タンタル膜や窒化タンタル膜など
が挙げられる。これらの膜は、単層で用いる他、これら
の２層以上の積層膜で用いてもよい。単層で用いられる
場合には、スパッタ法により形成されたチタン膜が、ハ
ロゲン元素をトラップする能力が最も大きい。スパッタ
法によるチタン膜とスパッタ法による窒化チタン膜の積
層で用いられる場合には、チタン膜がよりトラップ能力
に優れているため、チタン膜を窒化チタン膜の膜厚以上
とした方が、腐食防食の効果が高い。なお、上記のトラ
ップ膜は単層でも積層でも５nm以上設けられるのが好ま
しく、望ましくは２０nm以上である。ただし、１２０nm
を超えると、抵抗が高くなるので実用上好ましくない。
このようなトラップ層を設けることで、ハロゲン元素を
含む窒化チタン膜と層間絶縁膜との接着性が向上する。
また、トラップ膜は、ハロゲンとの結合エネルギーが１
１１Kcal/molを超える原子を含んだ膜で構成される。結
合エネルギーが大きいほどハロゲンをトラップする効果
が大きく、実用上は１１１Kcal/molを超えていればよ
い。

【００１７】なお、このトラップ膜は、第２の導電膜の
直下に設けられていても、第２の導電膜とトラップ膜と
の間にさらに１層以上の別の膜が設けられていても第２
の導電膜の腐食防止の効果は同じである。窒化チタン膜
のソースガスとして、塩素は勿論のことフッ素、臭素、
ヨウ素を構成元素として含むガスを用いた場合にも、チ
タン膜などのトラップ膜は、ハロゲンをトラップする能
力に優れている。また、ハロゲンを含むソースガスとし
て、具体的には例えば四塩化チタン、四ヨウ化チタンな
どが挙げられるが、四塩化チタンを用いた場合には、最
もメタルに対する腐食性が高く、特に四塩化チタンを原
料ガスとして用いた場合にトラップ膜を設ける意義があ
る。

【００１８】また、この第２の導電膜は、腐食され得る
膜であり、アルミニウム膜やアルミニウム合金膜、銅
膜、銅合金膜などからなっている。

【００１９】このトラップ膜は、絶縁膜の開口部にＣＶ
Ｄ法によりハロゲン元素含有の窒化チタン膜を形成した
後、この開口部上に形成する。具体的には、基体上の絶
縁膜の開口部からこの絶縁膜上に、ハロゲンを含むガス
をソースガスとして用いたＣＶＤ法により形成された窒
化チタン膜を含む第１の導電膜を堆積した後、この絶縁
膜上部の第１の導電膜を除去して開口部内部にプラグを
形成し、プラグ表面を含む絶縁膜上に、最下層がスパッ
タリング法で形成された第２の窒化チタン膜を含む第２
の導電膜を堆積し、この第２の導電膜をパターニングし
て配線層を形成する。上記の第１の導電膜は、上記のＣ
ＶＤ法によって形成された窒化チタン膜単層の他、上記
のＣＶＤ法によって形成された窒化チタン膜とタングス
テン膜との積層膜であってもよい。また、ＭＩＳＦＥＴ
と蓄積用容量素子が設けられた基体上の絶縁膜の開口部
からこの絶縁膜上に、ハロゲンを構成元素として含むガ
スをソースガスとして用いたＣＶＤ法により形成された
窒化チタン膜を含む第１の導電膜を堆積した後、この絶
縁膜上部の第１の導電膜を除去して開口部内部にプラグ
を形成し、プラグ表面を含む絶縁膜上に、最下層がスパ
ッタリング法で形成された第２の窒化チタン膜を含む第
２の導電膜を堆積し、この第２の導電膜をパターニング
して配線層を形成する。この場合も、第１の導電膜は、
上記のＣＶＤ法によって形成された窒化チタン膜単層の
他、上記のＣＶＤ法によって形成された窒化チタン膜と
タングステン膜との積層膜であってもよい。

【００２０】また、特に腐食しやすい銅配線層を用いた
半導体装置では、ハロゲン元素含有窒化チタン膜と銅配
線層との間に、タンタルまたは窒化タンタルなどのトラ
ップ膜を設けることで、銅の腐食を低減することが可能
となる。

【００２１】また、蓄積容量部の一方の電極に、ＣＶＤ
法により形成された窒化チタン膜を用いる場合には、こ
の窒化チタン膜上に、例えばスパッタリング法により形
成されたチタン膜のような前記のトラップ膜を形成す
る。従来、蓄積容量部の電極には、多結晶シリコンが主
に用いられていたが、多結晶シリコンの成膜温度は約６
５０℃と、温度を高くする必要があった。しかし、ハロ
ゲンを構成元素として含むソースガスを利用したＣＶＤ
法による窒化チタン膜を用いることで、成膜温度をより
低くすることが可能となる。前記のＣＶＤ法による窒化
チタン膜の成膜温度は、４００℃〜６００℃である。

【００２２】ここで、ソースガスとして四塩化チタンを
用いた場合の窒化チタン膜中の塩素濃度と成膜温度との
関係を図５６に示す。同図に示す通り、成膜温度を低く
するほど窒化チタン膜中の塩素濃度は高くなり、特に５
００℃以下で成膜した場合は、蓄積容量部周辺の配線層
の腐食の度合いが高くなる。従って、特に５００℃以下
で窒化チタン膜を形成した場合に、本発明のトラップ膜
を設けると、より配線層の腐食防止の効果が顕著とな
る。なお、このように蓄積電極としてハロゲン含有の窒
化チタン膜を形成する場合の他、アルミニウム配線層を
形成した後、窒化チタン膜を形成する場合も５００℃以
下で行うことが好ましく、低温で形成することにより窒
化チタン膜中のハロゲンの含有率が高くなる。

【００２３】また、ハロゲンを構成元素として含むソー
スガスを用いて窒化チタン膜を形成した後、窒素ガスや
希ガスの不活性ガス中でアニールすることによっても、
導電膜の腐食を防止することができる。すなわち、アニ
ールすることで、ハロゲンを窒化チタン膜中から除去す
ることができる。このアニールは、４００℃から８００
℃以上、好ましくはＣＶＤ法によりＴｉＮ膜を形成する
プロセスの温度以上の温度でアニールを行う。窒化チタ
ン膜の成膜直後に、大気に晒さずにアニールを成膜装置
と同一の装置で行うと、大気に晒されることがないた
め、窒化チタン膜の表面酸化を防ぐことができる。洗浄
工程はなくても構わないが、洗浄を行う場合は、アニー
ルの前後どちらで行ってもよいが、アニールの後に洗浄
を行うことが好ましい。また、洗浄は４０℃以上の温水
を用いると、塩素除去に最も効果的である。

【００２４】さらに、窒化チタン膜中の塩素に何らかの
処理工程で水が侵入すると、塩素はデバイス中を移動し
やすくなり、従って配線層に向かって移動する塩素が増
加し、配線層が腐食しやすくなる。これは、窒化チタン
膜中の塩素が水と接触することによりイオン化し、イオ
ン化した塩素は結合種を求めてより移動し易くなるため
と考えられる。そこで、ハロゲンを構成元素とするソー
スガスにより窒化チタン膜を形成し、その後水のブロッ
キング効果の高い高密度プラズマＣＶＤ絶縁膜を形成す
ることで、窒化チタン膜中への水の侵入を防ぐことがで
きる。この絶縁膜は、屈折率が1.４６以上のシリコンリ
ッチな絶縁膜である。水が侵入する工程として、ドライ
エッチング後の洗浄工程や無機ＳＯＧ膜を形成する工程
が挙げられる。この無機ＳＯＧ膜形成工程では、無機Ｓ
ＯＧ膜を塗布した後、水蒸気中でベークするスチームベ
ークを行う。従って、無機ＳＯＧ膜の下に高密度プラズ
マＣＶＤ絶縁膜を形成しておくことで、配線層の腐食を
低減することが可能となる。なお、高密度プラズマＣＶ
Ｄ絶縁膜の他、高密度プラズマＣＶＤ絶縁膜程ではない
が、有機ＳＯＧ膜も水に対するブロッキング効果がある
ため、上記の高密度プラズマＣＶＤ膜に代えて有機ＳＯ
Ｇ膜を形成してもよい。

【００２５】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００２６】（実施の形態１）以下、本発明の実施の形
態を図面に基づいて詳細に説明する。なお、実施の形態
を説明するための全図において、同一の機能を有する部
材には同一の符号を付し、その繰り返しの説明は省略す
る。

【００２７】図１は、本実施の形態のＤＲＡＭを形成し
た半導体チップの全体平面図である。図示のように、単
結晶シリコンからなる半導体チップ１Ａの主面には、Ｘ
方向（半導体チップ１Ａの長辺方向）およびＹ方向（半
導体チップ１Ａの短辺方向）に沿って多数のメモリアレ
イＭＡＲＹがマトリクス状に配置されている。Ｘ方向に
沿って互いに隣接するメモリアレイＭＡＲＹの間にはセ
ンスアンプＳＡが配置されている。半導体チップ１Ａの
主面の中央部には、ワードドライバＷＤ、データ線選択
回路などの制御回路や、入出力回路、ボンディングパッ
ドなどが配置されている。

【００２８】図２は、上記ＤＲＡＭのなど価回路図であ
る。図示のように、このＤＲＡＭのメモリアレイ（ＭＡ
ＲＹ）は、マトリクス状に配置された複数のワード線Ｗ
Ｌ（ＷＬn-1 、ＷＬn 、ＷＬn+1 …）と複数のビット線
ＢＬおよびそれらの交点に配置された複数のメモリセル
（ＭＣ）により構成されている。１ビットの情報を記憶
する１個のメモリセルは、１個の情報蓄積用容量素子Ｃ
とこれに直列に接続された１個のメモリセル選択用ＭＩ
ＳＦＥＴＱｓとで構成されている。メモリセル選択用Ｍ
ＩＳＦＥＴＱｓのソース、ドレインの一方は、情報蓄積
用容量素子Ｃと電気的に接続され、他方はビット線ＢＬ
と電気的に接続されている。ワード線ＷＬの一端は、ワ
ードドライバＷＤに接続され、ビット線ＢＬの一端は、
センスアンプＳＡに接続されている。

【００２９】次に、本実施の形態のＤＲＡＭの製造方法
を図３〜図４５を用いて工程順に説明する。

【００３０】まず、図３に示すように、ｐ型で比抵抗が
１０Ωcm程度の半導体基板１を８５０℃程度でウェット
酸化してその表面に膜厚１０nm程度の薄い酸化シリコン
膜２を形成した後、この酸化シリコン膜２の上部にＣＶ
Ｄ（Chemical Vapor Deposition ）法で膜厚１４０nm程
度の窒化シリコン膜３を堆積する。酸化シリコン膜２
は、後の工程で素子分離溝の内部に埋め込まれる酸化シ
リコン膜をシンタリング（焼き締め）するときなどに基
板に加わるストレスを緩和するために形成される。窒化
シリコン膜３は酸化されにくい性質を持つので、その下
部（活性領域）の基板表面の酸化を防止するマスクとし
て利用される。

【００３１】次に、図４に示すように、フォトレジスト
膜４をマスクにして窒化シリコン膜３、酸化シリコン膜
２および半導体基板１をドライエッチングすることによ
り、素子分離領域の半導体基板１に深さ３００〜４００
nm程度の溝５ａを形成する。溝５ａを形成するには、フ
ォトレジスト膜４をマスクにして窒化シリコン膜３をド
ライエッチングし、次いでフォトレジスト膜４を除去し
た後、窒化シリコン膜３をマスクにして酸化シリコン膜
２および半導体基板１をドライエッチングしてもよい。

【００３２】次に、フォトレジスト膜４を除去した後、
図５に示すように、前記のエッチングによって溝５ａの
内壁に生じたダメージ層を除去するために、半導体基板
１を８５０〜９００℃程度でウェット酸化して溝５ａの
内壁に膜厚１０nm程度の薄い酸化シリコン膜６を形成す
る。

【００３３】次に、図６に示すように、半導体基板１上
に膜厚３００〜４００nm程度の酸化シリコン膜７を堆積
した後、半導体基板１を１０００℃程度でドライ酸化す
ることにより、溝５ａに埋め込まれた酸化シリコン膜７
の膜質を改善するためのシンタリング（焼き締め）を行
う。酸化シリコン膜７は、例えばオゾン（Ｏ₃）とテト
ラエトキシシラン（ＴＥＯＳ）とをソースガスに用いた
熱ＣＶＤ法で堆積する。

【００３４】次に、図７に示すように、酸化シリコン膜
７の上部にＣＶＤ法で膜厚１４０nm程度の窒化シリコン
膜８を堆積した後、図８に示すように、フォトレジスト
膜９をマスクにして窒化シリコン膜８をドライエッチン
グすることにより、メモリアレイと周辺回路領域との境
界部のような相対的に広い面積の溝５ａの上部のみに窒
化シリコン膜８を残す。溝５ａの上部に残った窒化シリ
コン膜８は、次の工程で酸化シリコン膜７をＣＭＰ法で
研磨して平坦化する際に、相対的に広い面積の溝５ａの
内部の酸化シリコン膜７が相対的に狭い面積の溝５ａの
内部の酸化シリコン膜７に比べて深く研磨される現象
（ディッシング；dishing ）を防止するために形成され
る。

【００３５】次に、フォトレジスト膜９を除去した後、
図９に示すように、窒化シリコン膜３、８をストッパに
用いたＣＭＰ法で酸化シリコン膜７を研磨して溝５ａの
内部に残すことにより、素子分離溝５を形成する。

【００３６】次に、熱リン酸を用いたウェットエッチン
グで窒化シリコン膜３、８を除去した後、図１０に示す
ように、メモリセルを形成する領域（メモリアレイ）の
半導体基板１にｎ型不純物、例えばＰ（リン）をイオン
打ち込みしてｎ型半導体領域１０を形成し、メモリアレ
イと周辺回路領域の一部（ｎチャネル型ＭＩＳＦＥＴを
形成する領域）にｐ型不純物、例えばＢ（ホウ素）をイ
オン打ち込みしてｐ型ウエル１１を形成し、周辺回路領
域の他の一部（ｐチャネル型ＭＩＳＦＥＴを形成する領
域）にｎ型不純物、例えばＰ（リン）をイオン打ち込み
してｎ型ウエル１２を形成する。また、このイオン打ち
込みに続いて、ＭＩＳＦＥＴのしきい値電圧を調整する
ための不純物、例えばＢＦ₂（フッ化ホウ素) をｐ型ウ
エル１１およびｎ型ウエル１２にイオン打ち込みする。
ｎ型半導体領域１０は、入出力回路などから半導体基板
１を通じてメモリアレイのｐ型ウエル１１にノイズが侵
入するのを防止するために形成される。

【００３７】次に、ｐ型ウエル１１およびｎ型ウエル１
２の各表面の酸化シリコン膜２をＨＦ（フッ酸）系の洗
浄液を使って除去した後、半導体基板１を８５０℃程度
でウェット酸化してｐ型ウエル１１およびｎ型ウエル１
２の各表面に膜厚７nm程度の清浄なゲート酸化膜１３を
形成する。

【００３８】特に限定はされないが、上記ゲート酸化膜
１３を形成した後、半導体基板１をＮＯ（酸化窒素）雰
囲気中またはＮ₂Ｏ（亜酸化窒素）雰囲気中で熱処理す
ることによって、ゲート酸化膜１３と半導体基板１との
界面に窒素を偏析させてもよい（酸窒化処理）。ゲート
酸化膜１３が７nm程度まで薄くなると、半導体基板１と
の熱膨張係数差に起因して両者の界面に生じる歪みが顕
在化し、ホットキャリアの発生を誘発する。半導体基板
１との界面に偏析した窒素はこの歪みを緩和するので、
上記の酸窒化処理は、極薄ゲート酸化膜１３の信頼性を
向上できる。

【００３９】次に、図１１に示すように、ゲート酸化膜
１３の上部にゲート電極１４Ａ、１４Ｂ、１４Ｃを形成
する。ゲート電極１４Ａは、メモリセル選択用ＭＩＳＦ
ＥＴの一部を構成し、活性領域以外の領域ではワード線
ＷＬとして使用される。このゲート電極１４Ａ（ワード
線ＷＬ）の幅、すなわちゲート長は、メモリセル選択用
ＭＩＳＦＥＴの短チャネル効果を抑制して、しきい値電
圧を一定値以上に確保できる許容範囲内の最小寸法（例
えば0.２４μｍ程度）で構成される。また、隣接するゲ
ート電極１４Ａ（ワード線ＷＬ）同士の間隔は、フォト
リソグラフィの解像限界で決まる最小寸法（例えば0.２
２μｍ）で構成される。ゲート電極１４Ｂおよびゲート
電極１４Ｃは、周辺回路のｎチャネル型ＭＩＳＦＥＴお
よびｐチャネル型ＭＩＳＦＥＴの各一部を構成する。

【００４０】ゲート電極１４Ａ（ワード線ＷＬ）および
ゲート電極１４Ｂ、１４Ｃは、例えばＰ（リン）などの
ｎ型不純物をドープした膜厚７０nm程度の多結晶シリコ
ン膜を半導体基板１上にＣＶＤ法で堆積し、次いでその
上部に膜厚５０nm程度のＷＮ（タングステンナイトライ
ド）膜と膜厚１００nm程度のＷ膜とをスパッタリング法
で堆積し、さらにその上部に膜厚１５０nm程度の窒化シ
リコン膜１５をＣＶＤ法で堆積した後、フォトレジスト
膜１６をマスクにしてこれらの膜をパターニングするこ
とにより形成する。ＷＮ膜は、高温熱処理時にＷ膜と多
結晶シリコン膜とが反応して両者の界面に高抵抗のシリ
サイド層が形成されるのを防止するバリア層として機能
する。バリア層は、ＷＮ膜の他、ＴｉＮ膜などを使用す
ることもできる。

【００４１】ゲート電極１４Ａ（ワード線ＷＬ）の一部
を低抵抗の金属（Ｗ）で構成した場合には、そのシート
抵抗を２〜2.５Ω／□程度にまで低減できるので、ワー
ド線遅延を低減することができる。また、ゲート電極１
４（ワード線ＷＬ）をＡｌ配線などで裏打ちしなくとも
ワード線遅延を低減できるので、メモリセルの上部に形
成される配線層の数を１層減らすことができる。

【００４２】次に、フォトレジスト膜１６を除去した
後、フッ酸などのエッチング液を使って、半導体基板１
の表面に残ったドライエッチング残渣やフォトレジスト
残渣などを除去する。このウェットエッチングを行う
と、ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電
極１４Ｂ、１４Ｃの下部以外の領域のゲート酸化膜１３
が削られると同時に、ゲート側壁下部のゲート酸化膜１
３もなど方的にエッチングされてアンダーカットが生じ
るため、そのままではゲート酸化膜１３の耐圧が低下す
る。そこで、半導体基板１を９００℃程度でウェット酸
化することによって、削れたゲート酸化膜１３の膜質を
改善する。

【００４３】次に、図１２に示すように、ｎ型ウエル１
２にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込み
してゲート電極１４Ｃの両側のｎ型ウエル１２にｐ^-型
半導体領域１７を形成する。また、ｐ型ウエル１１にｎ
型不純物、例えばＰ（リン）をイオン打ち込みしてゲー
ト電極１４Ｂの両側のｐ型ウエル１１にｎ^-型半導体領
域１８を形成し、ゲート電極１４Ａの両側のｐ型ウエル
１１にｎ型半導体領域１９を形成する。これにより、メ
モリアレイにメモリセル選択用ＭＩＳＦＥＴＱｓが形成
される。

【００４４】次に、図１３に示すように、半導体基板１
上にＣＶＤ法で膜厚５０〜１００nm程度の窒化シリコン
膜２０を堆積した後、図１４に示すように、メモリアレ
イの窒化シリコン膜２０をフォトレジスト膜２１で覆
い、周辺回路領域の窒化シリコン膜２０を異方性エッチ
ングすることにより、ゲート電極１４Ｂ、１４Ｃの側壁
にサイドウォールスペーサ２０ａを形成する。このエッ
チングは、ゲート酸化膜１３や素子分離溝５に埋め込ま
れた酸化シリコン膜７の削れ量を最少とするために、酸
化シリコン膜に対する窒化シリコン膜２０のエッチング
レートが大きくなるようなエッチングガスを使用して行
う。また、ゲート電極１４Ｂ、１４Ｃ上の窒化シリコン
膜１５の削れ量を最少とするために、オーバーエッチン
グ量を必要最小限にとどめるようにする。

【００４５】次に、フォトレジスト膜２１を除去した
後、図１５に示すように、周辺回路領域のｎ型ウエル１
２にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込み
してｐチャネル型ＭＩＳＦＥＴのｐ⁺型半導体領域２２
（ソース、ドレイン）を形成し、周辺回路領域のｐ型ウ
エル１１にｎ型不純物、例えばＡｓ（ヒ素）をイオン打
ち込みしてｎチャネル型ＭＩＳＦＥＴのｎ⁺型半導体領
域２３（ソース、ドレイン）を形成する。これにより、
周辺回路領域にＬＤＤ(Lightly Doped Drain) 構造を備
えたｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型
ＭＩＳＦＥＴＱｎが形成される。

【００４６】次に、図１６に示すように、半導体基板１
上に膜厚３００nm程度のＳＯＧ（スピンオングラス）膜
２４をスピン塗布した後、半導体基板１を８００℃、１
分程度熱処理してＳＯＧ膜２４をシンタリング（焼き締
め）する。

【００４７】次に、図１７に示すように、ＳＯＧ膜２４
の上部に膜厚６００nm程度の酸化シリコン膜２５を堆積
した後、この酸化シリコン膜２５をＣＭＰ法で研磨して
その表面を平坦化する。酸化シリコン膜２５は、例えば
オゾン（Ｏ₃）とテトラエトキシシラン（ＴＥＯＳ）と
をソースガスに用いたプラズマＣＶＤ法で堆積する。こ
のように、本実施の形態では、ゲート電極１４Ａ（ワー
ド線ＷＬ）およびゲート電極１４Ｂ、１４Ｃの上部に成
膜直後でも平坦性が良好なＳＯＧ膜２４を塗布し、さら
にその上部に堆積した酸化シリコン膜２５をＣＭＰ法で
平坦化する。これにより、ゲート電極１４Ａ（ワード線
ＷＬ）同士の微細な隙間のギャップフィル性が向上する
と共に、ゲート電極１４Ａ（ワード線ＷＬ）およびゲー
ト電極１４Ｂ、１４Ｃの上部の絶縁膜の平坦化を実現す
ることができる。

【００４８】次に、図１８に示すように、酸化シリコン
膜２５の上部に膜厚１００nm程度の酸化シリコン膜２６
を堆積する。この酸化シリコン膜２６は、ＣＭＰ法で研
磨されたときに生じた前記酸化シリコン膜２５の表面の
微細な傷を補修するために堆積する。酸化シリコン膜２
６は、例えばオゾン（Ｏ₃）とテトラエトキシシラン
（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法
で堆積する。酸化シリコン膜２５の上部には、上記酸化
シリコン膜２６に代えてＰＳＧ(Phospho Silicate Glas
s)膜などを堆積してもよい。

【００４９】次に、図１９に示すように、フォトレジス
ト膜２７をマスクにしたドライエッチングでメモリセル
選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソー
ス、ドレイン）の上部の酸化シリコン膜２６、２５およ
びＳＯＧ膜２４を除去する。このエッチングは、窒化シ
リコン膜２０に対する酸化シリコン膜２６、２５および
ＳＯＧ膜２４のエッチングレートが大きくなるような条
件で行い、ｎ型半導体領域１９や素子分離溝５の上部を
覆っている窒化シリコン膜２０が完全には除去されない
ようにする。

【００５０】続いて、図２０に示すように、上記フォト
レジスト膜２７をマスクにしたドライエッチングでメモ
リセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９
（ソース、ドレイン）の上部の窒化シリコン膜１５とゲ
ート酸化膜１３とを除去することにより、ｎ型半導体領
域１９（ソース、ドレイン）の一方の上部にコンタクト
ホール２８を形成し、他方の上部にコンタクトホール２
９を形成する。

【００５１】このエッチングは、酸化シリコン膜（ゲー
ト酸化膜１３および素子分離溝５内の酸化シリコン膜
７）に対する窒化シリコン膜２０のエッチングレートが
大きくなるような条件で行い、ｎ型半導体領域１９や素
子分離溝５が深く削れないようにする。また、このエッ
チングは、窒化シリコン膜２０が異方的にエッチングさ
れるような条件で行い、ゲート電極１４Ａ（ワード線Ｗ
Ｌ）の側壁に窒化シリコン膜２０が残るようにする。こ
れにより、フォトリソグラフィの解像限界以下の微細な
径を有するコンタクトホール２８、２９がゲート電極１
４Ａ（ワード線ＷＬ）に対して自己整合で形成される。
コンタクトホール２８、２９をゲート電極１４Ａ（ワー
ド線ＷＬ）に対して自己整合で形成するには、あらかじ
め窒化シリコン膜２０を異方性エッチングしてゲート電
極１４Ａ（ワード線ＷＬ）の側壁にサイドウォールスペ
ーサを形成しておいてもよい。

【００５２】次に、フォトレジスト膜２７を除去した
後、フッ酸＋フッ化アンモニウム混液などのエッチング
液を使って、コンタクトホール２８、２９の底部に露出
した基板表面のドライエッチング残渣やフォトレジスト
残渣などを除去する。その際、コンタクトホール２８、
２９の側壁に露出したＳＯＧ膜２４もエッチング液に曝
されるが、ＳＯＧ膜２４は、前述した８００℃程度のシ
ンタリングによってフッ酸系のエッチング液に対するエ
ッチングレートが低減されているので、このウェットエ
ッチング処理によってコンタクトホール２８、２９の側
壁が大きくアンダーカットされることはない。これによ
り、次の工程でコンタクトホール２８、２９の内部に埋
め込まれるプラグ同士のショートを確実に防止すること
ができる。

【００５３】次に、図２１に示すように、コンタクトホ
ール２８、２９の内部にプラグ３０を形成する。プラグ
３０は、酸化シリコン膜２６の上部にｎ型不純物（例え
ばＰ（リン））をドープした多結晶シリコン膜をＣＶＤ
法で堆積した後、この多結晶シリコン膜をＣＭＰ法で研
磨してコンタクトホール２８、２９の内部に残すことに
より形成する。

【００５４】次に、図２２に示すように、酸化シリコン
膜２６の上部に膜厚２００nm程度の酸化シリコン膜３１
を堆積した後、半導体基板１を８００℃程度で熱処理す
る。酸化シリコン膜３１は、例えばオゾン（Ｏ₃）とテ
トラエトキシシラン（ＴＥＯＳ）とをソースガスに用い
たプラズマＣＶＤ法で堆積する。この熱処理によって、
プラグ３０を構成する多結晶シリコン膜中のｎ型不純物
がコンタクトホール２８、２９の底部からメモリセル選
択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソース、
ドレイン）に拡散し、ｎ型半導体領域１９が低抵抗化さ
れる。

【００５５】次に、図２３に示すように、フォトレジス
ト膜３２をマスクにしたドライエッチングで前記コンタ
クトホール２８の上部の酸化シリコン膜３１を除去して
プラグ３０の表面を露出させる。次に、フォトレジスト
膜３２を除去した後、図２４に示すように、フォトレジ
スト膜３３をマスクにしたドライエッチングで周辺回路
領域の酸化シリコン膜３１、２６、２５、ＳＯＧ膜２４
およびゲート酸化膜１３を除去することにより、ｎチャ
ネル型ＭＩＳＦＥＴＱｎのｎ⁺型半導体領域２３（ソー
ス、ドレイン）の上部にコンタクトホール３４、３５を
形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ⁺型半導体
領域２２（ソース、ドレイン）の上部にコンタクトホー
ル３６、３７を形成する。

【００５６】次に、フォトレジスト膜３３を除去した
後、図２５に示すように、酸化シリコン膜３１の上部に
ビット線ＢＬおよび周辺回路の第１層配線３８、３９を
形成する。ビット線ＢＬおよび第１層配線３８、３９を
形成するには、まず酸化シリコン膜３１の上部に膜厚５
０nm程度のＴｉ膜をスパッタリング法で堆積し、半導体
基板１を８００℃程度で熱処理する。次いで、Ｔｉ膜の
上部に膜厚５０nm程度のＴｉＮ膜をスパッタリング法で
堆積し、さらにその上部に膜厚１５０nm程度のＷ膜と膜
厚２００nm程度の窒化シリコン膜４０とをＣＶＤ法で堆
積した後、フォトレジスト膜４１をマスクにしてこれら
の膜をパターニングする。

【００５７】酸化シリコン膜３１の上部にＴｉ膜を堆積
した後、半導体基板１を８００℃程度で熱処理すること
により、Ｔｉ膜とＳｉ基板とが反応し、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのｎ⁺型半導体領域２３（ソース、ドレ
イン）の表面とｐチャネル型ＭＩＳＦＥＴＱｐのｐ⁺型
半導体領域２２（ソース、ドレイン）の表面とに低抵抗
のＴｉＳｉ₂（チタンシリサイド）層４２が形成され
る。図示は省略するが、このとき、メモリセル選択用Ｍ
ＩＳＦＥＴＱｓのｎ型半導体領域１９の上部のコンタク
トホール２８に埋め込まれたプラグ３０の表面にもＴｉ
Ｓｉ₂（チタンシリサイド）層４２が形成される。これ
により、ｎ⁺型半導体領域２３およびｐ⁺型半導体領域
２２に接続される配線（ビット線ＢＬ、第１層配線３
８、３９）のコンタクト抵抗を低減することができる。
また、ビット線ＢＬをＷ膜／ＴｉＮ膜／Ｔｉ膜で構成す
ることにより、そのシート抵抗を２Ω／□以下にまで低
減できるので、情報の読み出し速度および書き込み速度
を向上させることができると共に、ビット線ＢＬと周辺
回路の第１層配線３８、３９とを一つの工程で同時に形
成することができるので、ＤＲＡＭの製造工程を短縮す
ることができる。さらに、周辺回路の第１層配線（３
８、３９）をビット線ＢＬと同層の配線で構成した場合
には、第１層配線をメモリセルの上層のＡｌ配線で構成
する場合に比べて周辺回路のＭＩＳＦＥＴ（ｎチャネル
型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）
と第１層配線とを接続するコンタクトホール（３４〜３
７）のアスペクト比が低減されるため、第１層配線の接
続信頼性が向上する。

【００５８】ビット線ＢＬは、隣接するビット線ＢＬと
の間に形成される寄生容量をできるだけ低減して情報の
読み出し速度および書き込み速度を向上させるために、
その間隔がその幅よりも長くなるように形成する。ビッ
ト線ＢＬの間隔は例えば0.２４μｍ程度とし、その幅は
例えば0.２２μｍ程度とする。

【００５９】次に、フォトレジスト膜４１を除去した
後、図２６に示すように、ビット線ＢＬの側壁と第１層
配線３８、３９の側壁とにサイドウォールスペーサ４３
を形成する。サイドウォールスペーサ４３は、ビット線
ＢＬおよび第１層配線３８、３９の上部にＣＶＤ法で窒
化シリコン膜を堆積した後、この窒化シリコン膜を異方
性エッチングして形成する。

【００６０】次に、図２７に示すように、ビット線ＢＬ
および第１層配線３８、３９の上部に膜厚３００nm程度
のＳＯＧ膜４４をスピン塗布する。次いで、半導体基板
１を８００℃、１分程度熱処理してＳＯＧ膜４４をシン
タリング（焼き締め）する。ＳＯＧ膜４４は、ＢＰＳＧ
膜に比べてリフロー性が高く、微細な配線間のギャップ
フィル性に優れているので、フォトリソグラフィの解像
限界程度まで微細化されたビット線ＢＬ同士の隙間を良
好に埋め込むことができる。また、ＳＯＧ膜４４は、Ｂ
ＰＳＧ膜で必要とされる高温、長時間の熱処理を行わな
くとも高いリフロー性が得られるため、ビット線ＢＬの
下層に形成されたメモリセル選択用ＭＩＳＦＥＴＱｓの
ソース、ドレインや周辺回路のＭＩＳＦＥＴ（ｎチャネ
ル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱ
ｐ）のソース、ドレインに含まれる不純物の熱拡散を抑
制して浅接合化を図ることができる。さらに、ゲート電
極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１
４Ｃを構成するメタル（Ｗ膜）の劣化を抑制できるの
で、ＤＲＡＭのメモリセルおよび周辺回路を構成するＭ
ＩＳＦＥＴの高性能化を実現することができる。また、
ビット線ＢＬおよび第１層配線３８、３９を構成するＴ
ｉ膜、ＴｉＮ膜、Ｗ膜の劣化を抑制して配線抵抗の低減
を図ることができる。

【００６１】次に、図２８に示すように、ＳＯＧ膜４４
の上部に膜厚６００nm程度の酸化シリコン膜４５を堆積
した後、この酸化シリコン膜４５をＣＭＰ法で研磨して
その表面を平坦化する。酸化シリコン膜４５は、例えば
オゾン（Ｏ₃）とテトラエトキシシラン（ＴＥＯＳ）と
をソースガスに用いたプラズマＣＶＤ法で堆積する。

【００６２】このように、本実施の形態では、ビット線
ＢＬおよび第１層配線３８、３９の上部に成膜直後でも
平坦性が良好なＳＯＧ膜４４を塗布し、さらにその上部
に堆積した酸化シリコン膜４５をＣＭＰ法で平坦化す
る。これにより、ビット線ＢＬ同士の微細な隙間のギャ
ップフィル性が向上すると共に、ビット線ＢＬおよび第
１層配線３８、３９の上部の絶縁膜の平坦化を実現する
ことができる。また、高温・長時間の熱処理を行わない
ため、メモリセルおよび周辺回路を構成するＭＩＳＦＥ
Ｔの特性劣化を防止して高性能化を実現することができ
ると共に、ビット線ＢＬおよび第１層配線３８、３９の
低抵抗化を図ることができる。

【００６３】次に、図２９に示すように、酸化シリコン
膜４５の上部に膜厚１００nm程度の酸化シリコン膜４６
を堆積する。この酸化シリコン膜４６は、ＣＭＰ法で研
磨されたときに生じた前記酸化シリコン膜４５の表面の
微細な傷を補修するために堆積する。酸化シリコン膜４
６は、例えばオゾン（Ｏ₃）とテトラエトキシシラン
（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法
で堆積する。

【００６４】次に、図３０に示すように、フォトレジス
ト膜４７をマスクにしたドライエッチングでコンタクト
ホール２９の上部の酸化シリコン膜４６、４５、ＳＯＧ
膜４４および酸化シリコン膜３１を除去してプラグ３０
の表面に達するスルーホール４８を形成する。このエッ
チングは、酸化シリコン膜４６、４５、３１およびＳＯ
Ｇ膜４４に対する窒化シリコン膜のエッチングレートが
小さくなるような条件で行い、スルーホール４８とビッ
ト線ＢＬの合わせずれが生じた場合でも、ビット線ＢＬ
の上部の窒化シリコン膜４０やサイドウォールスペーサ
４３が深く削れないようにする。これにより、スルーホ
ール４８がビット線ＢＬに対して自己整合で形成され
る。

【００６５】次に、フォトレジスト膜４７を除去した
後、フッ酸＋フッ化アンモニウム混液などのエッチング
液を使って、スルーホール４８の底部に露出したプラグ
３０の表面のドライエッチング残渣やフォトレジスト残
渣などを除去する。その際、スルーホール４８の側壁に
露出したＳＯＧ膜４４もエッチング液に曝されるが、Ｓ
ＯＧ膜４４は、前記８００℃程度のシンタリングによっ
てフッ酸系のエッチング液に対するエッチングレートが
低減されているので、このウェットエッチング処理によ
ってスルーホール４８の側壁が大きくアンダーカットさ
れることはない。これにより、次の工程でスルーホール
４８の内部に埋め込まれるプラグとビット線ＢＬとのシ
ョートを確実に防止することができる。また、プラグと
ビット線ＢＬとを十分に離間させることができるので、
ビット線ＢＬの寄生容量の増加を抑制することができ
る。

【００６６】次に、図３１に示すように、スルーホール
４８の内部にプラグ４９を形成する。プラグ４９は、酸
化シリコン膜４６の上部にｎ型不純物（例えばＰ（リ
ン））をドープした多結晶シリコン膜をＣＶＤ法で堆積
した後、この多結晶シリコン膜をエッチバックしてスル
ーホール４８の内部に残すことにより形成する。

【００６７】次に、図３２に示すように、酸化シリコン
膜４６の上部に膜厚１００nm程度の窒化シリコン膜５１
をＣＶＤ法で堆積した後、フォトレジスト膜５２をマス
クにしたドライエッチングで周辺回路領域の窒化シリコ
ン膜５１を除去する。メモリアレイに残った窒化シリコ
ン膜５１は、後述する情報蓄積用容量素子の下部電極を
形成する工程で下部電極の間の酸化シリコン膜をエッチ
ングする際のエッチングストッパとして使用される。

【００６８】次に、フォトレジスト膜５２を除去した
後、図３３に示すように、窒化シリコン膜５１の上部
に、例えばオゾン（Ｏ₃）とテトラエトキシシラン（Ｔ
ＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で膜
厚1.３μｍ程度の酸化シリコン膜５３を堆積し、フォト
レジスト膜５４をマスクにしたドライエッチングで酸化
シリコン膜５３および窒化シリコン膜５１を除去するこ
とにより、プラグ４９を埋め込んだスルーホール４８の
上部に溝５５を形成する。このとき同時に、メモリアレ
イの周囲にメモリアレイを取り囲む帯状の長溝５９を形
成する。図３４は、溝５５のパターンと長溝５９のパタ
ーンとを示す半導体基板１の要部平面図である。

【００６９】次に、フォトレジスト膜５４を除去した
後、図３５に示すように、酸化シリコン膜５３の上部に
ｎ型不純物（例えばＰ（リン））をドープした膜厚６０
nm程度の多結晶シリコン膜５６をＣＶＤ法で堆積する。
この多結晶シリコン膜５６は、情報蓄積用容量素子の下
部電極材料として使用される。

【００７０】次に、図３６に示すように、多結晶シリコ
ン膜５６の上部に溝５５および長溝５９を埋め込むのに
十分な膜厚（例えば３００〜４００nm程度）のＳＯＧ膜
５７を堆積し、次いで４００℃程度の熱処理でＳＯＧ膜
５７をベークした後、図３７に示すように、ＳＯＧ膜５
７をエッチバックして酸化シリコン膜５３の上部の多結
晶シリコン膜５６を露出させ、続いてこの多結晶シリコ
ン膜５６をエッチバックすることにより、溝５５および
長溝５９の内側（内壁および底部）に多結晶シリコン膜
５６を残す。このとき、溝５５および長溝５９の内側に
はエッチバックされなかったＳＯＧ膜５７も残ってい
る。

【００７１】次に、図３８に示すように、周辺回路領域
の酸化シリコン膜５３をフォトレジスト膜５８で覆い、
フッ酸系のエッチング液を用いて溝５５の内部のＳＯＧ
膜５７と溝５５の隙間の酸化シリコン膜５３とをウェッ
トエッチングすることにより、情報蓄積用容量素子の下
部電極６０を形成する。このとき、溝５５の隙間の底部
には窒化シリコン膜５１が形成されているので、この隙
間の酸化シリコン膜５３が全部除去されてもその下部の
酸化シリコン膜４６がエッチング液によって削られるこ
とはない。

【００７２】周辺回路領域の酸化シリコン膜５３を覆う
上記フォトレジスト膜５８の一端部は、メモリアレイと
周辺回路領域との境界部、すなわち長溝５９の上部に配
置される。従って、上記のウェットエッチングを行う
と、この長溝５９の内部のＳＯＧ膜５７も除去される
が、長溝５９の内壁の下部電極材料（多結晶シリコン膜
５６）がエッチングストッパとなるので、ＳＯＧ膜５７
の側壁が削られることはない。また、周辺回路領域の酸
化シリコン膜５３の表面はフォトレジスト膜５８によっ
て覆われているので、その表面が削られることもない。
これにより、メモリアレイと周辺回路領域との段差が解
消され、併せて周辺回路領域の平坦化が実現される。

【００７３】次に、周辺回路領域を覆うフォトレジスト
膜５８を除去し、次いで下部電極６０を構成する多結晶
シリコン膜（５６）の酸化を防止するために、半導体基
板１をアンモニア雰囲気中、８００℃程度で熱処理して
多結晶シリコン膜（５６）の表面を窒化した後、図３９
に示すように、下部電極６０の上部に膜厚２０nm程度の
Ｔａ₂Ｏ₅（酸化タンタル) 膜６１をＣＶＤ法で堆積
し、次いで半導体基板１を８００℃程度で熱処理してＴ
ａ₂Ｏ₅膜６１の欠陥を修復する。このＴａ₂Ｏ₅膜６
１は、情報蓄積用容量素子の容量絶縁膜材料として使用
される。

【００７４】次に、図４０に示すように、Ｔａ₂Ｏ₅膜
６１の上部にまずＣＶＤ法でＴｉＮ膜を５０〜１００nm
形成する。ＣＶＤ−ＴｉＮ膜は、四塩化チタン（ＴｉＣ
ｌ₄）とアンモニア（ＮＨ₃）との混合ガス（ＴｉＣｌ
₄／ＮＨ₃＝１／２〜１／５０）をソースガスに用い、
温度４００℃〜６５０℃、好ましくは４００〜５００
℃、圧力５〜３０００Pa程度の熱ＣＶＤ法で堆積する。
このＣＶＤ−ＴｉＮの成膜条件によりステップカバレジ
が良好でかつ良好な容量絶縁膜の耐圧特性を得ることが
可能であるが、膜中に５％程度の塩素原子または塩素イ
オンを含む。

【００７５】ＣＶＤ−ＴｉＮ成膜後、さらにスパッタリ
ング法によりＴｉＮ膜を５０〜１００nm形成する。スパ
ッタＴｉＮ／ＣＶＤ−ＴｉＮの積層構造は、ＣＶＤ−Ｔ
ｉＮ膜中に含有される５％程度の塩素または塩素イオン
を上部のスパッタＴｉＮ膜でトラップする事が可能であ
り、ＣＶＤ−ＴｉＮ膜中の塩素起因による、この後の工
程で形成される際に用いられるＡｌ配線の腐食を防止す
ることができる。

【００７６】ＴｉＮ膜６２を堆積した後、フォトレジス
ト膜６３をマスクにしたドライエッチングでＴｉＮ膜６
２およびＴａ₂Ｏ₅膜６１をパターニングすることによ
り、ＴｉＮ膜６２からなる上部電極と、Ｔａ₂Ｏ₅膜６
１からなる容量絶縁膜と、多結晶シリコン膜５６からな
る下部電極６０とで構成される情報蓄積用容量素子Ｃを
形成する。これにより、メモリセル選択用ＭＩＳＦＥＴ
Ｑｓとこれに直列に接続された情報蓄積用容量素子Ｃと
で構成されるＤＲＡＭのメモリセルが略完成する。

【００７７】次に、フォトレジスト膜６３を除去した
後、図４１に示すように、例えばオゾン（Ｏ₃）とテト
ラエトキシシラン（ＴＥＯＳ）とをソースガスに用いた
プラズマＣＶＤ法で情報蓄積用容量素子Ｃの上部に膜厚
１００nm程度の酸化シリコン膜６４を堆積し、フォトレ
ジスト膜６５をマスクにしたドライエッチングで周辺回
路領域の酸化シリコン膜６４、酸化シリコン膜５３、酸
化シリコン膜４６、４５、ＳＯＧ膜４４および窒化シリ
コン膜４０を除去することにより、第１層配線３８の上
部に高アスペクト比のスルーホール６６を形成する。

【００７８】次に、フォトレジスト膜６５を除去した
後、図４２に示すように、スルーホール６６の内部を含
む酸化シリコン膜６４の上部に膜厚５〜５０nm、好まし
くは５０nm程度のＴｉＮ膜７１を堆積する。このＴｉＮ
膜７１は、四塩化チタン（ＴｉＣｌ₄）とアンモニア
（ＮＨ₃）との混合ガス（ＴｉＣｌ₄／ＮＨ₃＝１／２
〜１／５０）をソースガスに用い、温度４００℃〜６５
０℃、好ましくは６００℃以上、圧力５〜３０００Pa程
度の熱ＣＶＤ法で堆積する。このＴｉＮ膜７１はステッ
プカバレージが良好なため、スルーホール６６の底部と
開口部とで膜厚がほぼ均一となる。また、このＴｉＮ膜
７１は、四塩化チタンをソースガスに用いたため、膜中
に５％程度の塩素が取り込まれる。

【００７９】次に、図４３に示すように、ＴｉＮ膜７１
の上部にＣＶＤ法で膜厚５００nm程度のＷ膜７２を堆積
した後、酸化シリコン膜６４の上部のＷ膜７２およびＴ
ｉＮ膜７１をエッチバックしてスルーホール６６の内部
のみに残すことにより、ＴｉＮ膜７１とＷ膜７２との積
層膜からなるプラグ７３を形成する。酸化シリコン膜６
４の上部のＷ膜７２およびＴｉＮ膜７１を除去するに
は、化学的機械研磨（ＣＭＰ）法を用いてもよい。

【００８０】次に、図４４に示すように、プラグ７３の
表面を含む酸化シリコン膜６４の上部にスパッタリング
法で膜厚５０nm程度のＴｉＮ膜７４を堆積する。続い
て、図４５に示すように、ＴｉＮ膜７４の上部にスパッ
タリング法で膜厚５００nm程度のＡｌ合金膜７５と膜厚
５０nm程度のＴｉ膜７６とを堆積した後、フォトレジス
ト膜をマスクにしたドライエッチングでＴｉ膜７６、Ａ
ｌ合金膜７５およびＴｉＮ膜７４をパターニングして、
酸化シリコン膜６４の上部に第２層配線７７、７８を形
成する。

【００８１】このようにして形成された第２層配線７
７、７８は、プラグ７３の一部を構成する（ＣＶＤ法で
堆積した）ＴｉＮ膜７１と、第２層配線７７、７８の一
部を構成するＡｌ合金膜７５とがスパッタリング法で堆
積したＴｉＮ膜７４によって隔てられているので、ＣＶ
Ｄ法で堆積したＴｉＮ膜７１中に含まれる塩素による第
２層配線７７、７８の腐食を防止することができる。

【００８２】上記のスパッタＴｉＮ膜７４の代わりにス
パッタＴｉ膜を３０nm程度成膜した後、スパッタＴｉＮ
膜を３０nm程度成膜した場合でも、ＣＶＤ法で堆積した
ＴｉＮ膜７１中に含まれる塩素による第２層配線７７、
７８の腐食を防止することができる。スパッタＴｉ膜は
塩素をトラップする効果がスパッタＴｉＮよりも優れて
いる。

【００８３】また、本実施の形態ではスパッタ窒化チタ
ン膜７４を用いたが、スパッタチタン膜、タンタル膜、
窒化タンタル膜などを用いてもよい。

【００８４】本発明は、ＣＶＤ−ＴｉＮ膜を含むプラグ
を埋め込んだスルーホールの上部にＡｌ膜を含む導電膜
で配線を形成するプロセスに適用することができる。

【００８５】（実施の形態２）本実施の形態は、蓄積容
量部の一方の電極にハロゲン元素を含有する窒化チタン
膜を用いたデバイスの実施の形態である。

【００８６】図４６に蓄積容量部の断面図を示す。キャ
パシタの一方の多結晶シリコン膜からなる下部電極１０
１と酸化タンタル膜からなる容量絶縁膜１０２とを前記
実施の形態１と同様の方法により形成する。なお、容量
絶縁膜１０２は、本実施の形態では酸化タンタル膜を用
いたが、ＢＳＴやＰＺＴのような強誘電体膜を用いても
よい。その後、原料ガスとして四塩化チタンとアンモニ
アとの混合ガスをソースガスとして用い、ＣＶＤ法によ
り膜厚５０nmから１００nmのＴｉＮ膜を堆積して上部電
極１０３を形成する。このＴｉＮ膜は約５００℃で形成
され、約４％の塩素を含んでいる。上部電極１０３にＴ
ｉＮ膜を用いると、従来の多結晶シリコン膜に比べてよ
り低温度で成膜できる利点がある。続いて、塩素含有Ｔ
ｉＮ膜からなる上部電極１０３上に、例えばスパッタ法
により膜厚約３０nmのＴｉ膜１０４を堆積して塩素のト
ラップ層を形成する。

【００８７】このように、上部電極１０３を構成するＴ
ｉＮ膜は多くの塩素を含有しているにも関わらず、その
上部に塩素のトラップ層としてＴｉ膜１０４を形成する
ことにより、情報蓄積用容量素子Ｃの周辺の配線層の腐
食を効果的に防止することが可能となる。

【００８８】（実施の形態３）前記実施の形態２のスパ
ッタＴｉ膜１０４の上に、さらにスパッタ法によりＴｉ
Ｎ膜１０５を堆積してトラップ層を形成した例を図４７
を用いて説明する。酸化タンタル膜からなる容量絶縁膜
１０２を形成する工程までは、前記実施の形態１、２と
同様である。その後、スパッタ法により膜厚４０nmのＴ
ｉ膜１０４を形成し、その上部に窒素ガスを流した反応
性スパッタにより膜厚６０nmのＴｉＮ膜１０５を形成す
る。

【００８９】このように、スパッタ法によるＴｉ膜１０
４とスパッタ法によるＴｉＮ膜１０５との積層膜で塩素
のトラップ層を形成することで、塩素をほぼ完全にトラ
ップすることができ、情報蓄積用容量素子Ｃの周辺の配
線層の腐食をさらに効果的に防止することが可能とな
る。

【００９０】また、本実施の形態では、スパッタ法によ
るＴｉ膜１０４を４０nm、ＴｉＮ膜１０５を６０nmの膜
厚で形成したが、Ｔｉ膜１０４を３０〜５０nm、ＴｉＮ
膜１０５を５０〜１００nm形成してトラップ層としても
よい。

【００９１】なお、本実施の形態では、Ｔｉ膜１０４と
ＴｉＮ膜１０５とを積層してトラップ層を形成したが、
例えばタンタル膜と窒化タンタル膜（ＴａＮ）とを積層
してトラップ層としてもよい。この場合もタンタル膜を
形成し、途中から窒素ガスを流して成膜を続け、窒化タ
ンタル膜を形成する。このように、トラップ層を積層膜
として用いる場合は、ＴｉＮ膜（上層）／Ｔｉ膜（下
層）の積層膜、あるいは窒化タンタル膜（上層）／タン
タル膜（下層）の積層膜のような、主要な構成元素を共
通とする膜を用いると、成膜やエッチングなどのパター
ン形成を容易に行うことができる。

【００９２】（実施の形態４）情報蓄積用容量素子Ｃの
上部電極１０３としてハロゲン元素含有のＴｉＮ膜を用
い、その上部と側壁部とをトラップ膜で被覆した例を図
４８を用いて説明する。

【００９３】まず、前記実施の形態２と同様に、多結晶
シリコン膜からなる下部電極１０１と、酸化タンタル膜
からなる容量絶縁膜１０２と、ハロゲン元素含有のＴｉ
Ｎ膜からなる上部電極１０３とで情報蓄積用容量素子Ｃ
を形成する。その後、上部電極１０３の上部から側部に
かけて、ハロゲンのトラップ層１０６を選択ＣＶＤ法を
用いて形成した。このように選択ＣＶＤ法を用いること
により、ハロゲン元素含有ＴｉＮ膜の上部のみならず、
側壁部にもトラップ層１０６を形成することができる。

【００９４】なお、上記の選択ＣＶＤ法による他、以下
に示す方法によって、窒化チタン膜（上部電極１０３）
を覆うトラップ膜１０６を設けてもよい。まず、図４９
に示すように、上部電極１０３の上にＴＤＭＡＴ（テト
ラキシジメチルアミノチタン）を原料ガスとしたＣＶＤ
法により、ＴｉＮ膜１０６ａを形成する。続いて、図５
０に示すように、上部電極１０３の上面および側壁を覆
うフォトレジスト膜１１１ををマスクとしてＴｉＮ膜１
０６ａをパターニングすることにより、トラップ層１０
６を形成する。なお、有機ソースとして、ＴＤＭＡＴの
他にＴＤＥＡＴ（テトラキシジエチルアミノチタン）の
ような原料ガスを用いてもよい。

【００９５】このように、上部電極１０３の上面だけで
なく、側壁にもトラップ層１０６を形成することによ
り、ＴｉＮ膜（上部電極１０３）側部からのハロゲンの
拡散を防止することができ、情報蓄積用容量素子Ｃの周
辺の配線層の腐食をより効果的に防止することが可能と
なる。

【００９６】また、上記トラップ層１０６として、スパ
ッタ法によるＴｉ膜またはＴｉＮ膜、タンタルまたは窒
化タンタル膜、ハロゲンを構成元素として含まない原料
ガスを用いたＣＶＤ法によるＴｉ膜またはＴｉＮ膜、タ
ンタルまたは窒化タンタル膜のいずれか、またはこれら
の積層膜を用いてもよい。

【００９７】（実施の形態５）情報蓄積用容量素子の上
部電極を構成するハロゲン含有ＣＶＤ−ＴｉＮ膜中のハ
ロゲン元素を除去する方法を図５１のプロセスフロー図
を用いて説明する。

【００９８】まず、下部電極上に酸化タンタル膜からな
る容量絶縁膜を成膜し、この容量絶縁膜上にＴｉＣｌ₄
およびＮＨ₃をソースガスとしてＣＶＤ法により４５０
℃でＴｉＮ膜を形成する。このＴｉＮ膜中には、約５％
の塩素が含まれている。

【００９９】次に、約５００℃で、窒素雰囲気中で１５
秒以上、好ましくは約１０分間加熱処理を行う。この加
熱処理は、ＴｉＮ膜の成膜に使った装置内で行い、Ｔｉ
Ｎ膜を大気に晒すことなく連続して行う。なお、この加
熱処理は、上記ＣＶＤ−ＴｉＮ膜の成膜温度より高いア
ニール温度（４００〜８００℃、好ましくは５００℃以
上、６５０℃以下）で行うと、ＴｉＮ膜中または表面の
塩素をより有効に除去することができる。なお、加熱処
理はＲＴＡ（Rapid Thermal Anneal）方式などにより行
ってもよい。また、加熱処理は、ＴｉＮ膜の成膜に使っ
た装置とは別の装置を使って行ってもよい。同一の装置
で行えば、成膜後大気に晒すことなくアニールできるた
め、表面酸化を防げる効果が有り、一方、異なった装置
またチャンバで行えば、生産性（処理能力）が向上す
る。

【０１００】また、アニールは、上記Ｎ₂の他、Ａｒ、
Ｈｅなどの不活性ガス雰囲気で行うことができる。ただ
し、不活性ガスの他にＨ₂、ＮＨ₃などの還元性を有す
るガスを使用することも可能であるが、還元性ガスはＣ
ＶＤ−ＴｉＮ膜中の塩素除去効果が大きい反面、容量絶
縁膜の耐圧性を劣化させるので注意が必要である。

【０１０１】その後、膜表面に堆積したＮＨ₄Ｃｌなど
の塩化物を、純水にて洗浄除去する。純水洗浄方法とし
ては、回転するウエハ表面に純水を供給する。場合によ
っては、純水に超音波振動を印加したり、ナイロンなど
のブラシを併用したりしてもよい。

【０１０２】洗浄後、１００〜１５０℃のホットプレー
トにてウエハを乾燥させる。なお、この純水洗浄の他
に、１〜１０％のＮＨ₃を含む水溶液を用いてもよい。
また、アニール処理だけでも膜中の塩素を飛ばす効果が
有るため、洗浄工程は必ずしも必須ではないが、洗浄を
行った方が表面に付着した塩化物を除去できるため、腐
食防止効果が高い。この後、酸化タンタル膜およびＴｉ
Ｎ膜をパターニングして情報蓄積用容量素子を形成す
る。

【０１０３】これらの工程により、ＴｉＮ膜中の塩素を
効果的に除去することができ、この工程を用いれば、前
述のトラップ層を設ける必要がない。ただし、本実施の
形態のように塩素除去を行う工程に、さらに前述のトラ
ップ層を設ける手段を併用すると、ほぼ完全に塩素の拡
散を防止することができる。

【０１０４】（実施の形態６）高密度プラズマＣＶＤ法
で堆積した酸化シリコン膜を層間絶縁膜に使用すること
によって、Ａｌ配線腐食を防止する方法を図５２および
図５３を用いて説明する。

【０１０５】前述の実施の形態２と同様の方法で、多結
晶シリコン膜からなる下部電極１０１の上部に酸化タン
タル膜からなる容量絶縁膜１０２を形成し、さらにその
上部に上部電極１０３の材料としてＴｉＣｌ₄を用いた
ＣＶＤ−ＴｉＮ膜を１００nm程度を成膜した後、これら
の膜をパターニングして情報蓄積用容量素子を形成す
る。

【０１０６】次に、上部電極１０３の上部に塩素のトラ
ップ層として、スパッタ法により膜厚３０nmのＴｉＮ膜
１０５を形成する。続いて、ＥＣＲプラズマＣＶＤ装置
を用い、ＳｉＨ₄／Ｏ₂／Ａｒの混合ガスを導入してプ
ラズマ化し、さらに基板を設置する試料台に１3.５６Ｍ
Ｈｚの高周波を印加し、プラズマ中のＡｒイオンを引き
込んで、高密度プラズマＣＶＤ法により酸化シリコン膜
１０７を形成する。このようにして、水に対するブロッ
キング性のある酸化シリコン膜１０７を４００nm程度成
膜する（図５２）。なお、プラズマＣＶＤ装置は、ＥＣ
Ｒ型の他、ヘリカル方式またはヘリコン方式などを用い
てもよい。なお、本明細書で高密度とは、プラズマ中の
イオンの数が１×１０¹⁰（個／ｃｍ³）以上であること
をいう。ただし、１×１０¹²（個／ｃｍ³）以上の高密
度プラズマＣＶＤ法を用いることが好ましい。

【０１０７】その後、ＣＭＰ法により酸化シリコン膜１
０７を３００nm程度除去し、情報蓄積用容量素子の上に
膜厚１００nm程度の酸化シリコン膜１０７を残す（図５
３）。この膜は、前記図４１に示す酸化シリコン膜６４
に相当する。

【０１０８】ＴｉＮ膜中の塩素は、何らかの工程で侵入
する水と接触すると、周囲の配線層を腐食しやすくなる
が、水をブロッキングする効果の高い高密度プラズマ絶
縁膜（酸化シリコン膜１０７）を塩素含有ＴｉＮ膜上に
形成することによって、ＴｉＮ膜中への水の侵入を防止
して、周囲の配線層の腐食を防止することができる。こ
の水は、塩素含有ＴｉＮ膜の上層に、例えば無機のスピ
ンオングラス（ＳＯＧ）膜を塗布した後のスチームベー
クやエッチング後の洗浄などによって生じる。従って、
無機ＳＯＧ膜と塩素含有ＴｉＮ膜との間に高密度プラズ
マ酸化シリコン膜があれば、ＴｉＮ膜への水の侵入を防
ぎ、腐食防食の効果が得られる。

【０１０９】また、高密度プラズマ酸化シリコン膜は、
無機ＳＯＧ膜とハロゲン含有ＴｉＮ膜との間に存在すれ
ばよく、本実施の形態の高密度プラズマＣＶＤ−酸化シ
リコン膜１０７上に直接無機ＳＯＧ膜１０８を形成する
場合（図５４）や、高密度プラズマＣＶＤ−酸化シリコ
ン膜１０７上に配線層１０９を形成し、その後無機ＳＯ
Ｇ膜１１０を形成する場合（図５５）の何れでもよい。
なお、本実施の形態では、情報蓄積用容量素子の上部電
極にＴｉＮ膜を適用した例を示したが、情報蓄積用容量
素子に限らず配線層の一部に適用した場合は、ハロゲン
元素含有ＴｉＮ膜上に高密度プラズマ絶縁膜を形成する
ことで、前記同様の水に対するブロッキング効果が得ら
れる。

【０１１０】また、本実施の形態では、水に対するブロ
ッキング効果の高い膜として高密度プラズマＣＶＤ絶縁
膜を用いたが、これに限らず有機ＳＯＧ膜を利用するこ
とも可能である。ただし、有機ＳＯＧ膜は高密度プラズ
マＣＶＤ絶縁膜に比べれば水へのブロッキング効果は高
くない。

【０１１１】また、上記実施の形態では、ＴｉＮ膜中の
ハロゲンがその上の配線層に拡散する例を示したが、そ
の下の配線層の腐食を防止する場合にも、ＴｉＮ膜の下
にトラップ膜を形成することで、その目的が達成され
る。例えば、腐食性が高い銅膜上にトラップ膜としてタ
ンタルまたは窒化タンタル膜を形成し、その上に絶縁
膜、さらにその上にハロゲン含有ＴｉＮ膜が設けられた
構造では、上方からのハロゲンをタンタルまたは窒化タ
ンタル膜でトラップすることができ、下層の銅膜の腐食
防食を達成できる。

【０１１２】さらに、上記実施の形態では、酸化タンタ
ルを容量絶縁膜として用いたが、これ以外にも、例えば
ＢａＳｒＴｉＯ₃、ＳｒＴｉＯ₃、ＢａＴｉＯ₃、ＰＺ
Ｔ、Ｂ（ホウ素）あるいはＦ（フッ素）をドープしたＺ
ｎＯなどを適用することができ、また、ＤＲＡＭの他、
不揮発性メモリなどに適用することもできる。

【０１１３】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【０１１４】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【０１１５】本発明によれば、ＣＶＤ−ＴｉＮ膜を含む
プラグを埋め込んだスルーホールの上部に形成されるＡ
ｌ配線の腐食を確実に防止することができるので、特に
高アスペクト比のスルーホールを有するＬＳＩの信頼
性、製造歩留まりを向上させることができる。

【０１１６】また、本発明によれば、ＣＶＤ−ＴｉＮ膜
からなる電極を有する容量素子の上層にＡｌ配線を形成
する場合の配線腐食を防止することが可能となるので、
容量絶縁膜の耐圧を劣化することなく、かつＡｌ配線の
信頼性、製造歩留まりを向上させることができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態であるＤＲＡＭを形成し
た半導体チップの全体平面図である。

【図２】本発明の一実施の形態であるＤＲＡＭのなど価
回路図である。

【図３】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図４】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図５】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図６】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図７】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図８】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図９】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図１０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図３０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図３１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図３２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図３３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図３４】溝のパターンと長溝のパターンとを示す半導
体基板の要部平面図である。

【図３５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図３６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図３７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図３８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図３９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図４０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図４１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図４２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図４３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図４４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図４５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図４６】本発明の他の実施の形態であるＤＲＡＭの蓄
積容量部の断面を示す図である。

【図４７】本発明の他の実施の形態であるＤＲＡＭの蓄
積容量部の断面を示す図である。

【図４８】本発明の他の実施の形態であるＤＲＡＭの蓄
積容量部の断面を示す図である。

【図４９】本発明の他の実施の形態であるＤＲＡＭの蓄
積容量部を示す断面図である。

【図５０】本発明の他の実施の形態であるＤＲＡＭの蓄
積容量部を示す断面図である。

【図５１】窒化チタン膜中の塩素を除去するプロセスを
示すフロー図である。

【図５２】本発明の他の実施の形態であるＤＲＡＭの蓄
積容量部を示す断面図である。

【図５３】本発明の他の実施の形態であるＤＲＡＭの蓄
積容量部を示す断面図である。

【図５４】本発明の他の実施の形態であるＤＲＡＭの蓄
積容量部を示す断面図である。

【図５５】本発明の他の実施の形態であるＤＲＡＭの蓄
積容量部を示す断面図である。

【図５６】ＣＶＤ法による窒化チタン膜の成膜温度と窒
化チタン膜中の塩素濃度との関係を示すグラフである。

【符号の説明】

１半導体基板１Ａ半導体チップ２酸化シリコン膜３窒化シリコン膜４フォトレジスト膜５素子分離溝５ａ溝６酸化シリコン膜７酸化シリコン膜８窒化シリコン膜９フォトレジスト膜１０ｎ型半導体領域１１ｐ型ウエル１２ｎ型ウエル１３ゲート酸化膜１４Ａ〜１４Ｃゲート電極１５窒化シリコン膜１６フォトレジスト膜１７ｐ^-型半導体領域１８ｎ^-型半導体領域１９ｎ型半導体領域２０窒化シリコン膜２０ａサイドウォールスペーサ２１フォトレジスト膜２２ｐ⁺型半導体領域２３ｎ⁺型半導体領域２４ＳＯＧ膜２４ａ、２４ｂＳＯＧ膜２５酸化シリコン膜２６酸化シリコン膜２７フォトレジスト膜２８コンタクトホール２９コンタクトホール３０プラグ３１酸化シリコン膜３２フォトレジスト膜３３フォトレジスト膜３４〜３７コンタクトホール３８、３９第１層配線４０窒化シリコン膜４１フォトレジスト膜４２ＴｉＳｉ₂層４３サイドウォールスペーサ４４ＳＯＧ膜４５酸化シリコン膜４６酸化シリコン膜４７フォトレジスト膜４８スルーホール４９プラグ５１窒化シリコン膜５２フォトレジスト膜５３酸化シリコン膜５４フォトレジスト膜５５溝５６多結晶シリコン膜５７ＳＯＧ膜５８フォトレジスト膜５９長溝６０下部電極６１Ｔａ₂Ｏ₅( 酸化タンタル) 膜６２ＴｉＮ膜（上部電極）６３フォトレジスト膜６４酸化シリコン膜６５フォトレジスト膜６６スルーホール６７プラグ７１ＴｉＮ膜７２Ｗ膜７３プラグ７４ＴｉＮ膜７５Ａｌ合金膜７６Ｔｉ膜７７、７８第２層配線１０１下部電極１０２容量絶縁膜１０３上部電極１０４Ｔｉ膜１０５ＴｉＮ膜１０６トラップ層１０６ａＴｉＮ膜１０７酸化シリコン膜１０８無機ＳＯＧ膜１１０無機ＳＯＧ膜１１１フォトレジスト膜ＢＬビット線Ｃ情報蓄積用容量素子ＭＡＲＹメモリアレイＱｎｎチャネル型ＭＩＳＦＥＴＱｐｐチャネル型ＭＩＳＦＥＴＱｓメモリセル選択用ＭＩＳＦＥＴＳＡセンスアンプＷＤワードドライバ

───────────────────────────────────────────────────── フロントページの続き (72)発明者浅野勇東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者田中克彦東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者福田直樹東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者青木英雄東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者佐久間浩東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者川北惠三東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者山田悟東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者平沢賢斉東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】基体と、前記基体上に形成された、ハロ
ゲン元素を含有する窒化チタン膜と、前記基体上に形成
された第１の導電膜と、前記窒化チタン膜と前記第１の
導電膜との間に形成された、ハロゲン元素と結合する金
属原子を含み、かつ前記ハロゲン元素をトラップする能
力がタングステンよりも高い第２の膜とを有することを
特徴とする半導体集積回路装置。
【請求項２】請求項１記載の半導体集積回路装置であ
って、前記第２の膜は、チタン膜またはタンタル膜であ
ることを特徴とする半導体集積回路装置。
【請求項３】請求項１記載の半導体集積回路装置であ
って、前記第２の膜は、チタン膜を含む積層膜またはタ
ンタル膜を含む積層膜であることを特徴とする半導体集
積回路装置。
【請求項４】請求項１、２または３記載の半導体集積
回路装置であって、前記第２の膜の膜厚は、５nm以上で
あることを特徴とする半導体集積回路装置。
【請求項５】請求項１、２、３または４記載の半導体
集積回路装置であって、前記第１の導電膜は、アルミニ
ウム膜、アルミニウム合金膜、銅膜または銅合金膜であ
ることを特徴とする半導体集積回路装置。
【請求項６】基体と、前記基体上に形成された、開孔
部を有する絶縁膜と、前記開孔部内に形成された、ハロ
ゲン元素を含む原料ガスを用いて成膜された窒化チタン
膜と、前記窒化チタン膜上に形成された、前記ハロゲン
元素と結合する金属原子を含み、かつ前記ハロゲン元素
をトラップする能力がタングステンよりも高い第３の膜
と、前記第３の膜上に形成された第２の導電膜とを有す
ることを特徴とする半導体集積回路装置。
【請求項７】請求項６記載の半導体集積回路装置であ
って、前記第３の膜は、前記窒化チタン膜上から前記絶
縁膜上にわたって形成されていることを特徴とする半導
体集積回路装置。
【請求項８】請求項６または７記載の半導体集積回路
装置であって、前記第３の膜は、チタン膜または前記チ
タン膜を含む積層膜であることを特徴とする半導体集積
回路装置。
【請求項９】請求項６、７または８記載の半導体集積
回路装置であって、前記開孔部内に形成された前記窒化
チタン膜上には、タングステン膜が形成されていること
を特徴とする半導体集積回路装置。
【請求項１０】ＭＩＳＦＥＴが形成された基体と、前
記基体上に形成された第１の電極、容量絶縁膜、ハロゲ
ン元素が含まれた窒化チタン膜を含む第２の電極からな
る蓄積容量部と、前記窒化チタン膜上に形成された、前
記ハロゲン元素との結合エネルギーが１１１Kcal/molを
超える元素を含む第４の膜と、前記第４の膜上に形成さ
れた導電膜とを有することを特徴とする半導体集積回路
装置。
【請求項１１】請求項１０記載の半導体集積回路装置
であって、前記第４の膜は、前記窒化チタン膜を覆って
形成されていることを特徴とする半導体集積回路装置。
【請求項１２】基体上に形成された銅配線層と、前記
銅配線層上に形成された、絶縁膜およびハロゲン元素と
の結合エネルギーが１１１Kcal/molを超える元素を含む
膜と、前記絶縁膜および前記元素を含む膜上に形成され
た、ハロゲン元素が含まれた窒化チタン膜とを有するこ
とを特徴とする半導体集積回路装置。
【請求項１３】基体上に、開孔部を有する絶縁膜を形
成する工程と、ハロゲン元素を構成元素とする化合物を
原料ガスとして用い、ＣＶＤ法により、前記開孔部内に
窒化チタン膜を形成する工程と、前記窒化チタン膜上
に、前記ハロゲン元素と結合する金属原子を含み、かつ
前記ハロゲン元素をトラップする能力がタングステンよ
りも高い第３の膜を形成する工程と、前記第３の膜上に
配線を形成する工程とを有することを特徴とする半導体
集積回路装置の製造方法。
【請求項１４】請求項１３記載の半導体集積回路装置
の製造方法であって、前記ハロゲン元素を構成元素とす
る化合物は、四塩化チタンまたは四ヨウ化チタンである
ことを特徴とする半導体集積回路装置の製造方法。
【請求項１５】請求項１３記載の半導体集積回路装置
の製造方法であって、前記第３の膜を形成する工程は、
スパッタリング法によってチタン膜、窒化チタン膜、タ
ンタル膜または窒化タンタル膜を形成する工程を含むこ
とを特徴とする半導体集積回路装置の製造方法。
【請求項１６】請求項１３記載の半導体集積回路装置
の製造方法であって、前記第３の膜を形成する工程は、
前記ハロゲン元素を構成元素として含まない原料ガスを
用いたＣＶＤ法により、チタン膜、窒化チタン膜、タン
タル膜または窒化タンタル膜を形成する工程を含むこと
を特徴とする半導体集積回路装置の製造方法。
【請求項１７】請求項１３、１４、１５または１６記
載の半導体集積回路装置の製造方法であって、前記窒化
チタン膜を５００℃以下で形成することを特徴とする半
導体集積回路装置の製造方法。
【請求項１８】半導体素子が形成された基体上に第１
の電極を形成する工程と、前記第１の電極上に容量絶縁
膜を形成する工程と、前記容量絶縁膜上に第２の電極と
して、ハロゲン元素を含む原料ガスを用いたＣＶＤ法に
よって窒化チタン膜を形成し、蓄積容量部を形成する工
程と、前記窒化チタン膜上に、前記ハロゲン元素と結合
する金属原子を含み、かつ前記ハロゲン元素をトラップ
する能力がタングステンよりも高い第３の膜を形成する
工程と、前記第３の膜上に絶縁膜を形成する工程とを含
むことを特徴とする半導体集積回路装置の製造方法。
【請求項１９】請求項１８記載の半導体集積回路装置
の製造方法であって、前記第３の膜を選択ＣＶＤ法によ
って形成することを特徴とする半導体集積回路装置の製
造方法。
【請求項２０】請求項１８記載の半導体集積回路装置
の製造方法であって、前記第３の膜を形成する工程は、
前記蓄積容量部を覆って前記第３の膜を形成し、前記蓄
積容量部の上面および側面上の前記第３の膜上に第４の
膜を形成し、前記第４の膜をマスクとして前記蓄積容量
部の上面および側面上の前記第３の膜を残すように前記
第３の膜をエッチング除去する工程を含むことを特徴と
する半導体集積回路装置の製造方法。
【請求項２１】請求項１８記載の半導体集積回路装置
の製造方法であって、前記第３の膜を形成する工程は、
スパッタリング法によってチタン膜、窒化チタン膜、タ
ンタル膜または窒化タンタル膜を形成する工程を含むこ
とを特徴とする半導体集積回路装置の製造方法。
【請求項２２】請求項１８記載の半導体集積回路装置
の製造方法であって、前記第３の膜を形成する工程は、
前記ハロゲン元素を構成元素として含まない原料ガスを
用いたＣＶＤ法により、チタン膜、窒化チタン膜、タン
タル膜または窒化タンタル膜を形成する工程を含むこと
を特徴とする半導体集積回路装置の製造方法。
【請求項２３】請求項１８記載の半導体集積回路装置
の製造方法であって、前記第３の膜を形成する工程は、
スパッタリング法によりチタン膜を形成する工程と、前
記チタン膜上に、スパッタリング法により窒化チタン膜
を形成する工程とを含むことを特徴とする半導体集積回
路装置の製造方法。
【請求項２４】請求項１８記載の半導体集積回路装置
の製造方法であって、前記第３の膜を形成する工程は、
スパッタリング法によりタンタル膜を形成する工程と、
前記タンタル膜上に、スパッタリング法により窒化タン
タル膜を形成する工程とを含むことを特徴とする半導体
集積回路装置の製造方法。
【請求項２５】基体上に、原料ガスとしてハロゲン元
素を構成元素として含む化合物を用いたＣＶＤ法によ
り、第１の温度で窒化チタン膜を形成する工程と、前記
第１の温度以上の温度の不活性ガス中で前記窒化チタン
膜を加熱することにより、前記窒化チタン膜中の前記ハ
ロゲン元素を除去する工程とを含むことを特徴とする半
導体集積回路装置の製造方法。
【請求項２６】請求項２５記載の半導体集積回路装置
の製造方法であって、前記ハロゲン元素を除去する工程
の後、前記基体を洗浄し、前記窒化チタン膜の表面の前
記ハロゲン元素またはハロゲン化合物を除去する工程を
さらに含むことを特徴とする半導体集積回路装置の製造
方法。
【請求項２７】基体上に、原料ガスとしてハロゲン元
素を構成元素として含む化合物を用いたＣＶＤ法によ
り、窒化チタン膜を形成する工程と、前記窒化チタン膜
上に、高密度プラズマＣＶＤ法により、絶縁膜を形成す
る工程とを含むことを特徴とする半導体集積回路装置の
製造方法。
【請求項２８】絶縁膜上に無機スピンオングラス膜を
塗布する工程と、前記無機スピンオングラス膜をスチー
ムベークする工程とを含むことを特徴とする半導体集積
回路装置の製造方法。
【請求項２９】絶縁膜上に金属配線を形成する工程
と、前記金属配線上に無機スピンオングラス膜を塗布す
る工程と、前記無機スピンオングラス膜をスチームベー
クする工程とを含むことを特徴とする半導体集積回路装
置の製造方法。
【請求項３０】基体上に、原料ガスとしてハロゲン元
素を構成元素として含む化合物を用いたＣＶＤ法により
窒化チタン膜を形成する工程と、前記窒化チタン膜上に
プラズマＣＶＤ法または熱ＣＶＤ法により、屈折率が1.
４６以上の絶縁膜を形成する工程とを含むことを特徴と
する半導体集積回路装置の製造方法。
【請求項３１】請求項３０記載の半導体集積回路装置
の製造方法であって、前記絶縁膜上に無機スピンオング
ラス膜を塗布する工程と、前記無機スピンオングラス膜
をスチームベークする工程とを含むことを特徴とする半
導体集積回路装置の製造方法。
【請求項３２】請求項３０記載の半導体集積回路装置
の製造方法であって、前記絶縁膜上に金属配線を形成す
る工程と、前記金属配線上に無機スピンオングラス膜を
塗布する工程と、前記無機スピンオングラス膜をスチー
ムベークする工程とを含むことを特徴とする半導体集積
回路装置の製造方法。
【請求項３３】以下の工程（ａ）〜（ｃ）を含むこと
を特徴とする半導体集積回路装置の製造方法；（ａ）半導体基板の主面上に形成した絶縁膜を開孔して
接続孔を形成する工程、（ｂ）前記接続孔の内部を含む
前記絶縁膜上に、ハロゲン元素を含むソースガスを用い
たＣＶＤ法により成膜された第１の窒化チタン膜を含む
第１導電膜を形成した後、前記絶縁膜の上部の前記第１
の窒化チタン膜を含む第１導電膜を除去して前記接続孔
の内部に残すことにより、前記接続孔の内部にプラグを
形成する工程、（ｃ）前記プラグの表面を含む前記絶縁
膜上に、少なくとも最下層がスパッタリング法により成
膜された第２の窒化チタン膜を含む第２導電膜を堆積し
た後、前記第２の窒化チタン膜を含む前記第２導電膜を
パターニングして配線を形成する工程。
【請求項３４】請求項３３記載の半導体集積回路装置
の製造方法であって、前記第２導電膜は、Ａｌを含むこ
とを特徴とする半導体集積回路装置の製造方法。
【請求項３５】請求項３３記載の半導体集積回路装置
の製造方法であって、前記第１導電膜は、さらにＣＶＤ
法により成膜されたタングステン膜を含むことを特徴と
する半導体集積回路装置の製造方法。
【請求項３６】メモリセル選択用ＭＩＳＦＥＴとこれ
に直列に接続された情報蓄積用容量素子とでメモリセル
を構成し、前記情報蓄積用容量素子を前記メモリセル選
択用ＭＩＳＦＥＴの上部に配置したＤＲＡＭを有する半
導体集積回路装置の製造方法であって、（ａ）半導体基
板の主面のメモリアレイにメモリセル選択用ＭＩＳＦＥ
Ｔを形成し、周辺回路領域に周辺回路のＭＩＳＦＥＴを
形成する工程、（ｂ）前記メモリセル選択用ＭＩＳＦＥ
Ｔの上部に第１絶縁膜を介してビット線を形成し、前記
周辺回路のＭＩＳＦＥＴの上部に前記第１絶縁膜を介し
て第１層配線を形成する工程、（ｃ）前記ビット線の上
部に第２絶縁膜を介して情報蓄積用容量素子を形成する
工程、（ｄ）前記情報蓄積用容量素子の上部に第３絶縁
膜を堆積した後、周辺回路領域の前記第３絶縁膜、前記
第２絶縁膜および前記第１絶縁膜をエッチングして、前
記第１層配線の上部に接続孔を形成する工程、（ｅ）前
記接続孔の内部を含む前記第３絶縁膜上に、ハロゲン元
素を含むソースガスを用いたＣＶＤ法により成膜された
第１の窒化チタンを含む第１導電膜を形成した後、前記
第３絶縁膜の上部の前記第１の窒化チタン膜を含む第１
導電膜を除去して前記接続孔の内部のみに残すことによ
り、前記接続孔の内部にプラグを形成する工程、（ｆ）
前記プラグの表面を含む前記第３絶縁膜上に、少なくと
も最下層がスパッタリング法により成膜された第２の窒
化チタン膜を含む第２導電膜を堆積した後、前記第２の
窒化チタン膜を含む第２導電膜をパターニングして第２
層配線を形成する工程、を含むことを特徴とする半導体
集積回路装置の製造方法。