JPH1174361A - Ｌｓｉのレイアウト処理方法 - Google Patents
Ｌｓｉのレイアウト処理方法Info
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- JPH1174361A JPH1174361A JP9233885A JP23388597A JPH1174361A JP H1174361 A JPH1174361 A JP H1174361A JP 9233885 A JP9233885 A JP 9233885A JP 23388597 A JP23388597 A JP 23388597A JP H1174361 A JPH1174361 A JP H1174361A
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- JP
- Japan
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- wiring
- module
- layout
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- component
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Abstract
(57)【要約】
【課題】本発明はＬＳＩのモジュールの配線レイアウト
を行うレイアウト処理方法に関し，ＬＳＩのモジュール
の拡大や追加を効率良く行うと同時にチップの面積拡大
を招かないようにすることを目的とする。 【解決手段】設計により作成されたレイアウトデータか
らＬＳＩの各部品とそれぞれの複数の構成要素に振り分
けて各部品対応の情報ファイルを作成する。モジュール
間の配線に直交が存在するかチェックして存在すると配
置を修正し，モジュールの拡大によるレイアウトの変更
に応じて前記各情報ファイルの中の関係する部分を変更
するよう構成する。
を行うレイアウト処理方法に関し，ＬＳＩのモジュール
の拡大や追加を効率良く行うと同時にチップの面積拡大
を招かないようにすることを目的とする。 【解決手段】設計により作成されたレイアウトデータか
らＬＳＩの各部品とそれぞれの複数の構成要素に振り分
けて各部品対応の情報ファイルを作成する。モジュール
間の配線に直交が存在するかチェックして存在すると配
置を修正し，モジュールの拡大によるレイアウトの変更
に応じて前記各情報ファイルの中の関係する部分を変更
するよう構成する。
Description
【０００１】
【発明の属する技術分野】本発明は複数の半導体集積回
路のモジュール（ＬＳＩ）をレイアウトするためのＬＳ
Ｉレイアウト処理方法に関し，特に複数の半導体集積回
路をチップ上に配置して相互の配線を行うＬＳＩのレイ
アウト処理方法に関する。
路のモジュール（ＬＳＩ）をレイアウトするためのＬＳ
Ｉレイアウト処理方法に関し，特に複数の半導体集積回
路をチップ上に配置して相互の配線を行うＬＳＩのレイ
アウト処理方法に関する。
【０００２】ＬＳＩは複数の半導体集積回路のモジュー
ルを組み合わせてモジュール間の配線を行うが，モジュ
ール面積の拡大等によりモジュール間の配線が直交する
等により拡大が困難になり，その改善が望まれていた。
ルを組み合わせてモジュール間の配線を行うが，モジュ
ール面積の拡大等によりモジュール間の配線が直交する
等により拡大が困難になり，その改善が望まれていた。
【０００３】
【従来の技術】図７は従来の複数のモジュールにより構
成されたＬＳＩの例を示す。ＬＳＩは情報処理装置や通
信装置等に使用される回路であり，モジュール１とモジ
ュール２が１つのチップ上に配置され，チップ間の配線
が直交している。このような設計の後，例えばモジュー
ル１の拡大を必要とする設計変更が発生した場合，図８
のモジュール拡大時のレイアウトに示すようにモジュー
ル間配線が障壁となり，容易に拡大することができなか
った。
成されたＬＳＩの例を示す。ＬＳＩは情報処理装置や通
信装置等に使用される回路であり，モジュール１とモジ
ュール２が１つのチップ上に配置され，チップ間の配線
が直交している。このような設計の後，例えばモジュー
ル１の拡大を必要とする設計変更が発生した場合，図８
のモジュール拡大時のレイアウトに示すようにモジュー
ル間配線が障壁となり，容易に拡大することができなか
った。
【０００４】この場合，モジュール間隔を予め十分にと
っておけば，モジュールの面積拡大は可能であるが，こ
れではチップの面積が大きくなるのと同時に，配線距離
が長くなるため，遅延の増大を招いてしまう。
っておけば，モジュールの面積拡大は可能であるが，こ
れではチップの面積が大きくなるのと同時に，配線距離
が長くなるため，遅延の増大を招いてしまう。
【０００５】図９は従来のＬＳＩのモジュールのレイア
ウトの別の例である。このように多数のモジュールが配
置された後，図１０に示すようにモジュールを追加して
面積を拡大する場合，図９のＬＳＩの座標系（原点は
ｘ，ｙの交差位置）と図１０の座標系（原点が図９の原
点とは異なる位置）が変化するため，モジュールの配置
や配線情報を部分的に変更する必要が発生する。すなわ
ち，各モジュールの配置や配線を最初から定義し直す必
要があるが，手間がかかり対処することが困難であっ
た。
ウトの別の例である。このように多数のモジュールが配
置された後，図１０に示すようにモジュールを追加して
面積を拡大する場合，図９のＬＳＩの座標系（原点は
ｘ，ｙの交差位置）と図１０の座標系（原点が図９の原
点とは異なる位置）が変化するため，モジュールの配置
や配線情報を部分的に変更する必要が発生する。すなわ
ち，各モジュールの配置や配線を最初から定義し直す必
要があるが，手間がかかり対処することが困難であっ
た。
【０００６】
【発明が解決しようとする課題】上記したように従来の
ＬＳＩの設計方法では，モジュール間の配線が直交する
場合にモジュールを拡大すると配線が困難になるという
問題や，多数のモジュールが配置されているレイアウト
に対し，モジュールを追加すると，モジュール内の座標
系の変化の都合で，再配置，再配線を伴うことが多く，
モジュールのレイアウト処理に費やされる時間が極めて
長くなるという問題があった。
ＬＳＩの設計方法では，モジュール間の配線が直交する
場合にモジュールを拡大すると配線が困難になるという
問題や，多数のモジュールが配置されているレイアウト
に対し，モジュールを追加すると，モジュール内の座標
系の変化の都合で，再配置，再配線を伴うことが多く，
モジュールのレイアウト処理に費やされる時間が極めて
長くなるという問題があった。
【０００７】更に，電子計算機を用いて設計されたレイ
アウトに対し，マニュアルによる配線の追加を行った場
合，そのレイアウトを拡大等により変更するとマニュア
ルで実行した情報が失われてしまうため，再度マニュア
ルで実行する必要があるという問題があった。
アウトに対し，マニュアルによる配線の追加を行った場
合，そのレイアウトを拡大等により変更するとマニュア
ルで実行した情報が失われてしまうため，再度マニュア
ルで実行する必要があるという問題があった。
【０００８】本発明はＬＳＩのモジュールの拡大や追加
を効率良く行うと同時にチップの面積拡大を招かないＬ
ＳＩのレイアウト処理方法を提供することを目的とす
る。
を効率良く行うと同時にチップの面積拡大を招かないＬ
ＳＩのレイアウト処理方法を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】図１は本発明の原理構成
を示す。本発明は配置配線情報を部品とそれぞれの構成
要素に振り分けて管理して，モジュール間の配線に直交
等が発生すると該当する配線の再配置により修正を行
い，設計変更によりモジュールの面積拡大には関係する
特定の部品の情報だけ移動させるようにした。
を示す。本発明は配置配線情報を部品とそれぞれの構成
要素に振り分けて管理して，モジュール間の配線に直交
等が発生すると該当する配線の再配置により修正を行
い，設計変更によりモジュールの面積拡大には関係する
特定の部品の情報だけ移動させるようにした。
【００１０】ＬＳＩの論理設計により得られたレイアウ
トデータ１０が供給されると，レイアウトデータの分解
処理部１において，その中の各部品（例えば，電源，ク
ロック，回路等）と各部品を特徴付ける構成要素（例え
ば，部品の機能，配線情報，仮想ピンの位置，ビア（層
間接続用の端子）の情報，物理的な属性等）とを対応付
けた部品・構成要素ファイル１１を作成する。次に，モ
ジュール間配線チェック部２は，この部品・構成要素フ
ァイル１１の中のモジュール間の配線データをチェック
し，モジュール間で他の配線と交差するかチェックし，
交差する場合には仮想ピン（論理的なピン）の位置を交
差が生じない位置に修正する。修正した結果は，次のレ
イアウト変更部３に与えられる。
トデータ１０が供給されると，レイアウトデータの分解
処理部１において，その中の各部品（例えば，電源，ク
ロック，回路等）と各部品を特徴付ける構成要素（例え
ば，部品の機能，配線情報，仮想ピンの位置，ビア（層
間接続用の端子）の情報，物理的な属性等）とを対応付
けた部品・構成要素ファイル１１を作成する。次に，モ
ジュール間配線チェック部２は，この部品・構成要素フ
ァイル１１の中のモジュール間の配線データをチェック
し，モジュール間で他の配線と交差するかチェックし，
交差する場合には仮想ピン（論理的なピン）の位置を交
差が生じない位置に修正する。修正した結果は，次のレ
イアウト変更部３に与えられる。
【００１１】レイアウト変更部３は，各部品及びそれら
の構成要素についての変更（モジュール面積の拡大に伴
う部品の変更，追加等を含む）が発生すると，対応する
部品及び構成要素について変更を行う情報が入力されて
レイアウトを変更する。こうして，元のレイアウトデー
タ１０をチップの面積を拡大することなく新レイアウト
データ１２を作成する。この新レイアウトデータ１２を
元に物理データ作成部４において実際の製造に使用する
物理データ１３が作成される。なお，変更された新レイ
アウトデータ１２は，次の設計変更の際にはレイアウト
データ１０として使用される。
の構成要素についての変更（モジュール面積の拡大に伴
う部品の変更，追加等を含む）が発生すると，対応する
部品及び構成要素について変更を行う情報が入力されて
レイアウトを変更する。こうして，元のレイアウトデー
タ１０をチップの面積を拡大することなく新レイアウト
データ１２を作成する。この新レイアウトデータ１２を
元に物理データ作成部４において実際の製造に使用する
物理データ１３が作成される。なお，変更された新レイ
アウトデータ１２は，次の設計変更の際にはレイアウト
データ１０として使用される。
【００１２】
【発明の実施の形態】図２は実施例の処理フローを示
す。論理設計により作成したＬＳＩのレイアウトデータ
２０を格納したファイルを用いて，各部品の配置配線情
報を得るために，部品と各部品の構成要素への分解を行
う部品分解処理２１が行われる。
す。論理設計により作成したＬＳＩのレイアウトデータ
２０を格納したファイルを用いて，各部品の配置配線情
報を得るために，部品と各部品の構成要素への分解を行
う部品分解処理２１が行われる。
【００１３】この実施例では，部品として電源（仮想ピ
ンを含む），クロック（仮想ピンを含む），ＦＦ（フリ
ップフロップ）セル（フリップフロップ回路を含む部
品），一般セル（論理回路やその他の回路を含む部
品），モジュール間接続用等を含む論理的なピンである
仮想ピン（電源，クロックの仮想ピンを除く）の５つの
部品（図２の２２ａ〜２２ｅ）に分解する。
ンを含む），クロック（仮想ピンを含む），ＦＦ（フリ
ップフロップ）セル（フリップフロップ回路を含む部
品），一般セル（論理回路やその他の回路を含む部
品），モジュール間接続用等を含む論理的なピンである
仮想ピン（電源，クロックの仮想ピンを除く）の５つの
部品（図２の２２ａ〜２２ｅ）に分解する。
【００１４】図３にこの分解処理の詳細を示すフローチ
ャートを示す。レイアウトデータを検索して，電源を示
すキーワードが存在するとこれに関する構成要素を電源
部品の情報ファイル２２ａに格納し，クロックを示すキ
ーワードが存在するとクロックに関する構成要素をクロ
ックの情報ファイル２２ｂに格納する。更に，レイアウ
トデータのセルフィールドがＦＦであるか判別して，Ｆ
Ｆの場合はＦＦ部品の情報ファイル２２ｃに格納する。
以下同様にセルフィールドが一般部品，電源クロック以
外の仮想ピンについて，それぞれを検出すると一般部品
の情報ファイル２２ｄ，仮想ピン部品の情報ファイル２
２ｅに格納する。
ャートを示す。レイアウトデータを検索して，電源を示
すキーワードが存在するとこれに関する構成要素を電源
部品の情報ファイル２２ａに格納し，クロックを示すキ
ーワードが存在するとクロックに関する構成要素をクロ
ックの情報ファイル２２ｂに格納する。更に，レイアウ
トデータのセルフィールドがＦＦであるか判別して，Ｆ
Ｆの場合はＦＦ部品の情報ファイル２２ｃに格納する。
以下同様にセルフィールドが一般部品，電源クロック以
外の仮想ピンについて，それぞれを検出すると一般部品
の情報ファイル２２ｄ，仮想ピン部品の情報ファイル２
２ｅに格納する。
【００１５】また，各部品に対してそれぞれの構成要素
としてセル（回路の名前，論理位置，物理位置の情
報），仮想ピン（仮想ピン名，論理位置，物理位置等の
情報），配線（信号名，始点，終点等の情報），ビア
（ｖｉａ：信号名，論理位置，物理位置等の情報），及
び属性（前記各構成要素を格納したファイルの名前等）
の各情報が格納される。
としてセル（回路の名前，論理位置，物理位置の情
報），仮想ピン（仮想ピン名，論理位置，物理位置等の
情報），配線（信号名，始点，終点等の情報），ビア
（ｖｉａ：信号名，論理位置，物理位置等の情報），及
び属性（前記各構成要素を格納したファイルの名前等）
の各情報が格納される。
【００１６】この処理２１で各部品に対応する各構成要
素をマトリクス状に振り分けることにより，図４に示す
ような配置配線情報のマトリクスを作成することができ
る。次に，部品の仮想ピンの情報ファイル２２ｅに含ま
れるモジュール間配線情報を用いて，モジュール間配線
のチェック処理２３を行い，モジュール間の配線が他の
層（ビアを介する）を経由する必要がある（直交する配
線がある）ことが検出されると，仮想ピンの位置を修正
する処理を行う。これにより，仮想ピンの情報ファイル
２２ｅが更新される。このチェック処理２３の詳細は後
述する（図５参照） 次に各情報ファイル２２ａ〜２２ｅ（または図４のマト
リクス）に対し，モジュールの面積拡大等の変更の指示
が与えられると，配置配線の変更処理２４により関係す
る部品や構成要素の中の必要な項目だけについて配置配
線情報を変更する。この時，予めモジュール間配線のチ
ェック処理２３によりモジュール間の配線に直交が無く
なっているため，拡大に容易に対処することができる。
配置配線の変更処理２４により新レイアウトデータ（Ne
w Layout Data)２５が得られる。この新レイアウトデー
タ２５は論理データであり，この新レイアウトデータ２
５を元にして上記の分解処理２１以下の処理を実行する
ことができる。
素をマトリクス状に振り分けることにより，図４に示す
ような配置配線情報のマトリクスを作成することができ
る。次に，部品の仮想ピンの情報ファイル２２ｅに含ま
れるモジュール間配線情報を用いて，モジュール間配線
のチェック処理２３を行い，モジュール間の配線が他の
層（ビアを介する）を経由する必要がある（直交する配
線がある）ことが検出されると，仮想ピンの位置を修正
する処理を行う。これにより，仮想ピンの情報ファイル
２２ｅが更新される。このチェック処理２３の詳細は後
述する（図５参照） 次に各情報ファイル２２ａ〜２２ｅ（または図４のマト
リクス）に対し，モジュールの面積拡大等の変更の指示
が与えられると，配置配線の変更処理２４により関係す
る部品や構成要素の中の必要な項目だけについて配置配
線情報を変更する。この時，予めモジュール間配線のチ
ェック処理２３によりモジュール間の配線に直交が無く
なっているため，拡大に容易に対処することができる。
配置配線の変更処理２４により新レイアウトデータ（Ne
w Layout Data)２５が得られる。この新レイアウトデー
タ２５は論理データであり，この新レイアウトデータ２
５を元にして上記の分解処理２１以下の処理を実行する
ことができる。
【００１７】次にこの新レイアウトデータ２５を，実際
のトランジスタ等の具体的に配置する変換処理２６によ
り物理データベース（物理ＤＢ）２７が作成される。図
５はモジュール間配線の処理フローであり，上記図２に
示す処理２２の詳細を示す。
のトランジスタ等の具体的に配置する変換処理２６によ
り物理データベース（物理ＤＢ）２７が作成される。図
５はモジュール間配線の処理フローであり，上記図２に
示す処理２２の詳細を示す。
【００１８】最初にモジュール間配線情報ファイル３０
（仮想ピン情報ファイル２２ｅに含まれる）から信号送
出元を抽出し（図５のＳ１），モジュール間配線可能領
域を抽出する（同Ｓ２）。次にモジュール間配線を行う
が，予めモジュール間配線概要の指示が与えられる。こ
の指示には，モジュール間の配線をどのモジュールを使
用し，どのモジュールを経由する等の大まかな内容であ
る。モジュール間配線に直交する部分が生じないように
配線位置を選択したり，新たなモジュール間配線を設定
する等の処理を含む（図５のＳ３）。この後，モジュー
ル間配線領域外で配線の必要があるか判別する（図５の
Ｓ４）。この判別は，モジュール間配線によりモジュー
ルの配線可能なサイズ（辺の長さ）を超えた位置に配線
されるかを判別する。必要が有る場合には，モジュール
間配線概要指示を修正する指示３２により，上記のモジ
ュール間配線概要指示３１を修正してモジュール間配線
の処理（Ｓ３）を再度実行する。この後，Ｓ４の判別に
よりモジュール間配線領域外で配線の必要が無いことが
分かると，モジュール間配線規約（予め決められた配線
長（遅延時間に関係）の制限等）に合っているかをチェ
ックし（図５のＳ５），チェックに合格するとそのモジ
ュール間配線情報を仮想ピン情報ファイル２２ｅに格納
する（同Ｓ６）。
（仮想ピン情報ファイル２２ｅに含まれる）から信号送
出元を抽出し（図５のＳ１），モジュール間配線可能領
域を抽出する（同Ｓ２）。次にモジュール間配線を行う
が，予めモジュール間配線概要の指示が与えられる。こ
の指示には，モジュール間の配線をどのモジュールを使
用し，どのモジュールを経由する等の大まかな内容であ
る。モジュール間配線に直交する部分が生じないように
配線位置を選択したり，新たなモジュール間配線を設定
する等の処理を含む（図５のＳ３）。この後，モジュー
ル間配線領域外で配線の必要があるか判別する（図５の
Ｓ４）。この判別は，モジュール間配線によりモジュー
ルの配線可能なサイズ（辺の長さ）を超えた位置に配線
されるかを判別する。必要が有る場合には，モジュール
間配線概要指示を修正する指示３２により，上記のモジ
ュール間配線概要指示３１を修正してモジュール間配線
の処理（Ｓ３）を再度実行する。この後，Ｓ４の判別に
よりモジュール間配線領域外で配線の必要が無いことが
分かると，モジュール間配線規約（予め決められた配線
長（遅延時間に関係）の制限等）に合っているかをチェ
ックし（図５のＳ５），チェックに合格するとそのモジ
ュール間配線情報を仮想ピン情報ファイル２２ｅに格納
する（同Ｓ６）。
【００１９】図６はモジュール間の配線処理の具体例を
示し，図６のＡ．はモジュール３とモジュール２の間に
図のようなモジュール間配線が存在した場合，上記のモ
ジュール間配線の処理（図５）により，Ｂ．に示すよう
にモジュール１を経由する経路に変更する。これによ
り，モジュール１の面積拡大時にもモジュール間の配線
による影響を受けず，チップ面積を拡大することなく対
処することができる。なお，図６のＡ．の配線は直交す
る配線がある場合にも，この配線処理により直交を避け
るために採用される。
示し，図６のＡ．はモジュール３とモジュール２の間に
図のようなモジュール間配線が存在した場合，上記のモ
ジュール間配線の処理（図５）により，Ｂ．に示すよう
にモジュール１を経由する経路に変更する。これによ
り，モジュール１の面積拡大時にもモジュール間の配線
による影響を受けず，チップ面積を拡大することなく対
処することができる。なお，図６のＡ．の配線は直交す
る配線がある場合にも，この配線処理により直交を避け
るために採用される。
【００２０】また，上記図９に示すチップのモジュール
を設計変更により図１０に示すようにモジュールの面積
拡大する場合，特定の情報のみを平行移動させ，斜線部
の仮想ピンは従来のものを残し，その他の部品は平行移
動させることにより拡大を行うことができる。
を設計変更により図１０に示すようにモジュールの面積
拡大する場合，特定の情報のみを平行移動させ，斜線部
の仮想ピンは従来のものを残し，その他の部品は平行移
動させることにより拡大を行うことができる。
【００２１】また，上記の図７に示すモジュール間の配
線に対しては，モジュール２の２つのピンの位置を反転
（仮想ピンを反対に置き換える）することにより交差を
無くすことができる。
線に対しては，モジュール２の２つのピンの位置を反転
（仮想ピンを反対に置き換える）することにより交差を
無くすことができる。
【００２２】このように，分解処理により得られた情報
の中の特定の情報だけを変化させることにより，従来の
配置配線の情報を引き継ぎながら変更に対応することが
できる。
の中の特定の情報だけを変化させることにより，従来の
配置配線の情報を引き継ぎながら変更に対応することが
できる。
【００２３】
【発明の効果】本発明によればチップの面積拡大をまね
ることなくモジュールの面積拡大を実現することが可能
となる。具体的には，レイアウトデータから部品とその
構成要素の情報を分解し，レイアウトを変更する場合に
関係する情報だけを選択して変更することにより対応す
ることができる。また，各部品と構成要素がマトリクス
上に分けられて管理されるため，全配置配線完了した後
でも容易にマニュアルで配線した部分のみを差し替える
ことが可能となる。
ることなくモジュールの面積拡大を実現することが可能
となる。具体的には，レイアウトデータから部品とその
構成要素の情報を分解し，レイアウトを変更する場合に
関係する情報だけを選択して変更することにより対応す
ることができる。また，各部品と構成要素がマトリクス
上に分けられて管理されるため，全配置配線完了した後
でも容易にマニュアルで配線した部分のみを差し替える
ことが可能となる。
【図１】本発明の原理構成を示す図である。
【図２】実施例の処理フローである。
【図３】分解処理の詳細を示すフローチャートを示す図
である。
である。
【図４】配置配線情報のマトリクスを示す図である。
【図５】モジュール間配線の処理フローを示す図であ
る。
る。
【図６】モジュール間の配線処理の具体例を示す図であ
る。
る。
【図７】従来の複数のモジュールにより構成されたＬＳ
Ｉの例を示す図である。
Ｉの例を示す図である。
【図８】モジュール拡大時のレイアウトを示す図であ
る。
る。
【図９】従来のＬＳＩのモジュールのレイアウトの例で
ある。
ある。
【図１０】モジュールを追加して面積を拡大する場合を
示す図である。
示す図である。
１ 分解処理部 ２ モジュール間配線チェック部 ３ レイアウト変更部 ４ 物理データ作成部 １０ レイアウトデータ １１ 部品・構成要素ファイル １２ 新レイアウトデータ １３ 物理データ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 神阪 裕士 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 平澤 ゆみ 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 佐々木 充 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 酒井 聡 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 小椋 仁成 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 ポーンシャイ チョンスワンナパイサーン 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 甲斐 智裕 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 金谷 英治 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 安武 敏夫 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 瀬見井 昌人 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 大年 明子 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 宮田 宏紀 石川県河北郡宇ノ気町字宇野気ヌ98番地の ２ 株式会社ピーエフユー内 (72)発明者 小松 正浩 石川県河北郡宇ノ気町字宇野気ヌ98番地の ２ 株式会社ピーエフユー内
Claims (3)
- 【請求項１】 ＬＳＩのモジュールの配線レイアウトを
行うレイアウト処理方法において，設計により作成され
たレイアウトデータからＬＳＩの各部品とそれぞれの複
数の構成要素に振り分けて各部品対応の情報ファイルを
作成し，モジュール間の配線に直交が存在するかチェッ
クして存在すると配置を修正し，モジュールの拡大によ
るレイアウトの変更に応じて前記各情報ファイルの中の
関係する部分を変更することを特徴とするＬＳＩのレイ
アウト処理方法。 - 【請求項２】 請求項１において，前記部品情報として
モジュール間配線のための仮想ピン情報ファイルを作成
し，モジュール間配線のチェックにより，モジュール間
配線可能な領域において配線が直交しないようにピンの
位置を修正することを特徴とするＬＳＩのレイアウト処
理方法。 - 【請求項３】 請求項１において，前記モジュールの面
積を拡大する変更時に，前記各部品対応の情報ファイル
の関係する情報を変更することにより以前の配置配線情
報を引き継ぐことを特徴とするＬＳＩのレイアウト処理
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9233885A JPH1174361A (ja) | 1997-08-29 | 1997-08-29 | Ｌｓｉのレイアウト処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9233885A JPH1174361A (ja) | 1997-08-29 | 1997-08-29 | Ｌｓｉのレイアウト処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174361A true JPH1174361A (ja) | 1999-03-16 |
Family
ID=16962093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9233885A Withdrawn JPH1174361A (ja) | 1997-08-29 | 1997-08-29 | Ｌｓｉのレイアウト処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1174361A (ja) |
-
1997
- 1997-08-29 JP JP9233885A patent/JPH1174361A/ja not_active Withdrawn
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