JPH1174399A - 半導体装置 - Google Patents

半導体装置

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JPH1174399A
JPH1174399A JP9232095A JP23209597A JPH1174399A JP H1174399 A JPH1174399 A JP H1174399A JP 9232095 A JP9232095 A JP 9232095A JP 23209597 A JP23209597 A JP 23209597A JP H1174399 A JPH1174399 A JP H1174399A
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insulating layers
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Masaki Watanabe
正樹 渡辺
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Abstract

(57)【要約】 【課題】 効率良く信号線を引き回せ、電気特性の優れ
た配線構造を有する半導体装置を提供することを目的と
する。 【解決手段】 積層された複数の絶縁層、該複数の絶縁
層それぞれの上面に設けられた複数の配線、および異な
る絶縁層上面に設けられた複数の配線を電気的に接続す
るために絶縁層に設けられた複数のビアホールからなる
ＢＧＡ基板と、前記複数の配線にそれぞれ接続される複
数の電極を有する半導体チップとを含んでなる半導体装
置であって、前記複数の絶縁層のうち半導体チップの信
号線としての第１の配線が表面で引き回される絶縁層に
おいて、電源に接続される少なくとも１つの第２の配線
およびグラウンドに接続される少なくとも１つの第３の
配線が、第１の配線が引き回される方向に平行な直線上
に隣接して配設される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置を製品
に実装するときのはんだ付に用いられるはんだボールが
マトリクス状に基板の裏面に配置されたＢＧＡ（Ball G
rid Array)構造を有する半導体装置のパッケージ構造に
関する。
【０００２】
【従来の技術】従来の半導体装置は、ＢＧＡ基板と、該
ＢＧＡ基板上に配置される半導体チップと、該半導体チ
ップにおいて発生した熱を外部に放散するヒートスプレ
ッダーと、前記ＢＧＡ基板およびヒートスプレッダー間
に所定の間隔を設けかつ両者を接合するためのリングと
からなる。ＢＧＡ基板は複数の絶縁層が重ねられた多層
構造であり、各絶縁層には複数の配線およびビアホール
が設けられる。前記ＢＧＡ基板は、複数の基板を重ねる
ときにビアホールを介して所定の配線を互いに接続させ
たものであり、複数の配線を絶縁層を介して立体的に交
差させることができ、半導体装置の小型化を実現するこ
とができる。
【０００３】図１０は、従来の半導体装置の一例を示す
一部切欠斜視説明図である。図１０において、１はＢＧ
Ａ基板であるＢＧＡ基板、２は半導体チップ、３はヒー
トスプレッダー、４はリング、６ははんだボール、８は
封止部材を示す。
【０００４】ＢＧＡ基板１に設けられた各配線（図示せ
ず）は半導体装置の外部電極（図示せず）に電気的に接
続されている。はんだボール６は、はんだ材からなり、
半導体装置の外部電極に電気的に接続される。半導体チ
ップ２の複数の電極（図示せず）はそれぞれＢＧＡ基板
１の所定の配線に電気的に接続される。当該接続は、た
とえば、半導体チップ２の各電極に接続された外部電極
表面およびＢＧＡ基板１の各配線表面にはんだバンプを
あらかじめ設け、該はんだバンプを用いてはんだ付する
ことにより実現される。封止部材８は、封止樹脂からな
り、半導体チップ２をＢＧＡ基板１に密着させるために
設けられる。すなわち、封止部材８は、ＢＧＡ基板１の
反りなどにより、ＢＧＡ基板１の配線および半導体チッ
プ２の電極の接続部で破断が生じないように設けられ
る。
【０００５】また、リング４は、板状の部材の中央に開
口部が設けられたものである。前記開口部の形状は半導
体チップ２の形状に応じて定める。ヒートスプレッダー
３の形状はＢＧＡ基板１の形状と同様の薄板状である。
また、半導体チップ２およびヒートスプレッダー３、Ｂ
ＧＡ基板１およびリング４、ならびにヒートスプレッダ
ー３およびリング４は接着剤を用いて接着される。半導
体チップ２およびヒートスプレッダー３を接着する接着
剤は、高放熱性を有するシリコーン系またはエポキシ系
接着剤である。一方、ＢＧＡ基板１およびリング４、な
らびにヒートスプレッダーおよびリング４を接着する接
着剤は、たとえばフィルム状に成形されたエポキシ系接
着剤である。
【０００６】つぎに、半導体装置の製法について説明す
る。図１１および図１２は、従来の半導体装置の製法の
一例を示す工程断面説明図である。図１１および図１２
において、図１０と同一の箇所は同じ符号を用いて示し
た。なお、５ａは、半導体チップ２に含まれる電極（図
示せず）に電気的に接続された第１のはんだバンプ、５
ｂは、ＢＧＡ基板１に設けられた複数の配線の一端部
（図示せず）に電気的に接続された第２のはんだバンプ
を示す。７ａは、ＢＧＡ基板１およびリング４、ならび
にヒートスプレッダー３およびリング４を接着する接着
剤からなる第１の接着層、７ｂは、半導体チップ２およ
びヒートスプレッダー３を接着する接着剤からなる第２
の接着層を示す。
【０００７】まず、半導体チップ２に含まれる電極上に
第１のはんだバンプ５ａを設け、同様に、ＢＧＡ基板１
の複数の配線の一端部上に第２のはんだバンプ５ｂを設
ける（図１１（ａ）参照）。ついで、ＢＧＡ基板１表面
のうち第２のはんだバンプ５ｂが形成された領域にフラ
ックス材を塗布する。ＢＧＡ基板１上に半導体チップ２
を載置し、第１のはんだバンプ５ａおよび第２のはんだ
バンプ５ｂを接触させた状態で、ＢＧＡ基板１および半
導体チップ２を熱処理炉（いわゆるリフロー炉）内に投
入する。その結果、第１のはんだバンプ５ａおよび第２
のはんだバンプ５ｂが溶け、互いに接触していた第１の
はんだバンプ５ａおよび第２のはんだバンプ５ｂが一体
となる。図１１では、第１のはんだバンプおよび第２の
はんだバンプが一体になったものをはんだバンプ５とし
て示している。前記はんだバンプ５により、半導体チッ
プ２に含まれる電極とＢＧＡ基板１の複数の配線とが電
気的に接続される（図１１（ｂ）参照）。さらに、フラ
ックス材の洗浄を行ったのち、第１の接着層７ａにより
ＢＧＡ基板１にリング４を接着する（図１１（ｃ）参
照）。つぎに、ＢＧＡ基板１および半導体チップ２間の
間隙部に封止樹脂を注入したのち固めて封止部材８を形
成し、該封止部材８を介して半導体チップ２をＢＧＡ基
板１に密着させた状態で固定する。ついで、半導体チッ
プ２上表面に接着剤を塗布して第２の接着層７ｂを設け
（図１２（ａ）参照）、リング４上表面に接着剤を塗布
して第１の接着層７ａを設けたのち、半導体チップ２お
よびリング４上にヒートスプレッダー３を載せ、半導体
チップ２およびリング４にヒートスプレッダー３を接着
する（図１２（ｂ）参照）。最後に、ＢＧＡ基板１の複
数の配線の他の端部に接続された半導体装置の外部電極
上にはんだボール６を設け、半導体装置をうる（図１２
（ｃ）参照）。
【０００８】
【発明が解決しようとする課題】従来の半導体装置にお
いて、ＢＧＡ基板は、積層された複数の絶縁層と、該複
数の絶縁層それぞれの上面に設けられた複数の配線と、
異なる絶縁層上面に設けられた複数の配線を電気的に接
続するために絶縁層に設けられた複数のビアホールとか
らなる。前記絶縁層の材料の一例として樹脂がある。
【０００９】図１３は従来の半導体装置の一例を示す断
面説明図である。図１３において、図１１および図１２
と同一の箇所は同じ符号を用いて示す。なお、図１３に
は、半導体装置のうち、ＢＧＡ基板、半導体チップ、は
んだバンプおよびはんだボールのみが示されている。ま
た、９は、ＢＧＡ基板に含まれる配線を示し、説明のた
めに、複数の配線９のうちとくに２つの配線を参照符号
９ａ、９ｂを用いて示す。さらに、説明のために複数の
はんだバンプのうち１つのはんだボールを電源またはグ
ラウンドに接続されるはんだバンプとして、とくに符号
５ａを用いて示し、複数のはんだバンプのうち１つのは
んだバンプを信号線として配線（図示せず）に接続され
るはんだバンプとして、とくに符号５ｂを用いて示す。
同様に、さらに、説明のために複数のはんだボールのう
ち１つのはんだボールを電源またはグラウンドに接続さ
れるはんだボールとして、とくに符号６ａを用いて示
し、複数のはんだボールのうち１つのはんだボールを信
号線として配線（図示せず）に接続されるはんだボール
として、とくに符号６ｂを用いて示す。ＢＧＡ基板１は
実際は多層構造であるが、配線９を明確に示すために１
つの層として示されている。なお、図１３には、ＢＧＡ
基板の一例としてビルドアップ基板が示されている。配
線９ａはビアホールを介して配線９ｂに接続されてい
る。配線９ａの一端部は電源またはグラウンド用のはん
だバンプ５ａに接続されており（図では、配線９ａの一
端部とはんだバンプ５ａとは接触していないが、実際は
接触している）、配線９ａの他の端部はビアホールの側
面をつたい配線９ｂに接触したのち、さらに、ビアホー
ルの側面をつたい絶縁層上面まで引き回されている。ま
た、かかる状態になるように配線を形成することをまわ
りこみをとるという。
【００１０】ビルドアップ基板は、従来のプリント配線
板技術を用いて作られるコア層１ａを中心にして、その
両表面に微細配線層（ビルドアップ層１ｂと呼ぶ）を積
層して作製する。コア層１ａは配線密度がビルドアップ
層１ｂに比べて低いので、信号線としての配線を引き回
すのは効率的ではなく、電源用プレーンまたはグラウン
ド用プレーンとして使用する。信号線は主に半導体チッ
プ側のビルドアップ層１ｂ内で引き回されるが、電源ま
たはグラウンド用の配線は引き回しを最小限にしてコア
層１ａ表面の配線に接続される。この際、電源またはグ
ラウンド用のはんだバンプをコア層１ａ表面の配線に接
続するのに、ビルドアップ層を構成する各絶縁層ごとに
形成されたビアホールおよび配線が利用されるので、ビ
ルドアップ層での信号線の引き回しを阻害するという問
題点がある。また、配線が微細になることにより、クロ
ストークノイズが発生しやすくなるという問題点があ
る。
【００１１】本発明は、効率良く信号線を引き回せ、電
気特性の優れた配線構造を有する半導体装置を提供する
ことを目的とする。
【００１２】
【課題を解決するための手段】本発明の請求項１記載の
半導体装置は、積層された複数の絶縁層、該複数の絶縁
層それぞれの上面に設けられた複数の配線、および異な
る絶縁層上面に設けられた複数の配線を電気的に接続す
るために絶縁層に設けられた複数のビアホールからなる
ＢＧＡ基板と、前記複数の配線にそれぞれ接続される複
数の電極を有する半導体チップとを含んでなる半導体装
置であって、前記複数の絶縁層のうち半導体チップの信
号線としての第１の配線が表面で引き回される絶縁層に
おいて、電源に接続される少なくとも１つの第２の配線
およびグラウンド（接地）に接続される少なくとも１つ
の第３の配線が、第１の配線が引き回される方向に平行
な直線上に隣接して配設されるものである。
【００１３】また、本発明の請求項２記載の半導体装置
は、前記複数の絶縁層のうち配線密度が低い絶縁層に、
第２の配線および第３の配線が設けられるものである。
【００１４】また、本発明の請求項３記載の半導体装置
は、前記複数の配線のうち第１の配線が、複数の第２の
配線および第３の配線に囲まれるものである。
【００１５】また、本発明の請求項４記載の半導体装置
は、前記絶縁層表面に対して平行なビアホールの断面の
形状が長円状である。
【００１６】また、本発明の請求項５記載の半導体装置
は、前記複数の配線のうち、１つの配線が他の１つの配
線と少なくとも２つのビアホールを介して接続されるも
のである。
【００１７】また、本発明の請求項６記載の半導体装置
は、前記複数の絶縁層上面に、配線およびビアホールを
避けて金属からなるメッシュ状のプレーン膜が配設され
るものである。
【００１８】また本発明の請求項７記載の半導体装置
は、前記半導体チップに隣接するように少なくとも１つ
の積層コンデンサが配設されるものである。
【００１９】また、本発明の請求項８記載の半導体装置
は、前記複数の絶縁層それぞれの上面に配線およびビア
ホールを避けて導電体膜が設けられ、該導電体膜に電源
またはグラウンドが接続され、ＢＧＡ基板内にコンデン
サが設けられるものである。
【００２０】また、本発明の請求項１０記載の半導体装
置は、積層された複数の絶縁層、該複数の絶縁層それぞ
れの上面に設けられた複数の配線、および異なる絶縁層
上面に設けられた複数の配線を電気的に接続するために
絶縁層に設けられた複数のビアホールからなるＢＧＡ基
板と、前記複数の配線にそれぞれ接続される複数の電極
を有する半導体チップとを含んでなる半導体装置であっ
て、前記複数の配線が、半導体チップを中心として放射
状に設けられ、互いに交わらないものである。
【００２１】
【発明の実施の形態】つぎに、本発明の半導体装置の実
施の形態について説明する。
【００２２】実施の形態１．図面を参照しつつ、本発明
の半導体装置の実施の形態１について説明する。
【００２３】図１は、本発明の半導体装置の一実施の形
態における半導体チップの一例を示す説明図である。図
１において、２は半導体チップ、５ａは、半導体チップ
２の各電極に設けられた第１のはんだバンプを示す。な
お、図１は半導体チップの上面を示した図であり、第１
のはんだバンプ５ａは半導体チップ２の下面に設けられ
るので、実際は、第１のはんだバンプ５ａは見えない。
図１では、第１のはんだバンプ５ａの配置を明確に示す
ために第１のはんだバンプ５ａを図示している。
【００２４】本実施の形態においては、半導体チップの
外周に沿って一番外側に設けられた電極に電源を接続す
る。当該電源用の電極に設けられたはんだバンプを第１
のはんだバンプ５ａという。さらに、つぎに外側に設け
られた電極にグラウンドを接続する。当該グラウンド用
の電極に設けられたはんだバンプを第２のはんだバンプ
５ｂという。また、そのほかの電極を信号用の電極とす
る。当該信号用の電極に設けられたはんだバンプを第３
のはんだバンプ５ｃという。なお、半導体チップの外側
から偶数番目に設けられたはんだバンプは、半導体チッ
プの外側から奇数番目に設けられたはんだバンプ対して
千鳥状に設けられる。
【００２５】図２は、本発明の半導体装置の一実施の形
態におけるＢＧＡ基板の一例を示す部分拡大説明図であ
る。図２には、ＢＧＡ基板のうち、組み立て時に図１の
領域Ａに対向する部分のみが示されている。さらに、Ｂ
ＧＡ基板を構成する複数の絶縁膜のうち半導体チップ側
から３つの層が示される。該３つの層は、それぞれ半導
体チップ側から順に図２（ａ）、図２（ｂ）および図２
（ｃ）に示され、それぞれ第１の絶縁層、第２の絶縁層
および第３の絶縁層とする。図２において、１a1は第１
の絶縁層、１a2は第２の絶縁層、１a3は第３の絶縁層、
１ｂは各絶縁層に形成されるビアホール、９ａは電源に
接続される第２の配線（以下、単に「電源配線」とい
う）、９ｂはグラウンドに接続される第３の配線（以
下、単に「グラウンド配線」という）および９ｃは半導
体チップの信号線としての第１の配線（以下、単に「信
号配線」という）を示す。各配線の、黒塗りの丸（以
下、単に「黒丸」という）で示される部分は、配線が、
該配線が形成された絶縁層より上の絶縁層に形成された
配線に接続している箇所を示す。一方、白抜きの丸（以
下、単に「白丸」という）で示される部分は、配線が、
該配線が形成された絶縁層より下の絶縁層に形成された
配線に接続している箇所であり、絶縁層にビアホールが
形成された箇所である。なお、第１の絶縁層において黒
丸で示される部分は、はんだバンプを介して半導体チッ
プの電極に接続される箇所を示す。
【００２６】まず、図２（ａ）に示される配線について
説明する。図２（ａ）中の黒丸のうち一番左側の黒丸は
電源配線９ａの一端部を示し、つぎに左側の黒丸はグラ
ウンド配線９ｂの一端部を示し、それ以外の黒丸は信号
配線９ｃの一端部を示す。電源配線９ａは、黒丸の左側
に設けられたビアホールを介して、第２の絶縁層上面に
設けられた電源配線に接続される。グラウンド配線９ｂ
は、近接する電源配線９ａの黒丸の右側に形成されたビ
アホールを介して、第２の絶縁層上面に設けられたグラ
ウンド配線に接続される。また、信号配線９ｃのうち一
番左側の信号配線９ｃは、第１の絶縁層１a1上面でＢＧ
Ａ基板の外側（図２において左側）に向けて引き回され
る。そのほかの信号配線９ｃは、黒丸の右側に設けられ
たビアホールを介して、第２の絶縁層上面に設けられた
信号配線に接続される。
【００２７】つぎに、図２（ｂ）に示される配線につい
て説明する。信号配線９ｃのうち左側から１番目、２番
目および３番目の信号配線９ｃは、第２の絶縁層１a2上
面でＢＧＡ基板の外側に向けて引き回される。その他の
信号配線９ｃ、電源配線９ａおよびグラウンド配線９ｂ
は、各配線の黒丸の左側に設けられたビアホールを介し
て、第３の絶縁層上面に設けられた信号配線、電源配線
またはグラウンド配線に接続される。
【００２８】ついで、図２（ｃ）に示される配線につい
て説明する。信号配線９ｃは、第３の絶縁層１a3上面で
ＢＧＡ基板の外側に向けて引き回される。電源配線９ａ
およびグラウンド配線９ｂは、各配線の黒丸の右側に設
けられたビアホールを介して、第４の絶縁層上面に設け
られた電源配線またはグラウンド配線に接続される。
【００２９】さらに、図示されていないが、電源配線お
よびグラウンド配線は、すべての信号配線がＢＧＡ基板
の外側に向けて引き回されたのち所定の絶縁層上面に設
けられた配線に接続される。
【００３０】また、本実施の形態では、左右方向におい
て隣り合う信号用の電極の数を４個または３個としたが
これに限定されるものではない。もし、数を増やすばあ
いは、絶縁層の数を増やすことにより対応できる。
【００３１】本実施の形態では、前記複数の絶縁層のう
ち信号配線が表面で引き回される絶縁層において、電源
配線およびグラウンド配線が、信号配線が引き回される
方向に平行な直線上に隣接して配設されるので、信号配
線を設けうる領域を広くでき、より幅の太い信号配線
（または１つの絶縁層上により多くの信号配線）を形成
できる。また、信号配線が引き回される絶縁層より下の
絶縁層で、電源配線およびグラウンド配線が引き回され
るので、配線密度が低い絶縁層に電源配線およびグラウ
ンド配線を設けることができる。したがって、電源配線
およびグラウンド配線の幅を太くできる。
【００３２】実施の形態２．つぎに、本発明の半導体装
置の実施の形態２について図面を参照しつつ説明する。
【００３３】本実施の形態においては、２以上の配線を
一組の配線とし、該一組の配線を同じ２つの電極間に設
けるばあいについて説明する。図３は、本発明の半導体
装置のさらに他の実施の形態におけるＢＧＡ基板の一例
を示す説明図である。図３において、図１と同一の箇所
は同じ符号を用いて示す。なお、図３は半導体チップの
上面を示した図であり、第１のはんだバンプ５ａは半導
体チップ２の下面に設けられるので、実際は、第１のは
んだバンプ５ａは見えない。図３では、第１のはんだバ
ンプ５ａの配置を明確に示すために第１のはんだバンプ
５ａを図示している。
【００３４】本実施の形態においては、複数の第１のは
んだバンプ５ａは、半導体チップの周縁部にマトリクス
状に配置される。複数の第１のはんだバンプ５ａのうち
半導体チップの外周に沿って一番外側に設けられた第１
のはんだバンプ５ａを電源に接続される電極に設けられ
たはんだバンプとし、つぎに外側に設けられた第１のは
んだバンプ５ａをグラウンドに接続される電極に設けら
れたはんだバンプとし、そのほかの第１のはんだバンプ
５ａを信号用の電極に設けられたはんだバンプとする。
【００３５】図４は、本発明の半導体装置のさらに他の
実施の形態におけるＢＧＡ基板の一例を示す部分拡大説
明図である。図４において、図２と同一の箇所は同じ符
号を用いて示す。図４には、ＢＧＡ基板のうち、組み立
て時に図３の領域Ｂに対向する部分のみが示されてい
る。さらに、ＢＧＡ基板を構成する複数の絶縁膜のうち
半導体チップ側から３つの層が示される。該３つの層
は、それぞれ半導体チップ側から順に図４（ａ）、図４
（ｂ）および図４（ｃ）に示され、それぞれ第１の絶縁
層、第２の絶縁層および第３の絶縁層とする。
【００３６】まず、図４（ａ）に示される配線について
説明する。図４（ａ）中の黒丸のうち一番左側の黒丸は
電源配線９ａの一端部を示し、つぎに左側の黒丸はグラ
ウンド配線９ｂの一端部を示し、それ以外の黒丸は信号
配線９ｃの一端部を示す。電源配線９ａは、紙面におい
て上下方向に隣合う２つの電源配線９ａが一組となって
いる。電源配線９ａは、各組ごとに左右方向に隣合う２
つのビアホールを介して、第２の絶縁層上面に設けられ
た電源配線に接続される。グラウンド配線９ｂは、上下
方向に隣合う２つのグラウンド配線９ｂが一組となって
いる。グラウンド配線９ｂは、各組ごとに左右方向に隣
合う２つのビアホールを介して、第２の絶縁層上面に設
けられた電源配線に接続される。また、信号配線９ｃの
うち一番左側の信号配線９ｃは、第１の絶縁層１a1上面
でＢＧＡ基板の外側（図４において左側）に向けて引き
回される。そのほかの信号配線９ｃは、黒丸の左側に設
けられたビアホールを介して、第２の絶縁層上面に設け
られた信号配線に接続される。
【００３７】つぎに、図４（ｂ）に示される配線につい
て説明する。信号配線９ｃのうち左側から１番目から３
番目までの信号配線９ｃは、第２の絶縁層１a2上面でＢ
ＧＡ基板の外側に向けて引き回される。その他の信号配
線９ｃは、各配線の黒丸の左側に設けられたビアホール
を介して、第３の絶縁層上面に設けられた信号配線に接
続される。また、電源配線９ａは、各組ごとに２つの黒
丸の左側に設けられた２つのビアホールを介して、第３
の絶縁層上面に設けられた電源配線に接続される。さら
に、グラウンド配線９ｂは、各組ごとに２つの黒丸の右
側に設けられた２つのビアホールを介して、第３の絶縁
層上面に設けられたグラウンド配線に接続される。
【００３８】ついで、図４（ｃ）に示される配線につい
て説明する。信号配線９ｃは、第３の絶縁層１a3上面で
ＢＧＡ基板の外側に向けて引き回される。電源配線９ａ
は、各組ごとに２つの黒丸の右側に設けられた２つのビ
アホールを介して、第４の絶縁層上面に設けられた電源
配線に接続される。また、グラウンド配線９ｂは、各組
ごとに２つの黒丸の左側に設けられた２つのビアホール
を介して、第４の絶縁層上面に設けられたグラウンド配
線に接続される。
【００３９】さらに、図示されていないが、電源配線お
よびグラウンド配線は、すべての信号配線がＢＧＡ基板
の外側に向けて引き回されたのち所定の絶縁層上面に設
けられた配線に接続される。
【００４０】また、本実施の形態では、左右方向におい
て隣り合う信号用の電極の数を７個としたがこれに限定
されるものではない。もし、数を増やすばあいは、絶縁
層の数を増やすことにより対応できる。
【００４１】本実施の形態では、前記複数の絶縁層のう
ち信号配線が表面で引き回される絶縁層において、１組
の電源配線および１組のグラウンド配線が、信号配線が
引き回される方向に平行な直線上に隣接して配設される
ので、実施の形態１のばあいよりも信号配線を設けうる
領域をより広くでき、より幅の太い信号配線（または１
つの絶縁層上により多くの信号配線）を形成できる。ま
た、信号配線が引き回される絶縁層より下の絶縁層上面
に設けられた配線に電源配線およびグラウンド配線が接
続されるので、配線密度が低い絶縁層に電源配線および
グラウンド配線を設けることができる。
【００４２】実施の形態３．つぎに、本発明の半導体装
置の実施の形態３について図面を参照しつつ説明する。
【００４３】図５は、本発明の半導体装置のさらに他の
実施の形態におけるＢＧＡ基板中の複数の配線の一部を
示す説明図である。図５（ａ）は、３つの絶縁層（図示
せず）上面に形成される複数の配線を示す断面説明図で
ある。図５（ｂ）は、図５（ａ）の矢印Ｃで示される方
向から見た複数の配線を示す説明図である。なお、図５
（ｂ）には、３つの絶縁層のうち上から２番目の絶縁層
上面に形成される複数の配線を示す。図５において、９
a1は、上から１番目の絶縁層上面に形成された電源配
線、９a2は上から２番目の絶縁層上面に形成された電源
配線、９a3は上から３番目の絶縁層上面に形成された電
源配線、９ｃは上から２番目の絶縁層上面に形成された
信号配線を示す。図５（ｂ）において、Ｄで示される領
域は、電源配線９a2のうち上から３番目の絶縁層上面に
形成された電源配線９a3にビアホールを介して接続する
箇所であり、Ｅで示される領域は、電源配線９a2のうち
上から１番目の絶縁層上面に形成された電源配線９a1に
ビアホールを介して接続する箇所である。
【００４４】図５に示されるように、信号配線９ｃは、
電源配線９a1、電源配線９a2および電源配線９a3に囲ま
れる。したがって、１つの信号配線に入力された電気信
号において、該１つの信号配線に隣接する他の信号配線
に入力された電気信号の影響により、ノイズが発生する
ことを防止できる。なお、前記電源配線の代わりにグラ
ウンド配線を用いても同様の効果がえられ、電源配線お
よびグラウンド配線で信号配線を囲んでも同様の効果が
えられる。
【００４５】実施の形態４．つぎに、本発明の半導体装
置の実施の形態４について図面を参照しつつ説明する。
【００４６】本実施の形態においては、１つの配線と他
の１つの配線とを接続する箇所の他の例についてのべ
る。図６は、本発明の半導体装置のさらに他の実施の形
態におけるＢＧＡ基板中の複数の配線の一部を示す説明
図である。図６（ａ）および図６（ｃ）は、３つの絶縁
層（図示せず）上面に形成される配線を示す断面説明図
である。図６（ｂ）は、図６（ａ）の矢印Ｆで示される
方向から見た配線を示す説明図である。図６（ｄ）は、
図６（ｃ）の矢印Ｇで示される方向から見た配線を示す
説明図である。なお、図６（ｂ）および図６（ｄ）に
は、３つの絶縁層のうち上から２番目の絶縁層上面に形
成される配線を示す。図６において、９1は、上から１
番目の絶縁層上面に形成された配線、９2は上から２番
目の絶縁層上面に形成された配線、９3は上から３番目
の絶縁層上面に形成された配線を示す。
【００４７】まず、図６（ａ）および図６（ｂ）に示さ
れる配線について述べる。図６（ａ）および図６（ｂ）
に示されるように、上から２番目の絶縁層上面に形成さ
れた配線９2は、上から１番目の絶縁層上面に形成され
た配線９1および上から３番目の絶縁層上面に形成され
た配線９3に、それぞれ２つのビアホールを介して接続
される。したがって、より広い面積で２つの配線を接続
できるので、接続部で配線に生じるインダクタンスを下
げることができる。
【００４８】つぎに、図６（ｃ）および図６（ｄ）に示
される配線について述べる。図６（ｃ）および図６
（ｄ）に示されるように、上から２番目の絶縁層上面に
形成された配線９2は、上から１番目の絶縁層上面に形
成された配線９1および上から３番目の絶縁層上面に形
成された配線９3に、それぞれ断面の形状が長円状（本
明細書では、楕円、および円を直径で分割し、半円どう
しを同一の長さの直線で接続した円も含むものとする）
であるビアホールを介して接続される。したがって、２
つの配線をより広い面積で接続することができ、接続部
で配線に生じるインダクタンスを下げることができる。
【００４９】なお、前述の実施の形態３に示される半導
体装置の配線の接続部を本実施の形態に示される半導体
装置の配線の接続部のように形成してもよい。
【００５０】実施の形態５．つぎに、本発明の半導体装
置の実施の形態５について図面を参照しつつ説明する。
【００５１】本実施の形態においては、ＢＧＡ基板を構
成する絶縁層上面に配線およびビアホールを避けてメッ
シュ状のプレーン膜を配設する。該メッシュ状のプレー
ン膜は金属からなる。プレーン膜は、金属膜に複数の開
口部を設けることによりメッシュ状に形成される。図７
は、本発明の半導体装置のさらに他の実施の形態におけ
る絶縁層上面に配設されるプレーン膜の一例を示す説明
図である。図７において１０はプレーン膜を示す。ま
た、領域Ｈは半導体チップ下部およびその周辺部の領域
である。
【００５２】ＢＧＡ基板の領域Ｈに対応する箇所では形
成される配線の数が多いので配線の幅を細くする必要が
あり、それ以外の領域では配線の幅を太くできる。しか
し、領域によって配線の幅が変わると、領域によって配
線の特性インピーダンスが変化し、電気信号の波形が変
化してしまう。本実施の形態においては、領域によって
開口部１０ａの密度を変化させたプレーン膜１０を絶縁
層表面に設ける。したがって、配線の幅によって変化す
る配線の特性インピーダンスの変化を打消しうる。
【００５３】実施の形態６．つぎに、本発明の半導体装
置の実施の形態６について図面を参照しつつ説明する。
【００５４】本実施の形態においては、ＢＧＡ基板上面
に半導体チップに隣接するように少なくとも１つの積層
コンデンサを配設する。図８は、本発明の半導体装置の
実施の形態６を示す部分断面説明図である。図８におい
て、図１３と同一の箇所は同じ符号を用いて示す。さら
に、１１は積層コンデンサを示す。
【００５５】図８に示されるように、ＢＧＡ基板１上面
に半導体チップ２に隣接するように積層コンデンサ１１
を配設することにより、半導体装置に接続される電源お
よびグラウンドの電位にノイズが発生することを防止で
きる。
【００５６】また、絶縁層表面のうち配線およびビアホ
ールが形成されていない領域に、導電体からなる膜（以
下、単に「導電体膜」という）を形成しても同様の効果
がえられる。なお、各導電体膜には、絶縁層表面に対し
て垂直な方向において交互に、電源電圧（Ｖdd）または
グラウンドの電圧（Ｖss）が供給される。
【００５７】実施の形態７．つぎに、本発明の半導体装
置の実施の形態７について図面を参照しつつ説明する。
【００５８】本実施の形態においては、ＢＧＡ基板内に
形成される配線のうち、２つのビアホール間に設けられ
る配線が半導体チップを中心として放射状に設けられ
る。図９は、本発明の半導体装置の実施の形態７におけ
る絶縁層の一例を示す説明図である。図９において、１
ａは、ＢＧＡ基板を構成する複数の絶縁層のうちの１つ
の絶縁層、９は、該絶縁層１ａに設けられる配線を示
す。
【００５９】図示されているように、２つのビアホール
（図中、白丸で示される位置に存在する）間に設けられ
た配線が、矢印Ｉで示されるように放射状に設けられ
る。
【００６０】本実施の形態では、２つのビアホール間に
おいて、配線９が半導体チップを中心として放射状に設
けられる。したがって、各配線の間隔を広くでき各配線
を互いに交わらないように形成できる。その結果、各配
線間で発生するクロストークノイズを低減できる。
【００６１】なお、本発明は、半導体装置の一例として
ヒートスプレッダーおよびリングを含まない半導体装置
が用いて説明されたが、半導体装置がヒートスプレッダ
ーおよびリングを含む半導体装置であっても同様の効果
がえられる。
【００６２】
【発明の効果】本発明の請求項１記載の半導体装置は、
積層された複数の絶縁層、該複数の絶縁層それぞれの上
面に設けられた複数の配線、および異なる絶縁層上面に
設けられた複数の配線を電気的に接続するために絶縁層
に設けられた複数のビアホールからなるＢＧＡ基板と、
前記複数の配線にそれぞれ接続される複数の電極を有す
る半導体チップとを含んでなる半導体装置であって、前
記複数の絶縁層のうち半導体チップの信号線としての第
１の配線が表面で引き回される絶縁層において、電源に
接続される少なくとも１つの第２の配線およびグラウン
ドに接続される少なくとも１つの第３の配線が、第１の
配線が引き回される方向に平行な直線上に隣接して配設
されるものであるので、信号配線を設けうる領域を広く
でき、より幅の太い信号配線を形成できる。
【００６３】また、本発明の請求項２記載の半導体装置
は、前記複数の絶縁層のうち配線密度が低い絶縁層に、
第２の配線および第３の配線が設けられるものであるの
で、電源配線およびグラウンド配線の幅を太くできる。
【００６４】また、本発明の請求項３記載の半導体装置
は、前記複数の配線のうち第１の配線が、複数の第２の
配線および第３の配線に囲まれるものであるので、信号
配線に入力された電気信号においてノイズが発生するこ
とを防止できる。
【００６５】また、本発明の請求項４記載の半導体装置
は、前記絶縁層表面に対して平行なビアホールの断面の
形状が長円状であるので、接続部で配線に生じるインダ
クタンスを下げることができる。
【００６６】また、本発明の請求項５記載の半導体装置
は、前記複数の配線のうち、１つの配線が他の１つの配
線と少なくとも２つのビアホールを介して接続されるも
のであるので、接続部で配線に生じるインダクタンスを
下げることができる。
【００６７】また、本発明の請求項６記載の半導体装置
は、前記複数の絶縁層上面に、配線およびビアホールを
避けて金属からなるメッシュ状のプレーン膜が配設され
るものであるので、配線の幅によって変化する配線の特
性インピーダンスの変化を打消しうる。
【００６８】また本発明の請求項７記載の半導体装置
は、前記半導体チップに隣接するように少なくとも１つ
の積層コンデンサが配設されるものであるので、半導体
装置に接続される電源の電圧が半導体チップに供給され
るまでに下がってしまうことを防止できる。
【００６９】また、本発明の請求項８記載の半導体装置
は、前記複数の絶縁層それぞれの上面に配線およびビア
ホールを避けて導電体膜が設けられ、該導電体膜に電源
またはグラウンドが接続され、ＢＧＡ基板内にコンデン
サが設けられるものであるので、半導体装置に接続され
る電源の電圧が半導体チップに供給されるまでに下がっ
てしまうことを防止できる。
【００７０】また、本発明の請求項９記載の半導体装置
は、積層された複数の絶縁層、該複数の絶縁層それぞれ
の上面に設けられた複数の配線、および異なる絶縁層上
面に設けられた複数の配線を電気的に接続するために絶
縁層に設けられた複数のビアホールからなるＢＧＡ基板
と、前記複数の配線にそれぞれ接続される複数の電極を
有する半導体チップとを含んでなる半導体装置であっ
て、前記複数の配線が、半導体チップを中心として放射
状に設けられ、互いに交わらないものであるので、各配
線間で発生するクロストークノイズを低減できる。
【図面の簡単な説明】
【図１】 本発明の半導体装置の一実施の形態における
半導体チップの一例を示す説明図である。
【図２】 本発明の半導体装置の一実施の形態における
ＢＧＡ基板の一例を示す部分拡大説明図である。
【図３】 本発明の半導体装置のさらに他の実施の形態
におけるＢＧＡ基板の一例を示す説明図である。
【図４】 本発明の半導体装置のさらに他の実施の形態
におけるＢＧＡ基板の一例を示す部分拡大説明図であ
る。
【図５】 本発明の半導体装置のさらに他の実施の形態
におけるＢＧＡ基板中の複数の配線の一部を示す説明図
である。
【図６】 本発明の半導体装置のさらに他の実施の形態
におけるＢＧＡ基板中の複数の配線の一部を示す説明図
である。
【図７】 本発明の半導体装置のさらに他の実施の形態
における絶縁層上面に配設されるプレーン膜の一例を示
す説明図である。
【図８】 本発明の半導体装置のさらに他の実施の形態
を示す部分断面説明図である。
【図９】 本発明の半導体装置のさらに他の実施の形態
における絶縁層の一例を示す説明図である。
【図１０】 従来の半導体装置の一例を示す一部切欠斜
視説明図である。
【図１１】 従来の半導体装置の製法の一例を示す工程
断面説明図である。
【図１２】 従来の半導体装置の製法の一例を示す工程
断面説明図である。
【図１３】 従来の半導体装置の一例を示す断面説明図
である。
【符号の説明】
１ ＢＧＡ基板、２ 半導体チップ、３ ヒートスプレ
ッダー、４ リング、５ はんだバンプ、６ はんだボ
ール、８ 封止部材、９ 配線、１０ プレーン膜、１
１ 積層コンデンサ。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 積層された複数の絶縁層、該複数の絶縁
    層それぞれの上面に設けられた複数の配線、および異な
    る絶縁層上面に設けられた複数の配線を電気的に接続す
    るために絶縁層に設けられた複数のビアホールからなる
    ＢＧＡ基板と、前記複数の配線にそれぞれ接続される複
    数の電極を有する半導体チップとを含んでなる半導体装
    置であって、前記複数の絶縁層のうち半導体チップの信
    号線としての第１の配線が表面で引き回される絶縁層に
    おいて、電源に接続される少なくとも１つの第２の配線
    およびグラウンドに接続される少なくとも１つの第３の
    配線が、第１の配線が引き回される方向に平行な直線上
    に隣接して配設される半導体装置。
  2. 【請求項２】 前記複数の絶縁層のうち配線密度が低い
    絶縁層に、第２の配線および第３の配線が設けられる請
    求項１記載の半導体装置。
  3. 【請求項３】 前記複数の配線のうち第１の配線が、複
    数の第２の配線および第３の配線に囲まれる請求項１記
    載の半導体装置。
  4. 【請求項４】 前記絶縁層表面に対して平行なビアホー
    ルの断面の形状が長円状である請求項１または３記載の
    半導体装置。
  5. 【請求項５】 前記複数の配線のうち、１つの配線が他
    の１つの配線と少なくとも２つのビアホールを介して接
    続される請求項１または３記載の半導体装置。
  6. 【請求項６】 前記複数の絶縁層上面に、配線およびビ
    アホールを避けて金属からなるメッシュ状のプレーン膜
    が配設される請求項１記載の半導体装置。
  7. 【請求項７】 前記半導体チップに隣接するように少な
    くとも１つの積層コンデンサが配設される請求項１記載
    の半導体装置。
  8. 【請求項８】 前記複数の絶縁層それぞれの上面に配線
    およびビアホールを避けて導電体膜が設けられ、該導電
    体膜に電源またはグラウンドが接続され、ＢＧＡ基板内
    にコンデンサが設けられる請求項１記載の半導体装置。
  9. 【請求項９】 積層された複数の絶縁層、該複数の絶縁
    層それぞれの上面に設けられた複数の配線、および異な
    る絶縁層上面に設けられた複数の配線を電気的に接続す
    るために絶縁層に設けられた複数のビアホールからなる
    ＢＧＡ基板と、前記複数の配線にそれぞれ接続される複
    数の電極を有する半導体チップとを含んでなる半導体装
    置であって、２つのビアホール間に設けられる配線が、
    半導体チップを中心として放射状に設けられ、互いに交
    わらない半導体装置。
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* Cited by examiner, † Cited by third party
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US7329818B2 (en) 2004-08-30 2008-02-12 Hirose Electric Co., Ltd. Transmission circuit board

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