JPH117440A - プロセッサ、コンパイラ、積和演算方法及び記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】 ハードウェアのコストを低く押さえ、かつ、
比較的高速に積和演算の処理を行うプロセッサを提供す
る。 【解決手段】 積和演算を実行する旨の所定の機械命令
を読込み、解読し、命令実行回路によって命令を実行す
るプロセッサにおいて、命令実行回路６０４は、演算器
２１と乗算器２８と加算器２９とを備え、乗算とデータ
読み出しを並列実行し、累積加算とデータ読み出しを並
列実行する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プロセッサ、コン
パイラ、積和演算方法及び記録媒体に関し、特に積和演
算を行うプロセッサ、積和演算のコードを含む高級言語
プログラムを機械命令プログラムに翻訳するコンパイ
ラ、記憶領域に予め格納された値に対して積和演算を行
うための積和演算方法、及び該高級言語プログラム又は
該機械命令プログラムを記録した記録媒体に関する。

【０００２】

【従来の技術】近年の電子技術の発展により、高性能な
プロセッサが普及し、あらゆる分野で用いられている。
特にマルチメディアといった応用分野においては、画像
処理や音声処理の技術がキーとなり、それらの処理には
積和演算が必須である。この画像処理や音声処理は、リ
アルタイムに処理することが要求されるため、積和演算
はできるだけ高速に処理しなければならない。積和演算
とは、２つのデータの並びからデータを１つずつ取り出
して乗算を行い、積を累積加算する演算をいう。

【０００３】また、画像処理や音声処理を実現するため
のプログラムは、処理の高度化に伴って大規模化の一途
であり、プログラム開発の生産性向上などの観点から、
高級言語で記述される。そこで、積和演算の処理をする
プログラムを実行するためには、プロセッサ及びコンパ
イラに関する技術が必要とされる。ここで、コンパイラ
とは、高級言語で記述されたプログラムを、プロセッサ
で実行可能な機械命令プログラムに翻訳するものであ
る。

【０００４】（第１の従来技術）積和演算の処理を行う
第１の従来技術は、汎用プロセッサ単独で積和演算を行
う技術である。ここで、汎用プロセッサは、積和演算に
対する特別な回路を有していないプロセッサをいう。図
４は、積和演算の処理をするＣ言語のプログラムを示し
た図である。

【０００５】図１３は、Ｃ言語プログラムを機械命令プ
ログラムに翻訳した結果のプログラムリストである。以
下、図４、図１３を用いて第１の従来技術を説明する。
汎用プロセッサで積和演算を行うために、コンパイラ
は、図４に示すＣ言語プログラムの断片を、図１３に示
す機械命令プログラムに変換する。図４において、for
文はループを表し、配列変数x[i]と配列変数y[i]の積を
配列番号iについて累積加算して変数sumを求める。図１
３は、積と和の１回の処理（図４のfor文によるループ
に相当)には、６命令が必要であることを示している。
命令１と命令２はそれぞれ２つの配列変数に対応する記
憶領域からデータを読出す命令、命令３は乗算命令（積
は上位と下位に分けて得られる）、命令４は積の下位を
累積する加算命令、命令５は積の上位を転送する命令、
命令６は積の上位を命令４で得られる桁上げとともに累
積する加算命令である。この図１３に示す機械命令プロ
グラムを汎用プロセッサにおいて繰り返し実行すること
により積和演算が実現される。

【０００６】（第２の従来技術）また、積和演算の処理
を行う第２の従来技術は、汎用プロセッサに、専用の積
和演算回路を付加して、積和演算を行う技術である。図
１４は、上記の専用の積和演算回路の構成を示すブロッ
ク図である。以下、図１４を用いて第２の従来技術を説
明する。専用の積和演算回路は、２つのデータを同時に
記憶領域Ａ、Ｂ（１２０３、１２０７）から読出して乗
算器１２０９に供給するために、記憶領域をアクセスす
るアドレスを求めるアドレス算出部Ａ、Ｂ（１２０１、
１２０５）、記憶領域をアクセスする記憶領域アクセス
部Ａ、Ｂ（１２０２、１２０６）、得られたデータを転
送するデータ転送部Ａ、Ｂ（１２０４、１２０８）を２
系統備える。さらに、専用の積和演算回路は、２つのデ
ータの積を求める乗算器１２０９と、積を累積する加算
器１２１０と、累積された結果を記憶する累積結果レジ
スタ１２１１を備える。

【０００７】従って、第２の従来技術では、汎用プロセ
ッサに付加した専用の積和演算回路が、積和演算の処理
を高速に行う機能をもつ。この技術によると、積和演算
１回の処理は、１命令かつ１サイクルで実現される。

【０００８】

【発明が解決しようとする課題】しかしながら、上記の
第１の従来技術では、汎用プロセッサが図１３の命令１
から命令６のすべての命令を１サイクルで実行できたと
しても積和１回の処理に６サイクルもかかり、必要な処
理性能が得られないという問題点を有している。まし
て、乗算器を備えない多くの汎用プロセッサでは加算器
による加算を繰り返すことによって積を求めるため、さ
らに多くのサイクル数を必要とすることになる。

【０００９】また、第２の従来技術では、専用の積和演
算回路において、記憶領域をアクセスするアドレスを求
める手段、記憶領域をアクセスする手段、得られたデー
タを転送する手段をいずれも２系統必要とする点で、ハ
ードウェアのコストが増大するという問題点を有してい
る。そこで、本発明はかかる点に鑑み、ハードウェアの
コストを低く押さえ、かつ、高速に積和演算の処理を行
うプロセッサを提供することを目的とする。

【００１０】

【課題を解決するための手段】上記課題を解決するため
に本発明に係るプロセッサは、記憶領域に置かれた第１
の配列データの配列要素と第２の配列データの配列要素
との積を各配列要素毎に求めて累積加算するプロセッサ
であって、プログラムメモリから命令を読み出す命令読
出し手段と、前記命令読出し手段によって読み出された
所定の第１の拡張命令と第２の拡張命令とを解読する命
令解読手段と、第１〜第４のレジスタと、前記第１及び
第２の配列データの配列要素をそれぞれ前記第１及び第
２のレジスタにロードするデータロード手段と、前記第
１及び第２のレジスタの内容の積を求めて前記第３のレ
ジスタに格納する乗算手段と、前記第３のレジスタの内
容と前記第４のレジスタの内容との和を求め再び前記第
４のレジスタに格納する加算手段と、前記命令解読手段
により前記第１の拡張命令が解読された場合に前記乗算
手段を実行させると並行して前記データロード手段に新
たに前記第１の配列データの配列要素をロードさせる第
１の実行制御手段と、前記命令解読手段により前記第２
の拡張命令が解読された場合に前記データロード手段に
前記第２の配列データの配列要素をロードさせると並行
して前記加算手段を実行させる第２の実行制御手段とか
らなる命令実行手段とを備えることを特徴とする。

【００１１】これによって、本発明に係るプロセッサ
は、前記第１のレジスタにデータをロードする前記デー
タロード手段の実行と、前記第２のレジスタにデータを
ロードする前記データロード手段の実行とは、それぞれ
前記第１の実行制御手段と前記第２の実行制御手段によ
って別個に制御され、第１及び第２のレジスタへのデー
タのロードが同時に行われるのではないので、前記デー
タロード手段は、記憶領域をアクセスするアドレスを求
める手段と記憶領域をアクセスする手段とが１系統あれ
ば足りるため、第２の従来技術に示した専用の積和演算
回路を用いた場合と比較してハードウェアコストを低く
押さえることができる。

【００１２】また、本発明に係るプロセッサは、前記第
１の実行制御手段が前記データロード手段と前記乗算手
段とを並行させるとともに、前記第２の実行制御手段が
前記データロード手段と前記加算手段とを並行させるの
で、第１の従来技術に示した汎用プロセッサによる場合
と比較して高速に積和演算の処理を行うことができる。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて詳細に説明する。 （コンパイラ）図１は、コンパイラの構成を示すブロッ
ク図である。コンパイラ１０２は、ユーザが記述したＣ
言語プログラム１０１を翻訳し、機械命令プログラム１
１０を出力する。

【００１４】コンパイラ１０２は、Ｃ言語プログラム１
０１を読込用バッファ１０４に読み込むファイル読込部
１０３と、読込用バッファ１０４に読み込まれたＣ言語
プログラムの構文や意味を解析して中間コードを生成し
中間コード用バッファ１０６に書き込む構文解析部１０
５と、中間コード用バッファ１０６に格納された中間コ
ードを入力して機械命令プログラムを生成し出力用バッ
ファ１０８に書き込む機械命令生成部１０７と、出力用
バッファ１０８に格納された機械命令プログラムをファ
イルに出力するファイル出力部１０９とから構成され
る。

【００１５】図２は、構文解析部１０５の処理フローを
示したフローチャートである。図３は、機械命令生成部
１０７の処理フローを示したフローチャートである。図
４は、Ｃ言語プログラムの一部分を示すプログラムリス
トである。図４において、for文はループを表し、配列
変数x[i]と配列変数y[i]の積を配列番号iについて累積
加算して変数sumを求めることを意図して記述されたも
のである。

【００１６】図５は、図４に示すＣ言語プログラムを入
力として与えた場合に、コンパイラにより生成された機
械命令プログラムを示したリストである。なお、機械命
令プログラムは本来０と１のビット列であるが、意味を
表すために図５ではニモニック表記してある。以下に、
図４のプログラムリストを入力とした場合における上記
構成をもつコンパイラの動作について図１、図２、図
３、図４、図５を用いて説明する。

【００１７】ファイル読込部１０３は、ユーザが記述し
たＣ言語プログラムを読み込み、読込用バッファ１０４
に格納する。構文解析部１０５は、読込用バッファ１０
４に格納されたＣ言語プログラムを取り出し解析を行う
（ステップ２０２）。図４に示すプログラムの「sum=su
m+x[i]*y[i];」については、「第１の配列変数と第２の
配列変数との積を各配列要素毎に求めて累積加算する」
旨のコードであると検出するため（ステップ２０３）、
積和演算である旨の中間コードを中間コード用バッファ
１０６に出力する（ステップ２０４）。

【００１８】機械命令生成部１０７は、中間コード用バ
ッファ１０６に格納された中間コードを取り出し（ステ
ップ３０２）、積和演算である旨の中間コードであると
判断し（ステップ３０３）、積和演算処理用の機械命令
群（MOV、MULA、MOV、ADDAの繰り返し）を出力用バッフ
ァ１０８に出力する（ステップ３０４）。ファイル出力
部１０９は、出力用バッファ１０８に格納された機械命
令を、ファイルに出力する。

【００１９】このファイルに出力された機械命令プログ
ラムは、図５のリストに示すようになる。以下、図５に
示す命令１から１４の意味を説明する。なお、命令１４
以降も４つの命令を単位として繰り返されるが、ここで
は記載を省略している。 命令１ ： MOV @(A0), D0 アドレスレジスタA0の値が示す番地にある１６ビットデ
ータをデータレジスタD0にロードする。

【００２０】命令２ ： MOV @(A1), D1 アドレスレジスタA1の値が示す番地にある１６ビットデ
ータをデータレジスタD1にロードする。 命令３ ： MOV @(2,A0), D0 アドレスレジスタA0の値に２バイトの偏位を加えた番地
にある１６ビットデータをデータレジスタD0にロードす
る。

【００２１】命令４ ： MULA D0, D1 データレジスタD0の値とデータレジスタD1の値とを乗じ
た３２ビットの積を求める。積はプログラムからは見え
ない所定のレジスタに格納される。 命令５ ： MOV @(2,A1), D1 アドレスレジスタA1の値に２バイトの偏位を加えた番地
にある１６ビットデータをデータレジスタD1にロードす
る。

【００２２】命令６ ： ADDA 積和下位桁レジスタACCLと積和上位桁レジスタACCHとを
連結した３２ビット長のレジスタの値と、直近のMULA命
令で生成した３２ビットの積とを加算し、和を再び積和
下位桁レジスタACCLと積和上位桁レジスタACCHとに格納
する。加算の際に桁上げが生じた場合は、積和桁上げ蓄
積レジスタACCCの内容を１だけ増分する。

【００２３】命令７ ： MOV @(4,A0), D0 アドレスレジスタA0の値に４バイトの偏位を加えた番地
にある１６ビットデータをデータレジスタD0にロードす
る。 命令８ ： MULA D0, D1 （命令４と同じ。） 命令９ ： MOV @(4,A1), D1 アドレスレジスタA1の値に４バイトの偏位を加えた番地
にある１６ビットデータをデータレジスタD1にロードす
る。

【００２４】命令１０： ADDA （命令６と同じ。） 命令１１： MOV @(6,A0), D0 アドレスレジスタA0の値に６バイトの偏位を加えた番地
にある１６ビットデータをデータレジスタD0にロードす
る。

【００２５】命令１２： MULA D0, D1 （命令４と同じ。） 命令１３： MOV @(6,A1), D1 アドレスレジスタA1の値に６バイトの偏位を加えた番地
にある１６ビットデータをデータレジスタD1にロードす
る。

【００２６】命令１４： ADDA （命令６と同じ。） 但し、命令１、２、３、５、７、９、１１、１３の各ロ
ード命令は、いわゆる遅延ロード方式を採っており、直
後の命令でロード結果を使用することはできない。

【００２７】上記の動作により、コンパイラ１０２は、
ユーザが記述したＣ言語プログラム１０１中の積和演算
を、ロード命令（MOV）と乗算命令（MULA）とロード命
令（MOV）と累積加算命令（ADDA）とからなる上記順序
の命令列を繰り返してなる機械命令の並びに翻訳し、本
発明に係るプロセッサの積和演算処理速度を最大限に高
めるための機械命令プログラム１１０を生成する。 （プロセッサ）図６は、プロセッサの概略構成図であ
る。

【００２８】プロセッサ６０１は、機械命令（以下、命
令と略す）をプログラムメモリ６０７から読出すための
命令読出し回路６０２と、読出した命令を解読して命令
実行回路６０４を制御する命令解読回路６０３と、必要
に応じてデータメモリ６０８をアクセスして命令を実行
する命令実行回路６０４とから構成される。プログラム
メモリ６０７は、機械命令プログラムを格納するプログ
ラムメモリ、データメモリ６０８は主にオペランドのデ
ータを格納するデータメモリである。また、プログラム
メモリ６０７に格納されているプログラムの１命令のサ
イズは１６ビットである。

【００２９】命令バス６０５は、プログラムメモリ６０
７からプロセッサ６０１へ命令を供給する命令バス、デ
ータバス６０６は、データメモリ６０８とプロセッサ６
０１との間でのデータの転送を行うデータバスである。
また、命令バス６０５のバス幅は３２ビットである。命
令読出し回路６０２と命令解読回路６０３と命令実行回
路６０４とは、パイプライン処理を行う。

【００３０】命令読出し回路６０２は、４命令分のサイ
ズ（１６ビット）の命令バッファを有する。命令読出し
回路６０２は、プログラムメモリ６０７から、命令バス
６０５を介して、同時に連続した２つの命令を読み出
し、命令バッファに格納する。ただし、２命令分の命令
バッファの空きがない場合は、命令解読回路６０３が命
令を解読し、空きができるのを待つ。

【００３１】命令解読回路６０３は、命令読出し回路６
０２で読み出された２命令が、MOVとMULAであれば、命
令バッファから２つの命令を取り出し、MOVとMULAを同
時に実行するように命令実行回路６０４に指示を与え
る。また、命令解読回路６０３は、命令読出し回路６０
２で読み出された２命令が、MOVとADDAであれば、命令
バッファから２つの命令を取り出し、MOVとADDAを同時
に実行するように命令実行回路６０４に指示を与える。

【００３２】しかし、命令解読回路６０３は、命令読出
し回路６０２で読み出された２命令が、「MOVとMULA」
または「MOVとADDA」以外であれば、命令バッファから
１つの命令を取り出して、当該命令を実行するように命
令実行回路６０４に指示を与える。命令実行回路６０４
は、演算器と乗算器と加算器とを備え、命令に対応した
演算を実行する回路である。命令実行回路６０４の詳細
な構成は後述する。

【００３３】図７は、命令読出し回路６０２、命令解読
回路６０３、及び命令実行回路６０４の処理タイミング
を示した処理タイミング図である。なお、図７中の命令
の番号は、前述した図５のプログラムリストに対応して
いる。以下に、図６、図７を用いてプロセッサの動作概
要を説明する。まず、プログラムメモリ６０７から命令
読出し回路６０２が命令１、命令２を読み出す（サイク
ル１）。命令解読回路６０３は命令１、命令２を解読し
（サイクル２）、命令１だけを命令実行回路６０４に実
行させる（サイクル３）。

【００３４】まだ２命令分の空きがあるので、命令読出
し回路６０２は、次の命令３、命令４を読み出す（サイ
クル２）。命令解読回路６０３は命令２、命令３を解読
し（サイクル３）、命令２だけを命令実行回路６０４に
実行させる（サイクル４）。空きが１命令分しかないの
で、命令読出し回路６０２は、命令の読み出しを行わな
い（サイクル３）。命令解読回路６０３は命令３、命令
４を解読し（サイクル４）、命令３及び命令４を命令実
行回路６０４に並列実行させる（サイクル５）。

【００３５】２命令分の空きができたので命令読出し回
路６０２は、命令５、命令６を読み出す（サイクル
４）。命令解読回路６０３は命令５、命令６を解読し
（サイクル５）、命令５及び命令６を命令実行回路６０
４に並列実行させる（サイクル６）。命令読出し回路６
０２は、命令７、命令８を読み出す（サイクル５）。命
令解読回路６０３は命令７、命令８を解読し（サイクル
６）、命令７及び命令８を命令実行回路６０４に並列実
行させる（サイクル７）。

【００３６】命令読出し回路６０２は、命令９、命令１
０を読み出す（サイクル６）。命令解読回路６０３は命
令９、命令１０を解読し（サイクル７）、命令９及び命
令１０を命令実行回路６０４に並列実行させる（サイク
ル８）。命令読出し回路６０２は、命令１１、命令１２
を読み出す（サイクル７）。命令解読回路６０３は命令
１１、命令１２を解読し（サイクル８）、命令１１及び
命令１２を命令実行回路６０４に並列実行させる（サイ
クル９）。

【００３７】命令読出し回路６０２は、命令１３、命令
１４を読み出す（サイクル８）。命令解読回路６０３は
命令１３、命令１４を解読し（サイクル９）、命令１３
及び命令１４を命令実行回路６０４に並列実行させる
（サイクル１０）。上記のように、MOVとMULAの組と,MO
VとADDAの組は、交互に実行される。このMOVとMULAの組
とMOVとADDAの組とは、それぞれ１つのマシンサイクル
で実行されるのであるが、これについては以下に詳しく
述べる。

【００３８】図８は、命令実行回路６０４の詳細な構成
を示すブロック図である。命令実行回路６０４は、Aバ
ス(ABUS)１４とB1バス(B1BUS)１５とB2バス(B2BUS)１
６、アドレスレジスタファイル(ARF)１７、データレジ
スタファイル(DRF)１８、セレクタ(SAR)１９、セレクタ
(SDR)２０、AとBとの２つのデータ入力に対して算術論
理演算を行う演算器(ALU)２１、演算器２１のA入力を選
択するセレクタ(SAA)２２、演算器２１のB入力を選択す
るセレクタ(SAB)２３、演算器２１の出力を保持する演
算器出力バッファ(ALOB)２４、オペランドアドレスバッ
ファ(OAB)２５、ストアバッファ(STB)２６、ロードバッ
ファ(LDB)２７、AとBとの２つのデータ入力に対して乗
算を行い、入力データ幅の２倍のデータ幅の積の下位部
分のL出力と積の上位に対しては和出力Sと桁上げ出力C
とを出力する乗算器(MPY)２８、乗算器２８の和出力Sと
桁上げ出力CとをそれぞれA入力及びB入力として桁上げ
伝搬加算する加算器(CPA)２９、加算器２９のA入力を選
択するセレクタ(SMA)３０、加算器２９のB入力を選択す
るセレクタ(SMB)３１、乗算器２８のL出力を保持するラ
ッチ(PRL)３２、積の上位部分となる加算器２９の出力
を保持するラッチ(PRH1)３３、ラッチ３３の内容を再び
加算器２９に供給するためにタイミングを調整するラッ
チ(PRH2)３４、演算器出力バッファ２４の内容を選択的
に保持し累積加算された積の下位部分を格納する積和下
位桁レジスタ(ACCL)３５、ラッチ３３の内容を選択的に
保持し累積加算された積の上位部分を格納する積和上位
桁レジスタ(ACCH)３６、演算器出力バッファ２４の内容
を選択的に保持し積を累積加算する際の桁上げを蓄る積
和桁上げ蓄積レジスタ(ACCC)３７で構成される。

【００３９】Aバス(ABUS)１４とB1バス(B1BUS)１５とB2
バス(B2BUS)１６は、演算すべきデータ及び演算結果の
データを転送するためのバスである。アドレスレジスタ
ファイル(ARF)１７は、A0からA3の４つのアドレスレジ
スタから構成され、データレジスタファイル(DRF)１８
は、D0からD3の４つのデータレジスタから構成される。

【００４０】セレクタ(SAR)１９は、アドレスレジスタ
ファイル１７の入力を選択するセレクタであり、セレク
タ(SDR)２０は、データレジスタファイル１８の入力を
選択するセレクタである。乗算器２８は、部分積を加算
するためにツリー状に結合された複数の桁上げ保存加算
器からなり、ツリーの最終段からは個々のビットの桁上
げ保存加算器の和出力と桁上げ出力とがそのまま出力さ
れている。

【００４１】また、演算器２１の加算時の桁上げ入力は
加算器２９の桁上げ出力が、加算器２９の桁上げ入力は
演算器２１の桁上げ出力が接続され、演算器２１及び加
算器２９が連結して動作する。なお、アドレスレジスタ
ファイル１７から積和桁上げ蓄積レジスタ３７までのす
べてが１６ビット幅である。

【００４２】また、図８中に付されたT1、T2及びTAの記
号は、レジスタ又はラッチの書込みを行うクロックタイ
ミングを示す。図９は、図５の機械命令プログラムでア
クセスするデータを格納したデータメモリ６０８の内容
説明図である。x'1000番地にデータx'1111が、x'1002番
地にデータx'2222が、x'1004番地にデータx'3333が、x'
2000番地にデータx'4444が、x'2002番地にデータx'5555
が、x'2004番地にデータx'6666が格納されている。ここ
で、番地はバイト（８ビット）毎に付与され、データは
最下位バイトのアドレスでアクセスされるものとする。
x'は１６進数を表す。

【００４３】図１０から図１２は、プロセッサ６０１に
おける命令実行回路６０４の動作タイミング図を示すも
のである。図１０から図１２は、クロックT2、クロック
T1、クロックTA、アドレスレジスタファイルARF１７に
おけるアドレスレジスタA0及びアドレスレジスタA1、デ
ータレジスタファイルDRF１８におけるデータレジスタD
0及びデータレジスタD1、積和下位桁レジスタACCL３
５、積和上位桁レジスタACCH３６、積和桁上げ蓄積レジ
スタACCC３７、AバスABUS１４、B1バスB1BUS１５、B2バ
スB2BUS１６、演算器ALU２１の出力、乗算器MPY２８の
出力、加算器CPA２９の出力、オペランドアドレスバッ
ファOAB２５、ロードバッファLDB２７の値をマシンサイ
クルと呼ばれるタイミング毎に示すものである。

【００４４】なお、サイクルt1からサイクルt4までを図
１０に、サイクルt5からサイクルt8までを図１１に、サ
イクルt9とサイクルt10とを図１２に、それぞれクロッ
クT2がＨになる前半期間を(2)、クロックT1がＨになる
後半期間を(1)を付して示す。ここで、MOV命令について
はオペランドアドレスバッファOAB２５がデータバス６
０６に出力されるサイクル、MULA命令については乗算器
MPY２８が動作するサイクル、ADDA命令については演算
器ALU２１と加算器CPA２９が動作するサイクルをそれぞ
れ命令実行サイクルと見ると、図１０のサイクルt2が図
７のマシンサイクル３に、図１０のサイクルt3が図７の
マシンサイクル４（以下同様）に対応する。

【００４５】また、アドレスレジスタA0には初期値x'10
00が、アドレスレジスタA1には初期値x'2000が、積和下
位桁レジスタ３５、積和上位桁レジスタ３６、積和桁上
げ蓄積レジスタ３７には初期値x'0000が格納されている
ものとする。以下に、図５に示す機械命令プログラムを
実行する場合の命令実行回路６０４の動作を、図８、図
９、図１０、図１１、図１２を用いて説明する。 （命令１）命令１は、サイクルt1(1)からサイクルt3(2)
にかけて命令実行回路６０４で実行される。

【００４６】サイクルt1(1)において、アドレスレジス
タA0の値x'1000と偏位が０であることによる値x'0000と
をそれぞれB1バス１５及びB2バス１６とセレクタ２３及
びセレクタ２２とを経由して演算器２１で加算する。サ
イクルt2(2)で加算の結果の値x'1000を演算器出力バッ
ファ２４を経てオペランドアドレスレジスタ２５に格納
するとともにデータバス６０６にアドレスとして出力
し、データメモリ６０８のx'1000番地からデータを読出
す。

【００４７】読出された値x'1111はサイクルt2(1)でロ
ードバッファ２７に保持され、サイクルt3(2)でセレク
タ２０を経てデータレジスタD0に格納される。 （命令２）命令２は、サイクルt2(1)からサイクルt4(2)
にかけて命令実行回路６０４で実行される。

【００４８】サイクルt2(1)において、アドレスレジス
タA1の値x'2000と偏位が０であることによる値x'0000と
をそれぞれB1バス１５及びB2バス１６とセレクタ２３及
びセレクタ２２とを経由して演算器２１で加算する。サ
イクルt3(2)で加算の結果の値x'2000を演算器出力バッ
ファ２４を経てオペランドアドレスレジスタ２５に格納
するとともにデータバス６０６にアドレスとして出力
し、データメモリ６０８のx'2000番地からデータを読出
す。

【００４９】読出された値x'4444はサイクルt3(1)でロ
ードバッファ２７に保持され、サイクルt4(2)でセレク
タ２０を経てデータレジスタD1に格納される。 （命令３）命令３は、サイクルt3(1)からサイクルt5(2)
にかけて命令実行回路６０４で実行される。

【００５０】サイクルt3(1)において、アドレスレジス
タA0の値x'1000と偏位の値x'0002とをそれぞれB1バス１
５及びB2バス１６とセレクタ２３及びセレクタ２２とを
経由して演算器２１で加算する。サイクルt4(2)で加算
の結果の値x'1002を演算器出力バッファ２４を経てオペ
ランドアドレスレジスタ２５に格納するとともにデータ
バス６０６にアドレスとして出力し、データメモリ６０
８のx'1002番地からデータを読出す。

【００５１】読出された値x'2222はサイクルt4(1)でロ
ードバッファ２７に保持され、サイクルt5(2)でセレク
タ２０を経てデータレジスタD0に格納される。 （命令４）命令４は、命令３と同時に命令解読回路６０
３で解読され、並列に命令実行回路６０４で実行され
る。厳密には、命令４は、サイクルt4(2)からサイクルt
4(1)にかけて命令実行回路６０４で実行される。

【００５２】サイクルt4(2)において、データレジスタD
0の値x'1111とデータレジスタD1の値x'4444とをそれぞ
れAバス１４とB2バス１６とを経由して乗算器２８で乗
算する。積の下位１６ビットである値x'0c84はサイクル
t4(1)でラッチ３２に格納される。積の上位１６ビット
の和出力と桁上げ出力とはそれぞれセレクタ３０とセレ
クタ３１とを経由して加算器２９で加算され、加算結果
の値x'048dはサイクルt4(1)でラッチ３３に格納され
る。 （命令５）命令５は、サイクルt4(1)からサイクルt6(2)
にかけて命令実行回路６０４で実行される。

【００５３】サイクルt4(1)において、アドレスレジス
タA1の値x'2000と偏位の値x'0002とをそれぞれB1バス１
５及びB2バス１６とセレクタ２３及びセレクタ２２とを
経由して演算器２１で加算する。サイクルt5(2)で加算
の結果の値x'2002を演算器出力バッファ２４を経てオペ
ランドアドレスレジスタ２５に格納するとともにデータ
バス６０６にアドレスとして出力し、データメモリ６０
８のx'2002番地からデータを読出す。

【００５４】読出された値x'5555はサイクルt5(1)でロ
ードバッファ２７に保持され、サイクルt6(2)でセレク
タ２０を経てデータレジスタD1に格納される。 （命令６）命令６は、命令５と同時に命令解読回路６０
３で解読され、並列に命令実行回路６０４で実行され
る。厳密には、命令６は、サイクルt5(2)からサイクルt
6(1)にかけて命令実行回路６０４で実行される。

【００５５】サイクルt5(2)において、積和下位桁レジ
スタ３５の値x'0000とラッチ３２の値x'0c84とをそれぞ
れAバス１４及びB2バス１６とセレクタ２２及びセレク
タ２３とを経由して加算器２１で加算する。サイクルt5
(1)で、加算結果の値x'0c84を演算器出力バッファ２４
を経て再び積和下位桁レジスタ３５に格納するととも
に、ラッチ３３の値x'048dをラッチ３４に転送する。さ
らにサイクルt5(1)において、ラッチ３４に保持された
値x'048dと積和上位桁レジスタ３６の値x'0000とをそれ
ぞれセレクタ３１及びセレクタ３０を経由して加算器２
９で加算する。このとき演算器２１の最上位ビットから
の桁上げ出力を加算器２９の最下位ビットへの桁上げ入
力として加算が行われるが、その桁上げ入力の値は０で
ある。

【００５６】サイクルt6(2)で、加算結果の値x'048dを
ラッチ３３を経て再び積和上位桁レジスタ３６に格納す
る。次にサイクルt6(2)において、セレクタ２３によっ
て選択された積和桁上げ蓄積レジスタ３７の値x'0000と
セレクタ２２が何も選択せずに出力する値x'0000とを、
加算器２９の最上位ビットからの桁上げ出力を最下位ビ
ットへの桁上げ入力として演算器２１において加算す
る。その桁上げ入力の値は０であり、加算結果の値x'00
00は演算器出力バッファ２４を経てサイクルt6(1)で再
び積和桁上げ蓄積レジスタ３７に格納される。

【００５７】以上のように３回の加算操作により積が累
積加算され、１回目までの積和処理が完了する。 （命令７）命令７は、サイクルt5(1)からサイクルt7(2)
にかけて命令実行回路６０４で実行される。

【００５８】サイクルt5(1)において、アドレスレジス
タA0の値x'1000と偏位の値x'0004とをそれぞれB1バス１
５及びB2バス１６とセレクタ２３及びセレクタ２２とを
経由して演算器２１で加算する。サイクルt6(2)で加算
の結果の値x'1004を演算器出力バッファ２４を経てオペ
ランドアドレスレジスタ２５に格納するとともにデータ
バス６０６にアドレスとして出力し、データメモリ６０
８のx'1004番地からデータを読出す。

【００５９】読出された値x'3333はサイクルt6(1)でロ
ードバッファ２７に保持され、サイクルt7(2)でセレク
タ２０を経てデータレジスタD0に格納される。 （命令８）命令８は、命令７と同時に命令解読回路６０
３で解読され、並列に命令実行回路６０４で実行され
る。厳密には、命令８は、サイクルt6(2)からサイクルt
6(1)にかけて命令実行回路６０４で実行される。

【００６０】サイクルt6(2)において、データレジスタD
0の値x'2222とデータレジスタD1の値x'5555とをそれぞ
れAバス１４とB2バス１６とを経由して乗算器２８で乗
算する。積の下位１６ビットである値x'9f4aはサイクル
t6(1)でラッチ３２に格納される。積の上位１６ビット
の和出力と桁上げ出力とはそれぞれセレクタ３０とセレ
クタ３１とを経由して加算器２９で加算され、加算結果
の値x'0b60はサイクルt6(1)でラッチ３３に格納され
る。 （命令９）命令９は、サイクルt6(1)からサイクルt8(2)
にかけて命令実行回路６０４で実行される。

【００６１】サイクルt6(1)において、アドレスレジス
タA1の値x'2000と偏位の値x'0004とをそれぞれB1バス１
５及びB2バス１６とセレクタ２３及びセレクタ２２とを
経由して演算器２１で加算する。サイクルt7(2)で加算
の結果の値x'2004を演算器出力バッファ２４を経てオペ
ランドアドレスレジスタ２５に格納するとともにデータ
バス６０６にアドレスとして出力し、データメモリ６０
８のx'2004番地からデータを読出す。

【００６２】読出された値x'6666はサイクルt7(1)でロ
ードバッファ２７に保持され、サイクルt8(2)でセレク
タ２０を経てデータレジスタD1に格納される。 （命令１０）命令１０は、命令９と同時に命令解読回路
６０３で解読され、並列に命令実行回路６０４で実行さ
れる。厳密には、命令１０は、サイクルt7(2)からサイ
クルt8(1)にかけて命令実行回路６０４で実行される。

【００６３】サイクルt7(2)において、積和下位桁レジ
スタ３５の値x'0c84とラッチ３２の値x'9f4aとをそれぞ
れAバス１４及びB2バス１６とセレクタ２２及びセレク
タ２３とを経由して加算器２１で加算する。サイクルt7
(1)で、加算結果の値x'abceを演算器出力バッファ２４
を経て再び積和下位桁レジスタ３５に格納するととも
に、ラッチ３３の値x'0b60をラッチ３４に転送する。さ
らにサイクルt7(1)において、ラッチ３４に保持された
値x'0b60と積和上位桁レジスタ３６の値x'048dとをそれ
ぞれセレクタ３１及びセレクタ３０を経由して加算器２
９で加算する。このとき演算器２１の最上位ビットから
の桁上げ出力を加算器２９の最下位ビットへの桁上げ入
力として加算が行われるが、その桁上げ入力の値は０で
ある。

【００６４】サイクルt8(2)で、加算結果の値x'0fedを
ラッチ３３を経て再び積和上位桁レジスタ３６に格納す
る。次にサイクルt8(2)において、セレクタ２３によっ
て選択された積和桁上げ蓄積レジスタ３７の値x'0000と
セレクタ２２が何も選択せずに出力する値x'0000とを、
加算器２９の最上位ビットからの桁上げ出力を最下位ビ
ットへの桁上げ入力として演算器２１において加算す
る。その桁上げ入力の値は０であり、加算結果の値x'00
00は演算器出力バッファ２４を経てサイクルt8(1)で再
び積和桁上げ蓄積レジスタ３７に格納される。

【００６５】以上のように３回の加算操作により積が累
積加算され、２回目までの積和処理が完了する。 （命令１１）（説明を省略する。動作は図１１の破線部
分に示される。） （命令１２）命令１２は、命令１０と同時に命令解読回
路６０３で解読され、並列に命令実行回路６０４で実行
される。厳密には、命令１２は、サイクルt8(2)からサ
イクルt8(1)にかけて命令実行回路６０４で実行され
る。

【００６６】サイクルt8(2)において、データレジスタD
0の値x'3333とデータレジスタD1の値x'6666とをそれぞ
れAバス１４とB2バス１６とを経由して乗算器２８で乗
算する。積の下位１６ビットである値x'b852はサイクル
t8(1)でラッチ３２に格納される。積の上位１６ビット
の和出力と桁上げ出力とはそれぞれセレクタ３０とセレ
クタ３１とを経由して加算器２９で加算され、加算結果
の値x'147aはサイクルt8(1)でラッチ３３に格納され
る。 （命令１３）（説明を省略する。動作は図１１の破線部
分に示される。） （命令１４）命令１４は、命令１３と同時に命令解読回
路６０３で解読され、並列に命令実行回路６０４で実行
される。厳密には、命令１４は、サイクルt9(2)からサ
イクルt10(1)にかけて命令実行回路６０４で実行され
る。

【００６７】サイクルt9(2)において、積和下位桁レジ
スタ３５の値x'abceとラッチ３２の値x'b852とをそれぞ
れAバス１４及びB2バス１６とセレクタ２２及びセレク
タ２３とを経由して加算器２１で加算する。サイクルt9
(1)で、加算結果の値x'6420を演算器出力バッファ２４
を経て再び積和下位桁レジスタ３５に格納するととも
に、ラッチ３３の値x'147aをラッチ３４に転送する。さ
らにサイクルt9(1)において、ラッチ３４に保持された
値x'147aと積和上位桁レジスタ３６の値x'0fedとをそれ
ぞれセレクタ３１及びセレクタ３０を経由して加算器２
９で加算する。このとき演算器２１の最上位ビットから
の桁上げ出力を加算器２９の最下位ビットへの桁上げ入
力として加算が行われるが、その桁上げ入力の値は１で
ある。

【００６８】サイクルt10(2)で、加算結果の値x'2468を
ラッチ３３を経て再び積和上位桁レジスタ３６に格納す
る。次にサイクルt10(2)において、セレクタ２３によっ
て選択された積和桁上げ蓄積レジスタ３７の値x'0000と
セレクタ２２が何も選択せずに出力する値x'0000とを、
加算器２９の最上位ビットからの桁上げ出力を最下位ビ
ットへの桁上げ入力として演算器２１において加算す
る。その桁上げ入力の値は０であり、加算結果の値x'00
00は演算器出力バッファ２４を経てサイクルt10(1)で再
び積和桁上げ蓄積レジスタ３７に格納される。

【００６９】以上のように３回の加算操作により積が累
積加算され、３回目までの積和処理が完了する。なお、
図１１、図１２の破線部分は、命令１１、命令１３及び
命令１４に後続する命令の動作を表す。また、上述の３
回目までの積和処理では、積和上位桁レジスタ３６の加
算時に最上位ビットから桁上げが出ることがなかった
が、積算の回数が増えて桁上げが発生するとこれが積和
桁上げ蓄積レジスタ３７に蓄積される。

【００７０】以上のように、命令実行回路６０４は、ロ
ード命令（MOV）と乗算命令（MULA）を、演算器２１と
乗算器２８の並列動作により同時に実行し、ロード命令
（MOV）と累積加算命令（ADDA）を、演算器２１と乗算
器２８と加算器２９の並列動作により同時に実行する。
これにより、２命令を同時に読み込める命令読出し回
路６０２と、並列に実行すべき命令を検出し命令実行回
路６０４を制御する命令解読回路６０３と、命令実行回
路６０４を備えたプロセッサ６０１は、積和演算１回分
の処理を２サイクルで行うことができる。

【００７１】以上、本発明に係るプロセッサ及びコンパ
イラについて、実施形態に基づいて説明したが、本発明
はこれら実施形態に限られないことは勿論である。即
ち、 （１）実施形態では、Ｃ言語プログラムにおける積和１
回の処理を、コンパイラ１０２がロード命令と乗算命令
とロード命令と累積加算命令とからなる命令列に翻訳
し、プロセッサ６０１がこの命令列を受け、前のロード
命令と乗算命令とを並列に、後のロード命令と累積加算
命令とを並列にそれぞれ解読実行しているが、ロードと
乗算とを並列に実行する命令とロードと累積加算とを並
列に実行する命令とを定義し、コンパイラ１０２がＣ言
語の同じ処理をこれら２つの命令からなる命令列に翻訳
し、プロセッサ６０１がこの命令列を受け、それぞれを
単独に解読実行するようにしてもよい。 （２）実施形態では、アドレスレジスタファイル１７か
ら積和桁上げ蓄積レジスタ３７までのすべてを１６ビッ
ト幅としたが、すべてが８ビット幅でもよく、すべてが
３２ビット幅でもよい。 （３）実施形態では、積和桁上げ蓄積レジスタ３７を設
けて積の累積加算時の桁上げを蓄積し、３２ビットの積
に対して４８ビットの和を保つようにしているが、これ
を削除して和も３２ビットのみ保つようにしてもよい。
こうすれば２回の加算操作により１回分の累積加算が達
成される。従って、演算器２１と加算器２９と再び演算
器２１とを動作させている本実施の形態を、演算器２１
と加算器２９とをそれぞれ１回ずつ動作させるかあるい
は演算器２１を２回動作させるように変形できる。特に
後者のようにすると、加算器２９の動作が乗算時のみに
限定されるため、セレクタ３０とセレクタ３１とが不要
になる。 （４）実施形態では、プロセッサ６０１の命令実行回路
６０４の内部に乗算器２８や加算器２９などを備えてい
るが、命令実行回路６０４は図８の破線で囲んだ部分を
削除し、同部分を拡張演算装置として必要時にだけ命令
実行回路６０４を拡張する形で設けてもよい。これによ
り、積和演算の不要な応用には拡張演算装置のないハー
ドウェアコストの小さい汎用プロセッサを提供でき、積
和演算の必要な応用には拡張演算装置を付加した形態の
プロセッサを提供できる。なお、積和演算の必要な応用
においても、積和演算に用いるデータへのアクセスは、
演算器２１、データバス６０６、アドレスレジスタファ
イル１７の１系統のアクセス手段で実現し、また、拡張
演算装置と命令実行回路６０４とが並列に動作するた
め、ハードウェアの利用効率が向上し、拡張演算装置の
付加に要するハードウェアコストを最小限に抑えられ
る。

【００７２】

【発明の効果】以上の説明から明らかなように、本発明
に係るプロセッサは、記憶領域に置かれた第１の配列デ
ータの配列要素と第２の配列データの配列要素との積を
各配列要素毎に求めて累積加算するプロセッサであっ
て、プログラムメモリから命令を読み出す命令読出し手
段と、前記命令読出し手段によって読み出された所定の
第１の拡張命令と第２の拡張命令とを解読する命令解読
手段と、第１〜第４のレジスタと、前記第１及び第２の
配列データの配列要素をそれぞれ前記第１及び第２のレ
ジスタにロードするデータロード手段と、前記第１及び
第２のレジスタの内容の積を求めて前記第３のレジスタ
に格納する乗算手段と、前記第３のレジスタの内容と前
記第４のレジスタの内容との和を求め再び前記第４のレ
ジスタに格納する加算手段と、前記命令解読手段により
前記第１の拡張命令が解読された場合に前記乗算手段を
実行させると並行して前記データロード手段に新たに前
記第１の配列データの配列要素をロードさせる第１の実
行制御手段と、前記命令解読手段により前記第２の拡張
命令が解読された場合に前記データロード手段に前記第
２の配列データの配列要素をロードさせると並行して前
記加算手段を実行させる第２の実行制御手段とからなる
命令実行手段とを備えることを特徴とする。

【００７３】これによって、本発明に係るプロセッサ
は、前記第１のレジスタにデータをロードする前記デー
タロード手段の実行と、前記第２のレジスタにデータを
ロードする前記データロード手段の実行とは、それぞれ
前記第１の実行制御手段と前記第２の実行制御手段によ
って別個に制御され、第１及び第２のレジスタへのデー
タのロードが同時に行われるのではないので、前記デー
タロード手段は、記憶領域をアクセスするアドレスを求
める手段と記憶領域をアクセスする手段とが１系統あれ
ば足りるため、第２の従来技術に示した専用の積和演算
回路を用いた場合と比較してハードウェアコストを低く
押さえることができる。

【００７４】また、本発明に係るプロセッサは、前記第
１の実行制御手段が前記データロード手段と前記乗算手
段とを並行させるとともに、前記第２の実行制御手段が
前記データロード手段と前記加算手段とを並行させるの
で、第１の従来技術に示した汎用プロセッサによる場合
と比較して高速に積和演算の処理を行うことができる。

【００７５】また、本発明に係るプロセッサにおける前
記命令解読手段は、前記記憶領域から第１の配列データ
の配列要素を前記第１のレジスタにロードする第１のロ
ード命令と、当該第１のロード命令の結果が格納される
前の前記第１のレジスタの内容と前記第２のレジスタの
内容との積を求めて前記第３のレジスタに格納する乗算
命令とが連続して配置された命令を並列して解読し、前
記記憶領域から第２の配列データの配列要素を前記第２
のレジスタにロードする第２のロード命令と、前記第３
のレジスタの内容と前記第４のレジスタの内容との和を
求め再び前記第４のレジスタに格納する累積加算命令と
が連続して配置された命令を並列して解読する並列解読
手段を備えることもできる。

【００７６】ここで、前記第１の拡張命令は、前記記憶
領域から第１の配列データの配列要素を前記第１のレジ
スタにロードする第１のロード命令と、当該第１のロー
ド命令の結果が格納される前の前記第１のレジスタの内
容と前記第２のレジスタの内容との積を求めて前記第３
のレジスタに格納する乗算命令とが連続して配置された
命令であり、前記第２の拡張命令は、前記記憶領域から
第２の配列データの配列要素を前記第２のレジスタにロ
ードする第２のロード命令と、前記第３のレジスタの内
容と前記第４のレジスタの内容との和を求め再び前記第
４のレジスタに格納する累積加算命令とが連続して配置
された命令である。

【００７７】これによって、積和演算処理のためだけに
前記第１及び第２の拡張命令を別個の命令として定義す
る必要がなく、一般的な命令だけを読み込み解読するこ
とによってプロセッサは高速に積和演算を実行すること
ができる。また、前記乗算命令には前記第３のレジスタ
を指定する情報が暗示的に含まれ、前記累積加算命令に
は前記第３のレジスタ及び第４のレジスタを指定する情
報が暗示的に含まれ、本発明に係るプロセッサの前記第
３のレジスタ及び前記第４のレジスタは、専用のレジス
タとすることもできる。

【００７８】これによって、前記乗算手段と前記加算手
段とは専用のレジスタとデータをやりとりするので回路
構成を簡単なものとすることができ、ハードウェアコス
トを低く押さえることができる。また、本発明に係るプ
ロセッサの前記乗算手段は、ツリー接続された複数の桁
上げ保存加算器と、前記ツリーの最終段の和出力と桁上
げ出力とを加算する桁上げ伝搬加算器とからなり、前記
加算手段は、前記和を求めるために前記桁上げ伝搬加算
器を用いることにすることもできる。

【００７９】これによって、前記加算手段は、加算のた
めに用いる複数の加算器のうちの１つの代わりとして、
乗算手段を構成する桁上げ伝搬加算器を、乗算手段と共
用することができるので、ハードウェアコストを低く押
さえることができる。また、本発明に係るプロセッサ
は、記憶領域に置かれた第１の配列データの配列要素と
第２の配列データの配列要素との積を各配列要素毎に求
めて累積加算する積和演算を実行するプロセッサであっ
て、同一のクロックパルスを受けて動作しプログラムメ
モリ中の命令に従ってデータを処理する主たるプロセッ
サと従たる拡張演算装置とを備え、前記主たるプロセッ
サは、プログラムメモリから命令を読み出す命令読出し
手段と、前記命令読出し手段によって読み出された命令
の解読を行う命令解読手段と、前記命令解読手段の解読
結果に応じて命令の実行を行う命令実行手段とをからな
り、前記命令実行手段は、命令実行制御手段と加算器を
備え、前記従たる拡張演算装置は、乗算器を備え、前記
主たるプロセッサと前記従たる拡張演算装置とは、前記
命令実行手段からデータを前記乗算器に伝送する第１の
バス及び前記乗算器の乗算結果を前記命令実行手段に伝
送する第２のバスにより接続され、前記命令実行制御手
段は、前記命令解読手段により前記積和演算の命令が解
読された場合に、前記加算器を用いて前記第１の配列デ
ータの配列要素にアクセスするためのアドレス計算と前
記第２の配列データの配列要素にアクセスするためのア
ドレス計算と前記累積加算とを行い、これと並行して前
記従たる拡張演算装置に前記乗算器を用いて前記乗算を
行わせることを特徴とする。

【００８０】これによって、前記主たるプロセッサと前
記従たるプロセッサとは、互いに独立して並列処理を行
うことができるので、ハードウェアの利用効率が高ま
り、ハードウェアコストに対する処理能力を高めること
ができる。また、本発明に係るコンパイラは、高級言語
プログラムから第１〜第４のレジスタと乗算器と加算器
を備えるプロセッサを対象とする機械命令プログラムを
生成するコンパイラであって、前記高級言語プログラム
中に第１の配列データの配列要素と第２の配列データの
配列要素との積を各配列要素毎に求めて累積加算する旨
のコードを検出する検出手段と、前記コードが検出され
た場合に、前記第１のレジスタの内容と前記第２のレジ
スタの内容との積を求めて前記第３のレジスタに格納さ
せると並行して記憶領域から新たに前記第１の配列デー
タの配列要素を前記第１のレジスタにロードさせるため
の第１の拡張命令と、記憶領域から前記第２の配列デー
タの配列要素を前記第２のレジスタにロードさせると並
行して前記第３のレジスタの内容と前記第４のレジスタ
の内容との和を求め再び前記第４のレジスタに格納させ
るための第２の拡張命令と、が繰り返された機械命令プ
ログラムを生成する機械命令生成手段とを備えることを
特徴とする。

【００８１】また、前記第１の拡張命令は、前記記憶領
域から第１の配列データの配列要素を前記第１のレジス
タにロードする第１のロード命令と、当該第１のロード
命令の結果が格納される前の前記第１のレジスタの内容
と前記第２のレジスタの内容との積を求めて前記第３の
レジスタに格納する乗算命令とが連続して配置された命
令であり、前記第２の拡張命令は、前記記憶領域から第
２の配列データの配列要素を前記第２のレジスタにロー
ドする第２のロード命令と、前記第３のレジスタの内容
と前記第４のレジスタの内容との和を求め再び前記第４
のレジスタに格納する累積加算命令とが連続して配置さ
れた命令であるとすることもできる。

【００８２】これによって、前記の第１〜第４のレジス
タと乗算器と加算器を備え、データロードと乗算とを並
行して実行し、データロードと累積加算とを並行して実
行する機能を有するプロセッサに好適な機械命令プログ
ラムが生成される。従って、前記プロセッサが、前記コ
ンパイラによって生成された機械命令プログラムを読み
込み解読し実行することにより、高速な積和演算の処理
が実現される。

【００８３】また、前記機械命令生成手段は、前記第１
の拡張命令と前記第２の拡張命令との繰返しの前に、前
記第１の配列データの第１番目の配列要素に対応する記
憶領域から第１の配列要素を前記第１のレジスタにロー
ドする第１の前置ロード命令と、前記第２の配列データ
の第１番目の配列要素に対応する記憶領域から配列要素
を前記第２のレジスタにロードする第２の前置ロード命
令とを、追加して生成することもできる。

【００８４】これによって、前記高級言語プログラム中
に第１の配列データの配列要素と第２の配列データの配
列要素との積を各配列要素毎に求めて累積加算する旨の
コードが記述されていた場合に、プロセッサに前記第１
の配列データ及び前記第２の配列データの第１番目の配
列要素についての積和演算処理を実行させるための機械
命令プログラムを生成することができる。

【００８５】また、本発明に係るコンパイラが生成する
前記乗算命令には前記第３のレジスタを指定する情報が
暗示的に含まれることにすることもできる。これによっ
て、前記乗算命令の命令コードのサイズを小さいものと
することができる。また、本発明に係るコンパイラが生
成する前記累積加算命令には前記第３のレジスタ及び第
４のレジスタを指定する情報が暗示的に含まれることに
することもできる。

【００８６】これによって、前記累積加算命令の命令コ
ードのサイズを小さいものとすることができる。また、
本発明に係る積和演算方法は、第１〜第４のレジスタと
乗算器と加算器を備えるプロセッサを用いて、記憶領域
に置かれた第１の配列データの配列要素と第２の配列デ
ータの配列要素との積を各配列要素毎に求めて累積加算
する積和演算方法であって、前記第１の配列データの配
列要素を前記第１のレジスタにロードする第１のデータ
ロードステップと、当該第１のデータロードステップに
よって前記第１の配列データの配列要素が前記第１のレ
ジスタにロードされる前の前記第１のレジスタの内容と
第２のレジスタの内容との積を求めて前記第３のレジス
タに格納する乗算ステップとを並行し、前記第２の配列
データの配列要素を前記第２のレジスタにロードする第
２のデータロードステップと、前記第３のレジスタの内
容と前記第４のレジスタの内容との和を求め再び前記第
４のレジスタに格納する加算ステップとを並行すること
を繰り返すことを特徴とする。

【００８７】これによって、前記プロセッサは、前記デ
ータロードステップ及び前記乗算ステップの並列実行
と、前記データロードステップ及び前記加算ステップの
並列実行ができるので、低コストでかつ高速に積和演算
を実行することができる。また、本発明に係る記録媒体
は、第１〜第４のレジスタと乗算器と加算器とを備える
プロセッサを用いて記憶領域に置かれた第１の配列デー
タの配列要素と第２の配列データの配列要素との積を各
配列要素毎に求めて累積加算する積和演算プログラムを
記載した記録媒体であって、前記積和演算プログラム
は、前記第１の配列データの配列要素を前記第１のレジ
スタにロードする第１のデータロードステップと、当該
第１のデータロードステップによって前記第１の配列デ
ータの配列要素が前記第１のレジスタにロードされる前
の前記第１のレジスタの内容と第２のレジスタの内容と
の積を求めて前記第３のレジスタに格納する乗算ステッ
プとを並行する第１の拡張命令と、前記第２の配列デー
タの配列要素を前記第２のレジスタにロードする第２の
データロードステップと、前記第３のレジスタの内容と
前記第４のレジスタの内容との和を求め再び前記第４の
レジスタの格納する加算ステップとを並行する第２の拡
張命令とが繰り返されていることを特徴とする積和演算
プログラムを記録している。

【００８８】これによって、前記プロセッサは、前記デ
ータロードステップ及び前記乗算ステップの並列実行
と、前記データロードステップ及び前記加算ステップの
並列実行ができるので、低コストでかつ高速に積和演算
を実行することができる。上述したように、本発明に係
るプロセッサ、コンパイラ、積和演算方法、及び記録媒
体は、ハードウェアコストを低く押さえ、かつ、高速に
積和演算を処理する技術であるので、積和演算を多用す
るマルチメディア関連の製品開発において非常に有用で
あり、マルチメディア関連産業の進歩発展に多大な貢献
をするものである。

【図面の簡単な説明】

【図１】実施形態に係るコンパイラの構成を示すブロッ
ク図である。

【図２】同実施形態に係る構文解析部の処理フローを示
したフローチャートである。

【図３】同実施形態に係る機械命令生成部の処理フロー
を示したフローチャートである。

【図４】積和演算の処理をするＣ言語のプログラムを示
した図である。

【図５】図４に示すＣ言語プログラムを入力として与え
た場合に、同実施形態に係るコンパイラにより生成され
た機械命令プログラムを示したリストである。

【図６】同実施形態に係るプロセッサの概略構成図であ
る。

【図７】同実施形態に係る命令読出し回路、命令解読回
路、及び命令実行回路の処理タイミングを示した処理タ
イミング図である。

【図８】同実施形態に係る命令実行回路の構成を示すブ
ロック図である。

【図９】図５の機械命令プログラムでアクセスするデー
タを格納したデータメモリの内容説明図である。

【図１０】図５の機械命令プログラムに対応した命令実
行回路のサイクルｔ１〜ｔ４における動作タイミング図
である。

【図１１】図５の機械命令プログラムに対応した命令実
行回路のサイクルｔ５〜ｔ８における動作タイミング図
である。

【図１２】図５の機械命令プログラムに対応した命令実
行回路のサイクルｔ９〜ｔ１０における動作タイミング
図である。

【図１３】従来のコンパイラによりＣ言語プログラムを
機械命令プログラムに翻訳した結果のプログラムリスト
である。

【図１４】汎用プロセッサに付加する従来の専用積和演
算回路の構成を示すブロック図である。

【符号の説明】

１４ Aバス（ABUS） １５ B1バス（B1BUS） １６ B2バス（B2BUS） １７ アドレスレジスタファイル（ARF） １８ データレジスタファイル（DRF） ２１ 演算器（ALU） ２４ 演算器出力バッファ（ALOB） ２５ オペランドアドレスバッファ（OAB） ２６ ストアバッファ（STB） ２７ ロードバッファ（LDB） ２８ 乗算器（MPY） ２９ 加算器（CPA） ３２ ラッチ（PRL） ３３ ラッチ（PRH1） ３４ ラッチ（PRH2） ３５ 積和下位桁レジスタ（ACCL） ３６ 積和上位桁レジスタ（ACCH） ３７ 積和桁上げ蓄積レジスタ（ACCC） １０１ Ｃ言語プログラム １０２ コンパイラ １０３ ファイル読込部 １０４ 読込用バッファ １０５ 構文解析部 １０６ 中間コード用バッファ １０７ 機械命令生成部 １０８ 出力用バッファ １０９ ファイル出力部 １１０ 機械命令プログラム ６０１ プロセッサ ６０２ 命令読出し回路 ６０３ 命令解読回路 ６０４ 命令実行回路 ６０５ 命令バス ６０６ データバス ６０７ プログラムメモリ ６０８ データメモリ

Claims (12)

【特許請求の範囲】
1. 【請求項１】 記憶領域に置かれた第１の配列データの
   配列要素と第２の配列データの配列要素との積を各配列
   要素毎に求めて累積加算するプロセッサであって、 プログラムメモリから命令を読み出す命令読出し手段
   と、 前記命令読出し手段によって読み出された所定の第１の
   拡張命令と第２の拡張命令とを解読する命令解読手段
   と、 第１〜第４のレジスタと、 前記第１及び第２の配列データの配列要素をそれぞれ前
   記第１及び第２のレジスタにロードするデータロード手
   段と、 前記第１及び第２のレジスタの内容の積を求めて前記第
   ３のレジスタに格納する乗算手段と、 前記第３のレジスタの内容と前記第４のレジスタの内容
   との和を求め再び前記第４のレジスタに格納する加算手
   段と、 前記命令解読手段により前記第１の拡張命令が解読され
   た場合に前記乗算手段を実行させると並行して前記デー
   タロード手段に新たに前記第１の配列データの配列要素
   をロードさせる第１の実行制御手段と、 前記命令解読手段により前記第２の拡張命令が解読され
   た場合に前記データロード手段に前記第２の配列データ
   の配列要素をロードさせると並行して前記加算手段を実
   行させる第２の実行制御手段とからなる命令実行手段と
   を備えることを特徴とするプロセッサ。
2. 【請求項２】 前記第１の拡張命令は、前記記憶領域か
   ら第１の配列データの配列要素を前記第１のレジスタに
   ロードする第１のロード命令と、当該第１のロード命令
   の結果が格納される前の前記第１のレジスタの内容と前
   記第２のレジスタの内容との積を求めて前記第３のレジ
   スタに格納する乗算命令とが連続して配置された命令で
   あり、 前記第２の拡張命令は、前記記憶領域から第２の配列デ
   ータの配列要素を前記第２のレジスタにロードする第２
   のロード命令と、前記第３のレジスタの内容と前記第４
   のレジスタの内容との和を求め再び前記第４のレジスタ
   に格納する累積加算命令とが連続して配置された命令で
   あり、 前記命令解読手段は、前記記憶領域から第１の配列デー
   タの配列要素を前記第１のレジスタにロードする第１の
   ロード命令と、当該第１のロード命令の結果が格納され
   る前の前記第１のレジスタの内容と前記第２のレジスタ
   の内容との積を求めて前記第３のレジスタに格納する乗
   算命令とが連続して配置された命令を並列して解読し、
   前記記憶領域から第２の配列データの配列要素を前記第
   ２のレジスタにロードする第２のロード命令と、前記第
   ３のレジスタの内容と前記第４のレジスタの内容との和
   を求め再び前記第４のレジスタに格納する累積加算命令
   とが連続して配置された命令を並列して解読する並列解
   読手段を備えることを特徴とする請求項１記載のプロセ
   ッサ。
3. 【請求項３】 前記乗算命令には前記第３のレジスタを
   指定する情報が暗示的に含まれ、 前記累積加算命令には前記第３のレジスタ及び第４のレ
   ジスタを指定する情報が暗示的に含まれ、 前記第３のレジスタ及び前記第４のレジスタは、専用の
   レジスタであることを特徴とする請求項２記載のプロセ
   ッサ。
4. 【請求項４】 前記乗算手段は、ツリー接続された複数
   の桁上げ保存加算器と、前記ツリーの最終段の和出力と
   桁上げ出力とを加算する桁上げ伝搬加算器とからなり、 前記加算手段は、前記和を求めるために前記桁上げ伝搬
   加算器を用いることを特徴とする請求項３記載のプロセ
   ッサ。
5. 【請求項５】 記憶領域に置かれた第１の配列データの
   配列要素と第２の配列データの配列要素との積を各配列
   要素毎に求めて累積加算する積和演算を実行するプロセ
   ッサであって、 同一のクロックパルスを受けて動作しプログラムメモリ
   中の命令に従ってデータを処理する主たるプロセッサと
   従たる拡張演算装置とを備え、 前記主たるプロセッサは、プログラムメモリから命令を
   読み出す命令読出し手段と、前記命令読出し手段によっ
   て読み出された命令の解読を行う命令解読手段と、前記
   命令解読手段の解読結果に応じて命令の実行を行う命令
   実行手段とをからなり、 前記命令実行手段は、命令実行制御手段と加算器を備
   え、 前記従たる拡張演算装置は、乗算器を備え、 前記主たるプロセッサと前記従たる拡張演算装置とは、
   前記命令実行手段からデータを前記乗算器に伝送する第
   １のバス及び前記乗算器の乗算結果を前記命令実行手段
   に伝送する第２のバスにより接続され、 前記命令実行制御手段は、前記命令解読手段により前記
   積和演算の命令が解読された場合に、前記加算器を用い
   て前記第１の配列データの配列要素にアクセスするため
   のアドレス計算と前記第２の配列データの配列要素にア
   クセスするためのアドレス計算と前記累積加算とを行
   い、これと並行して前記従たる拡張演算装置に前記乗算
   器を用いて前記乗算を行わせることを特徴とするプロセ
   ッサ。
6. 【請求項６】 高級言語プログラムから第１〜第４のレ
   ジスタと乗算器と加算器を備えるプロセッサを対象とす
   る機械命令プログラムを生成するコンパイラであって、 前記高級言語プログラム中に第１の配列データの配列要
   素と第２の配列データの配列要素との積を各配列要素毎
   に求めて累積加算する旨のコードを検出する検出手段
   と、 前記コードが検出された場合に、前記第１のレジスタの
   内容と前記第２のレジスタの内容との積を求めて前記第
   ３のレジスタに格納させると並行して記憶領域から新た
   に前記第１の配列データの配列要素を前記第１のレジス
   タにロードさせるための第１の拡張命令と、記憶領域か
   ら前記第２の配列データの配列要素を前記第２のレジス
   タにロードさせると並行して前記第３のレジスタの内容
   と前記第４のレジスタの内容との和を求め再び前記第４
   のレジスタに格納させるための第２の拡張命令と、が繰
   り返された機械命令プログラムを生成する機械命令生成
   手段とを備えることを特徴とするコンパイラ。
7. 【請求項７】 前記第１の拡張命令は、前記記憶領域か
   ら第１の配列データの配列要素を前記第１のレジスタに
   ロードする第１のロード命令と、当該第１のロード命令
   の結果が格納される前の前記第１のレジスタの内容と前
   記第２のレジスタの内容との積を求めて前記第３のレジ
   スタに格納する乗算命令とが連続して配置された命令で
   あり、 前記第２の拡張命令は、前記記憶領域から第２の配列デ
   ータの配列要素を前記第２のレジスタにロードする第２
   のロード命令と、前記第３のレジスタの内容と前記第４
   のレジスタの内容との和を求め再び前記第４のレジスタ
   に格納する累積加算命令とが連続して配置された命令で
   あることを特徴とする請求項６記載のコンパイラ。
8. 【請求項８】 前記機械命令生成手段は、 前記第１の拡張命令と前記第２の拡張命令との繰返しの
   前に、前記第１の配列データの第１番目の配列要素に対
   応する記憶領域から第１の配列要素を前記第１のレジス
   タにロードする第１の前置ロード命令と、前記第２の配
   列データの第１番目の配列要素に対応する記憶領域から
   配列要素を前記第２のレジスタにロードする第２の前置
   ロード命令とを、追加して生成することを特徴とする請
   求項７記載のコンパイラ。
9. 【請求項９】 前記乗算命令には前記第３のレジスタを
   指定する情報が暗示的に含まれることを特徴とする請求
   項８記載のコンパイラ。
10. 【請求項１０】 前記累積加算命令には前記第３のレジ
    スタ及び第４のレジスタを指定する情報が暗示的に含ま
    れることを特徴とする請求項９記載のコンパイラ。
11. 【請求項１１】 第１〜第４のレジスタと乗算器と加算
    器を備えるプロセッサを用いて、記憶領域に置かれた第
    １の配列データの配列要素と第２の配列データの配列要
    素との積を各配列要素毎に求めて累積加算する積和演算
    方法であって、 前記第１の配列データの配列要素を前記第１のレジスタ
    にロードする第１のデータロードステップと、 当該第１のデータロードステップによって前記第１の配
    列データの配列要素が前記第１のレジスタにロードされ
    る前の前記第１のレジスタの内容と第２のレジスタの内
    容との積を求めて前記第３のレジスタに格納する乗算ス
    テップとを並行し、 前記第２の配列データの配列要素を前記第２のレジスタ
    にロードする第２のデータロードステップと、 前記第３のレジスタの内容と前記第４のレジスタの内容
    との和を求め再び前記第４のレジスタに格納する加算ス
    テップとを並行することを繰り返すことを特徴とする積
    和演算方法。
12. 【請求項１２】 第１〜第４のレジスタと乗算器と加算
    器とを備えるプロセッサを用いて記憶領域に置かれた第
    １の配列データの配列要素と第２の配列データの配列要
    素との積を各配列要素毎に求めて累積加算する積和演算
    プログラムを記載した記録媒体であって、 前記積和演算プログラムは、 前記第１の配列データの配列要素を前記第１のレジスタ
    にロードする第１のデータロードステップと、 当該第１のデータロードステップによって前記第１の配
    列データの配列要素が前記第１のレジスタにロードされ
    る前の前記第１のレジスタの内容と第２のレジスタの内
    容との積を求めて前記第３のレジスタに格納する乗算ス
    テップとを並行する第１の拡張命令と、 前記第２の配列データの配列要素を前記第２のレジスタ
    にロードする第２のデータロードステップと、 前記第３のレジスタの内容と前記第４のレジスタの内容
    との和を求め再び前記第４のレジスタに格納する加算ス
    テップとを並行する第２の拡張命令とが繰り返されてい
    ることを特徴とする積和演算プログラムを記録した記録
    媒体。