JPH1174734A

JPH1174734A - 位相検出器

Info

Publication number: JPH1174734A
Application number: JP10200114A
Authority: JP
Inventors: Jeffery S Patterson; ジェフリー・エス・パターソン
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1997-07-21
Filing date: 1998-07-15
Publication date: 1999-03-16
Also published as: GB9815784D0; GB2330966A; GB2330966B; DE19818976C2; DE19818976A1; US5936430A

Abstract

(57)【要約】【課題】スプリアス信号レベルの低減された出力信号を
発生することのできる位相検出器を提供する。【解決手段】本発明の一実施例によれば、２つの印加入
力信号間の位相差に応答して位相差信号を生成する位相
検出装置が提供される。位相検出器は、入力信号を受信
する進み／遅れ指示器と、入力信号を受信する論理ブロ
ックとを有する。論理ブロックは、入力信号のそれぞれ
の立上り縁のような、対応する振幅遷移間の時間遅延に
応答して出力信号を発生する。進み／遅れ指示器は、２
つの入力信号のうちのどちらが位相が進んでいるかを記
録し、論理ブロックからの出力信号を位相検出器の２つ
の出力端子の一方または他方に導くイネーブル信号を発
生する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般に位相検出器に関す
る。

【０００２】

【従来の技術】位相検出器は、様々な通信システムに使
用される位相ロックループ（ＰＬＬ）の不可欠な構成要
素である。位相検出器の１つのタイプは、それぞれ入力
信号を受け取りそれぞれ出力信号を生成する一対のフリ
ップ・フロップを使用する。位相検出器は、２つの出力
信号から差動出力パルスを抽出するのにＰＬＬ内の回路
のコモン・モード除去性能に依存している。差動出力パ
ルスは、入力信号間の位相差を示す入力信号間の時間遅
延に等しいパルス幅を持つ。高性能の通信システムは、
広い信号帯域幅にわたって維持するのが困難なＰＬＬ内
の回路の高いコモン・モード除去性能に依存する。この
タイプの位相検出器は、また、フリップ・フロップの出
力において望ましくない差動モードのスプリアス信号を
生成する電源やその他の発生源からのスプリアス信号の
影響を受けやすい。フリップ・フロップに結合された回
路は、差動モード信号に応答して差動出力信号を出力す
るが、この回路は、望ましくない差動モードのスプリア
ス信号にも応答し、このタイプの位相検出器を使用する
通信システムの性能を低下させる。さらに、フリップ・
フロップによる伝播遅延における不整合により、差動モ
ードのスプリアス信号が生成され、さらにシステムの性
能が低下する。

【０００３】

【発明が解決しようとする課題】本発明は、スプリアス
信号レベルの低減された出力信号を発生することのでき
る位相検出器を提供することを目的とする。

【０００４】

【課題を解決するための手段】本発明の好ましい実施形
態によれば、位相検出器は、位相検出器の出力からスプ
リアス信号を分離する一対のフリップ・フロップと論理
ブロックを含む。フリップ・フロップはそれぞれ、位相
検出器に印加される入力信号の一方を受け取る。論理ブ
ロックは、両方の入力信号を受け取り、それぞれの入力
信号の立上り縁などの対応する振幅遷移間の遅延時間に
応じて出力信号を生成する。フリップ・フロップは、２
つの入力信号のどちらの位相が進んでいるかを記録し、
位相検出器の２つの出力端子のいずれかに出力信号を導
く。一方の出力端子に出力信号があるとき、他方の出力
端子には出力信号がない。その結果、位相検出器を使用
するシステムの性能は、位相検出器の出力端子に結合さ
れた回路のコモン・モード除去性能に依存しなくなる。

【０００５】出力端子の一方とフリップ・フロップの一
方にそれぞれ結合された一対のゲートが、出力信号を適
切な出力端子に導く。論理ブロックは、両方のゲートに
結合される。位相が進んだ入力信号を受け取ったフリッ
プ・フロップは、このフリップ・フロップが結合された
ゲートに印加されるイネーブル信号を生成し、論理ブロ
ックからの出力信号がこのゲートに結合された出力端子
に渡されるのを可能にする。論理ブロックは出力信号を
遅らせて、この出力信号がゲートに達する前に適切なゲ
ートがイネーブルされるようにする。イネーブルされた
ゲートは、後で到着する出力信号に応答してその出力状
態を変化させ、位相検出器の出力端子においてフリップ
・フロップからのスプリアス信号を抑制し、位相検出器
を使用するシステムの性能を改善する。

【０００６】

【実施例】図１は、一対のＤフリップ・フロップ１２
ａ、１２ｂと、フリップ・フロップをリセットするため
に使用されるＮＡＮＤゲート１４とを含む従来技術の位
相検出器１０を示す。各フリップ・フロップは、入力信
号１１ａ、１１ｂを受け取る。位相が進んだ入力信号の
立上り縁、たとえば入力信号１１ａが、対応するフリッ
プ・フロップ１２ａのＱ出力１３ａを”高”状態にセッ
トする。次に、位相が遅れた入力信号の立上り縁、たと
えば入力信号１１ｂが、第２のフリップ・フロップ１２
ｂのＱ出力１３ｂを”高”状態にセットする。第２のフ
リップ・フロップ１２ｂのＱ出力１３ｂは、”高”状態
に遷移し、ＮＡＮＤゲート１４の出力が、フリップ・フ
ロップ１２ａ、１２ｂを両方ともクリアし、それにより
両方のフリップ・フロップのＱ出力を”低”状態にす
る。

【０００７】図２は、位相検出器１０に印加された入力
信号１１ａ、１１ｂの波形と、結果得られるＱ出力１３
ａ、１３ｂの波形とを含むタイミング図を示す。進み入
力信号１１ａの立上り縁１５ａと、遅れ入力信号１１ｂ
の立上り縁１５ｂとの間の遅延時間Ｔは、入力信号間の
位相差によるものである。たとえば、フリップ・フロッ
プ１２ｂが、位相が遅れた入力信号１１ｂを受け取る
と、フリップ・フロップはリセット・パルス１７ｂをそ
のＱ出力１３ｂに発生し、一旦、フリップ・フロップ１
２ａ、１２ｂは、ＮＡＮＤゲート１４の出力によってク
リアされる。位相検出器１０からの差動出力信号１８
は、フリップ・フロップ１２ａのＱ出力１３ａとフリッ
プ・フロップ１２ｂのＱ出力１３ｂの差であり、これ
は、進み入力信号１１ａの立上り縁１５ａと遅れ入力信
号１１ｂの立上り縁１５ｂとの間の遅延時間Ｔと等しい
パルス幅Ｔを持つ出力パルス１７ａである。このパルス
幅Ｔは、進み入力信号１１ａと遅れ入力信号１１ｂとの
間の位相差に対応する。しかしながら、フリップ・フロ
ップ１２ａ、１２ｂのそれぞれにおける、クリア入力Ｃ
ＬＥＡＲとＱ出力１３ａ、１３ｂとの間の内部遅延の差
によって、Ｑ出力１３ａの立下り縁１９ａは、Ｑ出力１
３ｂの立下り縁１９ｂと同じ時間に発生するとは限らな
い。フリップ・フロップ１２ａ、１２ｂは両方とも、Ｎ
ＡＮＤゲート１４の出力によって同時にクリアされる
が、内部遅延の差と、電源＋Ｖ上のスプリアス信号に
よって引き起こされたスイッチングしきい値の変調によ
って、Ｑ出力１３ａ、１３ｂの立下り縁１９ａ、１９ｂ
が持続時間ΔＴだけ時間がずれる。一致しない立下り縁
１９ａ、１９ｂは、出力信号１８の出力パルス１７ａの
他、差動モードのグリッチ信号９を生成する。

【０００８】また、フリップ・フロップ１２ａ、１２ｂ
からのＱ出力１３ａ、１３ｂは、電源やその他の発生源
からの望ましくないスプリアス信号の影響を受けやす
い。たとえば、フリップ・フロップ１２ｂにあるスプリ
アス信号が、リセット・パルス１７ｂによってサンプリ
ングされ、他方のフリップ・フロップ１２ａに結合され
たスプリアス信号が、他方のＱ出力１３ａによってサン
プリングされ、その結果、フリップ・フロップ１２ａ、
１２ｂの出力の間に差動モードのスプリアス信号が生じ
る。ＰＬＬ内の位相検出器に結合された回路（図示せ
ず）または通信システムは、差動出力を受け取り、印加
された入力信号１１ａ、１１ｂの間の位相差を示す所望
の出力パルス１７ａに応答するだけでなく、差動モード
のスプリアス信号にも応答し、そのため、位相検出器１
０を使用するシステムの性能が低下する。また、グリッ
チ信号９は、位相検出器１０を使用する位相ロックルー
プやその他の通信システムの性能を低下させる。

【０００９】図３は、本発明の好ましい実施形態により
構成された位相検出器２０を示す。この位相検出器２０
は、２つの入力信号２１ａ、２１ｂのうちのどちらの入
力信号が、他方の入力信号に対して位相が進んでいるか
を記録するのに使用される一対フリップ・フロップ２２
ａ、２２ｂを含む進み／遅れ指示器２９を有する。論理
ブロック２６は、入力信号２１ａ、２１ｂのそれぞれの
立上り縁などの、対応する振幅遷移間の時間遅延τの継
続時間を示す信号３１を提供する。この遅延時間τは、
印加された入力信号２１ａ、２１ｂの間の位相差の大き
さに対応する。フリップ・フロップ２２ａ、２２ｂのそ
れぞれのＱ出力は、一対の出力ゲート２８ａ、２８ｂの
うちの対応するものに印加され、論理ブロック２６から
の信号３１は、出力ゲート２８ａ、２８ｂの両方に印加
される。Ｑ出力は、信号３１を出力ゲート２８ａ、２８
ｂのうちの対応する方に導き、これらの出力ゲートは、
信号３１を通過させて出力端子３６ａ、３６ｂの一方に
出力信号２５を形成する。

【００１０】位相検出器２０のフリップ・フロップ２２
ａ、２２ｂはそれぞれ、２つの入力信号２１ａ、２１ｂ
の一方を受け取る。論理ブロック２６は、入力信号２１
ａ、２１ｂを両方とも受け取る。入力信号２１ａが、入
力信号２１ｂに対して位相が進んでいるとき、入力信号
２１ａの立上り縁により、入力信号２１ａが印加される
フリップ・フロップ２２ａのＱ出力２３ａが、”高”状
態にセットされる。次に、このフリップ・フロップ２２
ａのＱ出力２３ａは、出力ゲート２８ａの第１の入力に
結合される。また、論理ブロック２６は、入力信号２１
ａの立上り縁に応答して、出力ゲート２８ａ、２８ｂの
それぞれの第２の入力に印加される信号３１を生成する
が、論理ブロック２６による伝播は、それぞれのフリッ
プ・フロップによる伝播よりも時間が長くかかる。論理
ブロック２６による伝播遅延が長いため、フリップ・フ
ロップ２２ａのＱ出力２３ａは、論理ブロック２６の信
号３１が変化する前に状態を変化させる。フリップ・フ
ロップ２２ａの出力２３ａが一旦”高”状態になると、
出力ゲート２８ａは、論理ブロック２６からの信号３１
が”高”状態に遷移するまで、”高”状態に遷移しな
い。したがって、入力信号２１ａの位相が進んでいると
き、出力ゲート２８ａは、フリップ・フロップ２２ａの
Ｑ出力２３ａによってイネーブルされるが、出力ゲート
２８ａの出力端子３６ａにおける出力信号２５の”低”
状態から”高”状態への遷移のタイミングは、論理ブロ
ック２６の信号３１によって決定される。同様に、入力
信号２１ｂの位相が進んでいるときは、出力ゲート２８
ｂは、フリップ・フロップ２２ｂのＱ出力２３ｂによっ
てイネーブルされるが、出力ゲート２８ｂの出力端子３
６ｂにおける出力信号の”低”状態から”高”状態への
遷移のタイミングは、論理ブロック２６の信号３１によ
って決定される。

【００１１】論理ブロック２６の信号３１は、入力信号
２１ｂの立上り縁が論理ブロック２６を介して伝播し、
論理ブロック２６の信号３１が”低”状態に駆動される
まで、”高”状態のままである。論理ブロック２６から
の信号３１が”低”状態になると、出力信号２５が”
低”状態に遷移する。入力信号２１ｂが、フリップ・フ
ロップ２２ｂのＱ出力２３ｂを”高”状態にセットする
と、リセット・ゲート２４は、２つのフリップ・フロッ
プ２２ａ、２２ｂをクリアし、フリップ・フロップのＱ
出力２３ａ、２３ｂを”低”状態に駆動する。

【００１２】この例において、論理ブロック２６は、排
他的ＯＲ（ＸＯＲ）ゲート３４に結合された一対のＯＲ
ゲート３２ａ、３２ｂを含む。フリップ・フロップ２２
ａのＱ出力２３ａは、論理ブロック２６内のＯＲゲート
３２ａに結合される。フリップ・フロップ２２ｂのＱ出
力２３ｂは、論理ブロック２６のＯＲゲート３２ｂに結
合される。フリップ・フロップ２２ａが位相の進んだ入
力信号（たとえば、入力信号２１ａ）を受け取ると、フ
リップ・フロップ２２ａのＱ出力２３ａは、ＸＯＲゲー
ト３４への一方の入力を”高”状態に維持する。したが
って、ＸＯＲゲート３４の出力における信号３１は、位
相の遅れた入力信号２１ｂの立上り縁が現れるまで”
高”状態にあり、これにより、出力端子３６ａの出力信
号２５に”高”状態が生成される。この立上り縁によ
り、フリップ・フロップ２２ｂのＱ出力２３ｂが”高”
状態にセットされ、エッジが論理ブロック２６のＯＲ−
ＸＯＲ経路を伝播するときに、ＸＯＲゲート３４の出力
の信号３１が”低”状態に駆動され、出力端子３６ａの
出力信号２５が”低”状態に駆動される。

【００１３】図４は、位相検出器２０のタイミング図を
示す。この例において、入力信号２１ａは、入力信号２
１ｂに対して位相が進み、位相検出器２０の出力端子３
６ａの出力信号２５は、入力信号２１ａの立上り縁２５
ａや入力信号２１ｂの立上り縁２５ｂなどの入力信号の
対応する振幅遷移間の遅延時間τの持続時間と等しいパ
ルス幅τを持つ。入力信号２１ａの位相が進んでいると
き、位相検出器２０の端子３６ｂの出力信号２７は、”
低”状態のままである。同様に、入力信号２１ｂの位相
が進んでいる（図示せず）とき、位相検出器２０の端子
３６ａの出力信号は”低”状態のままであり、端子３６
ｂの出力信号は、入力信号２１ａ、２１ｂの対応する振
幅遷移間の遅延時間τと等しいパルス幅を持つ。出力端
子３６ａ、３６ｂにおける出力信号の一方が”低”状態
のままで、他方が”高”状態であるため、出力端子３６
ａ、３６ｂ間のコモン・モード信号は、存在しない。コ
モン・モード信号がないため、位相検出器２０の出力端
子３６ａ、３６ｂに接続された回路（図示せず）のコモ
ン・モード除去性能に対するシステム性能の依存性が低
下する。通常、位相検出器２０に結合されたＰＬＬまた
は通信システム内の回路は、出力端子３６ａ、３６ｂ間
の差動モード信号に応答する。

【００１４】フリップ・フロップ２２ａ、２２ｂは、論
理ブロック２６からの信号３１が”低”状態と”高”状
態の間を遷移する前に信号３１を論理ブロック２６から
一対の出力ゲート２８ａ、２８ｂの一方に導くため、バ
ッファ間隔Δτは、フリップ・フロップ２２ａ、２２ｂ
のＱ出力２３ａ、２３ｂの状態遷移が起こる時間と、位
相検出器２０の出力端子３６ａ、３６ｂの一方に状態遷
移が起こる時間との間で形成される。このバッファ間隔
Δτは、出力端子３６ａと出力端子３６ｂの間の差動出
力を、フリップ・フロップ２２ａ、２２ｂのＱ出力２３
ａ、２３ｂから分離する。したがって、電源やその他の
発生源によりＱ出力２３ａ、２３ｂの振幅遷移のタイミ
ングで導入されるスプリアス信号とジッタは、位相検出
器２０の出力端子３６ａ、３６ｂの間の差動出力には存
在しない。この分離は、出力ゲート２８ａ、２８ｂの出
力３６ａ、３６ｂにおけるスプリアス信号に対する耐性
を高め、位相検出器が、本質的に雑音がありＰＬＬの電
源に高レベルのスプリアス信号を生成するフラクショナ
ルＮ型位相ロックループに使用されるとき、特に有益で
ある。バッファ間隔Δτは、フリップ・フロップ２２
ａ、２２ｂのＣＬＥＡＲ入力と、それと対応するＱ出力
２３ａ、２３ｂとの間の内部遅延の不整合の影響を少な
くし、それにより、位相検出器２０の出力端子３６ａ、
３６ｂにおけるスプリアス信号のレベルを低下させる。

【００１５】本発明の好ましい実施形態においては、Ｄ
フリップ・フロップが示されている。代替として、入力
信号を受け取りかつどちらの入力信号が他方の入力信号
に対して位相が進んでいるかまたは遅れているかを示す
ためのＤフリップ・フロップの代わりに、他のタイプの
ラッチを利用した進み／遅れ指示器２９が実施される。
進み／遅れ指示器２９は、本発明の好ましい実施形態に
示したように、入力信号２１ａ、２１ｂを受け取って一
対の出力信号を提供するか、あるいは進み／遅れ指示器
が、第１の入力信号２１ａの位相が第２の入力信号２１
ｂに対して進んでいるときに、”高”状態などの第１の
出力状態を持ち、第１の入力信号２１ａの位相が第２の
入力信号２１ｂに対して遅れているときに、”低”状態
などの第２の出力状態を持つ単一出力信号を提供する。
進み／遅れ指示器２９は、立上り縁、立下り縁、ゼロ交
差、またはその他の入力信号２１ａ、２１ｂの対応する
振幅遷移によってクロックされる。本発明の好ましい実
施形態において、出力ゲート２８ａ、２８ｂは、一対の
ＡＮＤ論理ゲートを利用して実施される。あるいは、２
つの入力信号２１ａ、２１ｂのどちらの位相が進んでい
るかを示す進み／遅れ指示器２９よって提供される出力
信号に従って、信号３１を論理ブロックから出力端子３
６ａ、３６ｂのどちらかに導く他のタイプの回路が使用
される。

【００１６】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。

【００１７】[実施態様１]第１の入力信号（２１ａ）と
第２の入力信号（２１ｂ）との間の位相差に応答して、
一対の出力端子（３６ａ、３６ｂ）の一方に位相差信号
を生成する位相検出器（２０）であって、前記第１の入
力信号（２１ａ）と前記第２の入力信号（２１ｂ）とを
受け取り、該２つの入力信号のうちのどちらの入力信号
が他方の入力信号に対して位相が進んでいかに従ってイ
ネーブル信号を発生する進み／遅れ指示器（２６）と、
前記第１の入力信号（２１ａ）と前記第２の入力信号
（２１ｂ）とを受け取り、前記第１の入力信号と前記第
２の入力信号との対応する振幅遷移間の遅延時間に従っ
て出力信号を発生する論理ブロックであって、前記イネ
ーブル信号に対して該出力信号を遅延させる論理ブロッ
ク（２６）と、前記出力端子（３６ａ、３６ｂ）と前記
論理ブロック（２６）と前記進み／遅れ指示器（２９）
とに結合され、前記イネーブル信号と前記出力信号とを
受け取り、前記イネーブル信号によって指定された前記
出力端子の一方に前記出力信号を導いて前記位相差信号
を提供するゲート（２８ａ、２８ｂ）と、を備えて成る
位相検出器（２０）。

【００１８】[実施態様２]前記出力信号（２５）が、前
記第１の入力信号（２１ａ）と前記第２の入力信号（２
１ｂ）との対応する振幅遷移間の遅延時間と等しいパル
ス幅（τ）を有するパルスであることを特徴とする実施
態様１に記載の位相検出器（２０）。

【００１９】[実施態様３]それぞれが２つの入力信号
（２１ａ、２１ｂ）のうちの異なる一方を受け取る一対
のフリップ・フロップ（２２ａ、２２ｂ）を前記進み／
遅れ指示器（２９）が有し、前記イネーブル信号が、前
記第１の入力信号が前記第２の入力信号に対して位相が
進んでいるときに第１の出力状態を有し、前記第１の入
力信号が前記第２の入力信号に対し位相が遅れていると
きに第２の出力状態を有する、第１のフリップ・フロッ
プ（２２ａ）によって提供される第１の信号（２３ａ）
と、前記第２の入力信号が前記第１の入力信号に対し位
相が進んでいるときに第１の出力状態を有し、前記第２
の入力信号が前記第１の入力信号に対し位相が遅れてい
るときに第２の出力状態を有する、第２のフリップ・フ
ロップ（２２ｂ）によって提供される第２の信号（２３
ｂ）と、を備えていることを特徴とする実施態様２に記
載の位相検出器（２０）。

【００２０】［実施態様４]前記対応する振幅遷移が、
前記第１の入力信号と前記第２の入力信号の立上り縁を
含み、前記第１のフリップ・フロップが、前記第１の入
力信号の立上り縁によってクロックされ、前記第２のフ
リップ・フロップが、前記第２の入力信号の立上り縁に
よってクロックされることを特徴とする実施態様３に記
載の位相検出器（２０）。

【００２１】[実施態様５]前記第１のフリップ・フロッ
プ（２２ａ）と前記第２のフリップ・フロップ（２２
ｂ）とに結合され、前記第１のフリップ・フロップ（２
２ａ）が前記第１の入力信号（２１ａ）の立上り縁によ
ってクロックされ前記第２のフリップ・フロップが前記
第２の入力信号（２１ｂ）の立上り縁によってクロック
されるとき、前記第１のフリップ・フロップ（２２ａ）
と前記第２のフリップ・フロップ（２２ｂ）をクリアす
るリセットゲート（２４）をさらに備えて成ることを特
徴とする実施態様４に記載の位相検出器（２０）。

【００２２】[実施態様６]前記ゲートが、第１の入力に
おいて前記第１の信号を受け取り、第２の入力において
出力信号（３１）を受け取る第１のフリップ・フロップ
（２２ａ）に結合され、かつ第１の出力端子（３６ａ）
に結合された第１の出力ゲート（２８ａ）と、第１の入
力において前記第２の信号を受け取り、第２の入力にお
いて出力信号（３１）を受け取る第２のフリップ・フロ
ップ（２２ｂ）に結合され、かつ第２の出力端子（３６
ｂ）に結合された第２の出力ゲート（２８ｂ）と、の一
対の出力ゲート（２８ａ、２８ｂ）を備えて成り、前記
第１の出力ゲート（２８ａ）は、前記第１の信号が前記
第１の出力状態を有するときイネーブルされ、前記第２
の出力ゲート（２８ｂ）は、前記第２の信号が前記第１
の出力状態を有するときイネーブルされることを特徴と
する実施態様４に記載の位相検出器（２０）。

【００２３】[実施態様７]前記第２の出力ゲート（２８
ｂ）がイネーブルされたとき前記第１の出力ゲート（２
８ａ）が”低”出力状態を提供し、前記第１の出力ゲー
ト（２８ａ）がイネーブルされたとき前記第２の出力ゲ
ート（２８ｂ）が”低”出力状態を提供することを特徴
とする実施態様６に記載の位相検出器（２６）。

【００２４】[実施態様８]前記論理ブロック（２６）
が、前記第１のフリップ・フロップに結合され、前記第
１の入力信号（２１ａ）と前記第１の信号とを受け取っ
て、前記第１の入力信号の立上り縁と前記第１の信号の
立上り縁との少なくとも一方に応答して”高”出力を生
成する第１の論理ゲート（３２ａ）と、前記第２のフリ
ップ・フロップ（２２ｂ）に結合され、前記第２の入力
信号と前記第２の信号とを受け取り、前記第２の入力信
号の立上り縁と前記第２の信号の立上り縁との少なくと
も一方に応答して”高”出力を生成する第２の論理ゲー
ト（３２ｂ）と、前記第１の論理ゲート（３２ａ）と前
記第２の論理ゲート（３２ｂ）とに結合され、前記第１
の論理ゲートと前記第２の論理ゲートのうちの一方が”
高”出力を生成するとき”高”出力を有する出力信号を
発生する第３の論理ゲート（３４）と、を備えて成るこ
とを特徴とする実施態様７に記載の位相検出器（２
０）。

【００２５】[実施態様９]第１の入力信号（２１ａ）と
第２の入力信号（２１ｂ）との間の位相差に応答して、
一対の出力端子（３６ａ．３６ｂ）の一方に位相差信号
を生成する位相検出器（２０）であって、前記第１の入
力信号（２１ａ）を受け取り、該第１の入力信号の立上
り縁に応答して、”高”出力を有する第１の信号を発生
する第１のフリップ・フロップ（２２ａ）と、前記第２
の入力信号（２１ｂ）を受け取り、該第２の入力信号
（２１ｂ）の立上り縁に応答して”高”出力を有する第
２の信号を発生する第２のフリップ・フロップ（２２
ｂ）と、前記第１の入力信号（２１ａ）と前記第２の入
力信号（２１ｂ）とを受け取り、前記第１の入力信号の
立上り縁と前記第２の入力信号の立上り縁との間の時間
期間に等しいパルス幅を有する出力パルスを発生し、前
記第１の信号と前記第２の信号に対して該出力パルスを
遅延させる論理ブロック（２６）と、前記第１の出力端
子（３６ａ）と前記第１のフリップ・フロップ（２２
ａ）と前記論理ブロック（２６）とに結合され、前記第
１の信号と前記出力パルスとを受け取り、前記第１の信
号が”高”出力を有するとき前記第１の出力端子（３６
ａ）に前記出力パルスを提供する第１のゲート（２８
ａ）と、前記第２の出力端子と前記第２のフリップ・フ
ロップ（２２ｂ）と前記論理ブロック（２６）とに結合
され、前記第２の信号と前記出力パルスとを受け取り、
前記第２の信号が”高”出力を有するとき前記第２の出
力端子（３６ｂ）に前記出力パルスを提供する第２のゲ
ート（２８ｂ）と、を備えて成る位相検出器（２０）。

【００２６】[実施態様１０]前記第１のフリップ・フロ
ップ（２２ａ）と前記第２のフリップ・フロップ（２２
ｂ）とに結合され、前記第１の信号と前記第２の信号と
を受け取り、前記第１の信号と前記第２の信号とが”
高”出力を有するとき前記第１、第２のフリップ・フロ
ップをクリアするリセット・ゲートをさらに備えて成る
ことを特徴とする実施態様９に記載の位相検出器（２
０）。

【００２７】

【発明の効果】以上説明したように、本発明を用いるこ
とにより、スプリアス信号レベルの低減された出力信号
を発生することのできる位相検出器を提供することがで
きる。

【図面の簡単な説明】

【図１】従来技術の位相検出器を示す図である。

【図２】従来技術の位相検出器のタイミング図である。

【図３】本発明の好ましい実施形態により構成された位
相検出器の図である。

【図４】図３の位相検出器のタイミング図である。

【符号の説明】

１０：位相検出器１１ａ、１１ｂ：入力信号１２ａ、１２ｂ：フリップ・フロップ１３ａ、１３ｂ：出力１４：ゲート１５ａ、１５ｂ：立上り縁１７ａ：出力パルス１７ｂ：リセット・パルス１８：差動出力信号１９ａ、１９ｂ：立下り縁２０：位相検出器２１ａ、２１ｂ：入力信号２２ａ、２２ｂ：フリップ・フロップ２３ａ、２３ｂ：出力２４：リセット・ゲート２５：出力信号２５ａ、２５ｂ：立上り縁２６：論理ブロック２７：出力信号２８ａ、２８ｂ：出力ゲート２９：指示器３１：出力信号３２ａ、３２ｂ：ゲート３４：ゲート３６ａ、３６ｂ：出力端子

Claims

【特許請求の範囲】

【請求項１】第１の入力信号と第２の入力信号との間の
位相差に応答して、一対の出力端子の一方に位相差信号
を生成する位相検出器であって、前記第１の入力信号と前記第２の入力信号とを受け取
り、該２つの入力信号のうちのどちらの入力信号が他方
の入力信号に対して位相が進んでいるかに従ってイネー
ブル信号を発生する進み／遅れ指示器と、前記第１の入力信号と前記第２の入力信号とを受け取
り、前記第１の入力信号と前記第２の入力信号との対応
する振幅遷移間の遅延時間に従って出力信号を発生する
論理ブロックであって、前記イネーブル信号に対して該
出力信号を遅延させる論理ブロックと、前記出力端子と前記論理ブロックと前記進み／遅れ指示
器とに結合され、前記イネーブル信号と前記出力信号と
を受け取り、前記イネーブル信号によって指定された前
記出力端子の一方に前記出力信号を導いて前記位相差信
号を提供するゲートと、を備えて成る位相検出器。