JPH1174787A - フェーズロックループ回路 - Google Patents
フェーズロックループ回路Info
- Publication number
- JPH1174787A JPH1174787A JP9230956A JP23095697A JPH1174787A JP H1174787 A JPH1174787 A JP H1174787A JP 9230956 A JP9230956 A JP 9230956A JP 23095697 A JP23095697 A JP 23095697A JP H1174787 A JPH1174787 A JP H1174787A
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- Japan
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 特性を劣化させることなく、ＬＳＩ間の接続
線数を削減できる位相ロックループ回路を提供するこ
と。 【解決手段】 デジタル処理される位相誤差検出器２お
よびアナログ処理されるＶＣＯ６およびループフィルタ
５が別個のＬＳＩにて構成されている位相ロックループ
回路において、位相誤差検出器の出力情報を入力し、位
相誤差の大きな領域の情報を加工することによって情報
のビット幅を削減する圧縮手段３と、位相誤差情報の値
が大きな領域において、伸張した電圧を出力する非線形
Ｄ／Ａ変換手段４とを備える。本発明においては、圧縮
手段３によって位相誤差情報のビット幅を圧縮して出力
するので、ＬＳＩ間の接続線数が減少する。また、アナ
ログ処理部内のＤ／Ａ変換器４において誤差情報の値の
大きな領域を伸張して出力するので、ロックインに要す
る時間が減少する。
線数を削減できる位相ロックループ回路を提供するこ
と。 【解決手段】 デジタル処理される位相誤差検出器２お
よびアナログ処理されるＶＣＯ６およびループフィルタ
５が別個のＬＳＩにて構成されている位相ロックループ
回路において、位相誤差検出器の出力情報を入力し、位
相誤差の大きな領域の情報を加工することによって情報
のビット幅を削減する圧縮手段３と、位相誤差情報の値
が大きな領域において、伸張した電圧を出力する非線形
Ｄ／Ａ変換手段４とを備える。本発明においては、圧縮
手段３によって位相誤差情報のビット幅を圧縮して出力
するので、ＬＳＩ間の接続線数が減少する。また、アナ
ログ処理部内のＤ／Ａ変換器４において誤差情報の値の
大きな領域を伸張して出力するので、ロックインに要す
る時間が減少する。
Description
【０００１】
【発明の属する技術分野】本発明はフェーズロックルー
プ（位相ロックループ：以下、ＰＬＬと記す）回路に関
し、特に、特性を劣化させることなく、ＬＳＩ間の接続
線数を削減できるＰＬＬ回路に関するものである。
プ（位相ロックループ：以下、ＰＬＬと記す）回路に関
し、特に、特性を劣化させることなく、ＬＳＩ間の接続
線数を削減できるＰＬＬ回路に関するものである。
【０００２】
【従来の技術】従来、例えばハードディスク装置のヘッ
ドによって読み出された再生信号からクロック信号を生
成するためにＰＬＬ回路が使用されていた。図７は、従
来のＰＬＬ回路の構成例を示すブロック図である。再生
信号ＶinおよびＶＣＯ（ボルテージコントロールドオシ
レータ）１４の出力信号ＶoscはＡ／Ｄ変換器１０によ
ってそれぞれ例えば６ビットのデジタルデータに変換さ
れ、位相誤差検出器１１に入力される。
ドによって読み出された再生信号からクロック信号を生
成するためにＰＬＬ回路が使用されていた。図７は、従
来のＰＬＬ回路の構成例を示すブロック図である。再生
信号ＶinおよびＶＣＯ（ボルテージコントロールドオシ
レータ）１４の出力信号ＶoscはＡ／Ｄ変換器１０によ
ってそれぞれ例えば６ビットのデジタルデータに変換さ
れ、位相誤差検出器１１に入力される。
【０００３】図８は、従来の位相誤差検出器１１の出力
特性を示すグラフである。位相誤差検出器１１は、入力
された両信号の位相差に対応した位相誤差情報コードＰ
Ｅを出力する。位相誤差情報コードＰＥは例えば図８に
示すように±６３の範囲を取るデジタルデータであり、
符号ビットを含め７ビットコードで表される。線形Ｄ／
Ａ変換器１２は、線形のＤ／Ａ変換器であり、位相誤差
検出器１１の出力コードに対応して、例えば最大値「６
３」に対応して最大出力電圧（フルスケール）値（図８
においてはフルスケール値を1.0としてある。）を出力
する。線形Ｄ／Ａ変換器１２の出力信号はループフィル
タ１３を経てＶＣＯ１４に入力され、位相誤差に応じて
ＶＣＯ１４の発振周波数が制御される。そして、ＶＣＯ
１４から再生クロック信号Ｖoscが出力される。
特性を示すグラフである。位相誤差検出器１１は、入力
された両信号の位相差に対応した位相誤差情報コードＰ
Ｅを出力する。位相誤差情報コードＰＥは例えば図８に
示すように±６３の範囲を取るデジタルデータであり、
符号ビットを含め７ビットコードで表される。線形Ｄ／
Ａ変換器１２は、線形のＤ／Ａ変換器であり、位相誤差
検出器１１の出力コードに対応して、例えば最大値「６
３」に対応して最大出力電圧（フルスケール）値（図８
においてはフルスケール値を1.0としてある。）を出力
する。線形Ｄ／Ａ変換器１２の出力信号はループフィル
タ１３を経てＶＣＯ１４に入力され、位相誤差に応じて
ＶＣＯ１４の発振周波数が制御される。そして、ＶＣＯ
１４から再生クロック信号Ｖoscが出力される。
【０００４】
【発明が解決しようとする課題】前記した従来のＰＬＬ
回路においては、位相ロックしている状態においては、
位相誤差の絶対値は小さく、位相誤差情報の絶対値とし
ては５ビットあれば十分である。しかし、ロックが外れ
ている場合には、迅速にロックインするために、絶対値
としては６ビット以上が必要となる。
回路においては、位相ロックしている状態においては、
位相誤差の絶対値は小さく、位相誤差情報の絶対値とし
ては５ビットあれば十分である。しかし、ロックが外れ
ている場合には、迅速にロックインするために、絶対値
としては６ビット以上が必要となる。
【０００５】ここで、ＰＬＬ回路のデジタル処理部分と
アナログ処理部分とをそれぞれ別個のＬＳＩで構成した
場合には、両ＬＳＩ間において位相誤差情報をやり取り
する必要がある。ところが、従来のＰＬＬ回路において
は位相誤差情報として符号ビットを含め７ビットが必要
であるので、ＬＳＩのピン数をその分だけ確保する必要
がある。従って、小型化が困難となり、製造コストも増
大するという問題点があった。本発明の目的は、前記の
ような従来技術の問題点を解決し、特性を劣化させるこ
となく、ＬＳＩ間の接続線数を削減できるフェーズロッ
クループ回路を提供することにある。
アナログ処理部分とをそれぞれ別個のＬＳＩで構成した
場合には、両ＬＳＩ間において位相誤差情報をやり取り
する必要がある。ところが、従来のＰＬＬ回路において
は位相誤差情報として符号ビットを含め７ビットが必要
であるので、ＬＳＩのピン数をその分だけ確保する必要
がある。従って、小型化が困難となり、製造コストも増
大するという問題点があった。本発明の目的は、前記の
ような従来技術の問題点を解決し、特性を劣化させるこ
となく、ＬＳＩ間の接続線数を削減できるフェーズロッ
クループ回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明は、デジタル処理
される位相誤差検出器およびアナログ処理されるＶＣＯ
およびループフィルタを備えたフェーズロックループ回
路において、位相誤差検出器の出力情報を入力し、位相
誤差の大きな領域の情報を加工することによって情報の
ビット幅を削減する圧縮手段と、前記圧縮手段の出力情
報を入力し、位相誤差情報の値が大きな領域において、
伸張した電圧を出力する非線形Ｄ／Ａ変換手段とを備え
たことを特徴とする。
される位相誤差検出器およびアナログ処理されるＶＣＯ
およびループフィルタを備えたフェーズロックループ回
路において、位相誤差検出器の出力情報を入力し、位相
誤差の大きな領域の情報を加工することによって情報の
ビット幅を削減する圧縮手段と、前記圧縮手段の出力情
報を入力し、位相誤差情報の値が大きな領域において、
伸張した電圧を出力する非線形Ｄ／Ａ変換手段とを備え
たことを特徴とする。
【０００７】アナログ処理部とデジタル処理部とが別個
のＬＳＩにて構成されているＰＬＬ回路の場合には、位
相誤差情報をデジタル処理ＬＳＩからアナログ処理ＬＳ
Ｉに転送する必要があるが、本発明においては、圧縮手
段によって位相誤差情報のビット幅を圧縮して出力する
ので、ＬＳＩ間の接続線数が減少する。また、アナログ
処理部内のＤ／Ａ変換器において誤差情報の値の大きな
領域を伸張して出力するので、ロックインに要する時間
が減少する。
のＬＳＩにて構成されているＰＬＬ回路の場合には、位
相誤差情報をデジタル処理ＬＳＩからアナログ処理ＬＳ
Ｉに転送する必要があるが、本発明においては、圧縮手
段によって位相誤差情報のビット幅を圧縮して出力する
ので、ＬＳＩ間の接続線数が減少する。また、アナログ
処理部内のＤ／Ａ変換器において誤差情報の値の大きな
領域を伸張して出力するので、ロックインに要する時間
が減少する。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。図１は、本発明を適用した
ＰＬＬ回路の構成を示すブロック図である。例えばハー
ドディスク装置のヘッドによって読み出された再生信号
ＶinおよびＶＣＯ６の出力信号ＶoscはＡ／Ｄ変換器１
によってそれぞれ例えば６ビットのデジタルデータに変
換され、位相誤差検出器２に入力される。
を参照して詳細に説明する。図１は、本発明を適用した
ＰＬＬ回路の構成を示すブロック図である。例えばハー
ドディスク装置のヘッドによって読み出された再生信号
ＶinおよびＶＣＯ６の出力信号ＶoscはＡ／Ｄ変換器１
によってそれぞれ例えば６ビットのデジタルデータに変
換され、位相誤差検出器２に入力される。
【０００９】位相誤差検出器２は、入力された両信号の
位相差に対応した位相誤差情報コードＰＥを出力する。
位相誤差情報コードＰＥは例えば、±６３の範囲を取る
デジタルデータであり、符号ビットを含め７ビットコー
ドで表される。なお、位相誤差検出器の構成は各種提案
されており、任意の方式を採用可能である。クリップ回
路３は、位相誤差情報をクリップすることによってビッ
ト幅を圧縮する回路である。
位相差に対応した位相誤差情報コードＰＥを出力する。
位相誤差情報コードＰＥは例えば、±６３の範囲を取る
デジタルデータであり、符号ビットを含め７ビットコー
ドで表される。なお、位相誤差検出器の構成は各種提案
されており、任意の方式を採用可能である。クリップ回
路３は、位相誤差情報をクリップすることによってビッ
ト幅を圧縮する回路である。
【００１０】図２は、クリップ回路３の特性例を示すグ
ラフである。クリップ回路３は例えば図２に示すよう
に、入力位相誤差情報が±３１の範囲である場合には入
力値をそのまま出力し、±３２〜±６３の範囲であった
場合には±３１に変換（クリップ）して出力する。この
ような回路は論理ゲート回路によって容易に実現可能で
ある。クリップ回路３の出力データ値の取り得る範囲は
±３１となり、符号を含めて６ビットで表現可能とな
る。
ラフである。クリップ回路３は例えば図２に示すよう
に、入力位相誤差情報が±３１の範囲である場合には入
力値をそのまま出力し、±３２〜±６３の範囲であった
場合には±３１に変換（クリップ）して出力する。この
ような回路は論理ゲート回路によって容易に実現可能で
ある。クリップ回路３の出力データ値の取り得る範囲は
±３１となり、符号を含めて６ビットで表現可能とな
る。
【００１１】非線形Ｄ／Ａ変換器４は圧縮された位相誤
差情報をアナログ信号に変換する非線形のＤ／Ａ変換器
である。図３は、非線形Ｄ／Ａ変換器４の特性例を示す
グラフである。なお、図３の縦軸は、Ｄ／Ａ変換器の出
力電圧のフルスケールを１．０としたときの相対出力電
圧値を示している。
差情報をアナログ信号に変換する非線形のＤ／Ａ変換器
である。図３は、非線形Ｄ／Ａ変換器４の特性例を示す
グラフである。なお、図３の縦軸は、Ｄ／Ａ変換器の出
力電圧のフルスケールを１．０としたときの相対出力電
圧値を示している。
【００１２】非線形Ｄ／Ａ変換器４は、図３に示すよう
に、入力データが±３０の範囲内である場合には線形に
対応した電圧を出力する。しかし、入力データが±３１
である場合には、線形であれば対応する値である０．５
ではなく、０．７５という伸張された電圧を出力する。
に、入力データが±３０の範囲内である場合には線形に
対応した電圧を出力する。しかし、入力データが±３１
である場合には、線形であれば対応する値である０．５
ではなく、０．７５という伸張された電圧を出力する。
【００１３】ループフィルタ５およびＶＣＯ６はＰＬＬ
回路において周知のループフィルタ回路およびＶＣＯで
ある。非線形Ｄ／Ａ変換器４の出力信号はループフィル
タ５を経て電圧制御発振回路であるＶＣＯ６に入力さ
れ、ＶＣＯ６の発振周波数が制御される。そして、ＶＣ
Ｏ６から再生クロック信号Ｖoscが出力される。
回路において周知のループフィルタ回路およびＶＣＯで
ある。非線形Ｄ／Ａ変換器４の出力信号はループフィル
タ５を経て電圧制御発振回路であるＶＣＯ６に入力さ
れ、ＶＣＯ６の発振周波数が制御される。そして、ＶＣ
Ｏ６から再生クロック信号Ｖoscが出力される。
【００１４】図４は、実施例における位相誤差に対する
Ｄ／Ａ変換器４の出力電圧特性を示すグラフである。図
４に示すように、位相誤差の絶対値が９０度以内の場合
には、従来のＰＬＬ回路と同様に線形に対応した電圧が
出力される。しかし、位相誤差の絶対値が９０度〜１８
０度の範囲においては、０．７５という一定の値が出力
される。この０．７５という値は例えば前記範囲の出力
電圧の平均値であるが、この値に限らず、０．５より大
きな任意の値を選択可能である。この結果、位相誤差が
９０度より大きな領域の内の少なくとも９０度の近傍に
ある場合においては、従来より大きな位相誤差電圧が生
成されることになり、ロックインが早くなる。
Ｄ／Ａ変換器４の出力電圧特性を示すグラフである。図
４に示すように、位相誤差の絶対値が９０度以内の場合
には、従来のＰＬＬ回路と同様に線形に対応した電圧が
出力される。しかし、位相誤差の絶対値が９０度〜１８
０度の範囲においては、０．７５という一定の値が出力
される。この０．７５という値は例えば前記範囲の出力
電圧の平均値であるが、この値に限らず、０．５より大
きな任意の値を選択可能である。この結果、位相誤差が
９０度より大きな領域の内の少なくとも９０度の近傍に
ある場合においては、従来より大きな位相誤差電圧が生
成されることになり、ロックインが早くなる。
【００１５】本発明のＰＬＬ回路は、以上のような構成
及び動作によって、ＰＬＬ回路のロックイン特性を劣化
させることなく、あるいはより高速にロックインするよ
うにしつつ、デジタル処理ＬＳＩとアナログ処理ＬＳＩ
との間の接続線数を削減することができる。
及び動作によって、ＰＬＬ回路のロックイン特性を劣化
させることなく、あるいはより高速にロックインするよ
うにしつつ、デジタル処理ＬＳＩとアナログ処理ＬＳＩ
との間の接続線数を削減することができる。
【００１６】図５は、第２の実施例に関する位相誤差と
コードの関係を示すグラフである。第１の実施例におい
ては、位相誤差検出器２の出力をクリップ回路３によっ
て圧縮する例を開示したが、クリップ回路の代わりに、
図６に特性を示すような非線形のコード変換器を使用し
てもよい。このコード変換器は、例えば±６３で表され
る位相誤差情報ＰＥを±３１のコードに変換するもので
あり、ＲＯＭ等を使用して実現可能である。このような
コード変換器を使用することによって、ビット幅の圧縮
と同時にＰＬＬのロックイン特性等を任意に設定可能と
なる。
コードの関係を示すグラフである。第１の実施例におい
ては、位相誤差検出器２の出力をクリップ回路３によっ
て圧縮する例を開示したが、クリップ回路の代わりに、
図６に特性を示すような非線形のコード変換器を使用し
てもよい。このコード変換器は、例えば±６３で表され
る位相誤差情報ＰＥを±３１のコードに変換するもので
あり、ＲＯＭ等を使用して実現可能である。このような
コード変換器を使用することによって、ビット幅の圧縮
と同時にＰＬＬのロックイン特性等を任意に設定可能と
なる。
【００１７】図６は、第３の実施例に関するコード伸張
器の特性を示すグラフである。第１、第２の実施例にお
いては、例えば図３に示すような非線形のＤ／Ａ変換器
４を使用する例を開示したが、この非線形Ｄ／Ａ変換器
４の代わりにコード伸張器（コード変換器）および線形
のＤ／Ａ変換器を使用してもよい。コード伸張器は、例
えば±３１のコードを図６に示すような特性で±６３に
伸張する。そして例えば７ビットの線形Ｄ／Ａ変換器で
アナログ信号に変換する。このような構成にすれば、従
来の線形Ｄ／Ａ変換器を使用可能であり、かつＰＬＬ特
性を任意に設定可能である。
器の特性を示すグラフである。第１、第２の実施例にお
いては、例えば図３に示すような非線形のＤ／Ａ変換器
４を使用する例を開示したが、この非線形Ｄ／Ａ変換器
４の代わりにコード伸張器（コード変換器）および線形
のＤ／Ａ変換器を使用してもよい。コード伸張器は、例
えば±３１のコードを図６に示すような特性で±６３に
伸張する。そして例えば７ビットの線形Ｄ／Ａ変換器で
アナログ信号に変換する。このような構成にすれば、従
来の線形Ｄ／Ａ変換器を使用可能であり、かつＰＬＬ特
性を任意に設定可能である。
【００１８】
【発明の効果】以上述べたように、アナログ処理部とデ
ジタル処理部とが別個のＬＳＩにて構成されているＰＬ
Ｌ回路の場合には、位相誤差情報をデジタル処理ＬＳＩ
からアナログ処理ＬＳＩに転送する必要があるが、本発
明においては、圧縮手段によって位相誤差情報のビット
幅を圧縮して出力するので、ＬＳＩ間の接続線数が減少
するという効果がある。また、アナログ処理部内のＤ／
Ａ変換器において誤差情報の値の大きな領域を伸張して
出力するので、ロックインに要する時間が減少するとい
う効果もある。
ジタル処理部とが別個のＬＳＩにて構成されているＰＬ
Ｌ回路の場合には、位相誤差情報をデジタル処理ＬＳＩ
からアナログ処理ＬＳＩに転送する必要があるが、本発
明においては、圧縮手段によって位相誤差情報のビット
幅を圧縮して出力するので、ＬＳＩ間の接続線数が減少
するという効果がある。また、アナログ処理部内のＤ／
Ａ変換器において誤差情報の値の大きな領域を伸張して
出力するので、ロックインに要する時間が減少するとい
う効果もある。
【図１】本発明を適用したＰＬＬ回路の構成を示すブロ
ック図である。
ック図である。
【図２】クリップ回路３の特性例を示すグラフである。
【図３】非線形Ｄ／Ａ変換器４の特性例を示すグラフで
ある。
ある。
【図４】実施例における位相誤差に対するＤ／Ａ変換器
４の出力電圧特性を示すグラフである。
４の出力電圧特性を示すグラフである。
【図５】第２の実施例の位相誤差とコードの関係を示す
グラフである。
グラフである。
【図６】第３の実施例に関するコード伸張器の特性を示
すグラフである。
すグラフである。
【図７】従来のＰＬＬ回路の構成例を示すブロック図で
ある。
ある。
【図８】従来の位相誤差検出器１１の出力特性を示すグ
ラフである。
ラフである。
１…Ａ／Ｄ変換器、２…位相誤差検出器、３…クリップ
回路、４…非線形Ｄ／Ａ変換器、５…ループフィルタ、
６…ＶＣＯ、１０…Ａ／Ｄ変換器、１１…位相誤差検出
器、１２…線形Ｄ／Ａ変換器、１３…ループフィルタ、
１４…ＶＣＯ
回路、４…非線形Ｄ／Ａ変換器、５…ループフィルタ、
６…ＶＣＯ、１０…Ａ／Ｄ変換器、１１…位相誤差検出
器、１２…線形Ｄ／Ａ変換器、１３…ループフィルタ、
１４…ＶＣＯ
Claims (3)
- 【請求項１】 デジタル処理される位相誤差検出器およ
びアナログ処理されるＶＣＯおよびループフィルタを備
えたフェーズロックループ回路において、 位相誤差検出器の出力情報を入力し、位相誤差の大きな
領域の情報を加工することによって該情報のビット幅を
削減する圧縮手段と、 前記圧縮手段の出力情報を入力し、位相誤差情報の値が
大きな領域において、伸張した電圧を出力する非線形Ｄ
／Ａ変換手段とを備えたことを特徴とするフェーズロッ
クループ回路。 - 【請求項２】 フェーズロックループ回路において、デ
ジタル処理される部分とアナログ処理される部分とは別
のＬＳＩで構成されていることを特徴とする請求項１に
記載のフェーズロックループ回路 - 【請求項３】 前記圧縮手段は、ｎを任意の自然数とす
るとき、絶対値が２のｎ乗以上の位相誤差情報の絶対値
を全て［２のｎ乗−１］に変換するクリップ回路であ
り、 前記非線形Ｄ／Ａ変換手段は、入力された位相誤差情報
の絶対値が［２のｎ乗−１］である場合に伸張した電圧
を出力することを特徴とする請求項２に記載のフェーズ
ロックループ回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9230956A JPH1174787A (ja) | 1997-08-27 | 1997-08-27 | フェーズロックループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9230956A JPH1174787A (ja) | 1997-08-27 | 1997-08-27 | フェーズロックループ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174787A true JPH1174787A (ja) | 1999-03-16 |
Family
ID=16915963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9230956A Pending JPH1174787A (ja) | 1997-08-27 | 1997-08-27 | フェーズロックループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1174787A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG94352A1 (en) * | 1999-12-03 | 2003-02-18 | Texas Instruments Inc | Phase locked loop using delay compensation techniques |
| JP2009515488A (ja) * | 2005-11-07 | 2009-04-09 | キーストーン セミコンダクター，インコーポレイテッド | 拡散スペクトラムクロック発生装置としての非線形フィードバック制御ループ |
-
1997
- 1997-08-27 JP JP9230956A patent/JPH1174787A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG94352A1 (en) * | 1999-12-03 | 2003-02-18 | Texas Instruments Inc | Phase locked loop using delay compensation techniques |
| JP2009515488A (ja) * | 2005-11-07 | 2009-04-09 | キーストーン セミコンダクター，インコーポレイテッド | 拡散スペクトラムクロック発生装置としての非線形フィードバック制御ループ |
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