JPH117720A

JPH117720A - 可変データ遅延装置

Info

Publication number: JPH117720A
Application number: JP15713897A
Authority: JP
Inventors: Shuji Tsunashima; 修二綱島; Hideki Ando; 秀樹安藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-06-13
Filing date: 1997-06-13
Publication date: 1999-01-12

Abstract

(57)【要約】【課題】データを任意の時間だけ精度良く遅らせるこ
とができるようにする。【解決手段】ＣＰＵ１５およびシーケンサ回路２３に
よる制御の下で、ライトアドレス発生部１９およびリー
ドアドレス発生部２０は、ライトアドレスＷＡおよびリ
ードアドレスＲＡの差が所定の値を有し、データが書き
込んだ順に読み出されるように、ライトアドレスＷＡお
よびリードアドレスＲＡを発生する。このライトアドレ
スＷＡおよびリードアドレスＲＡは、選択的にメモリブ
ロック１８に供給される。メモリブロック１８は選択さ
れたアドレスにしたがって、入力データＤ_INの書き込み
およびデータの読み出しを交互に行い、これにより、入
力データＤ_INが任意の時間だけ遅延されて出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、ディジタ
ルＶＴＲ（ビデオ・テープ・レコーダ）やディジタルデ
ータ記録再生装置等のディジタルデータ記録再生システ
ムに用いられ、データを任意の時間だけ遅延させる可変
データ遅延装置に関する。

【０００２】

【従来の技術】近年、ディジタルＶＴＲやディジタルデ
ータ記録再生装置等のディジタルデータ記録再生システ
ムが広く普及してきている。ホストコンピュータがこれ
らのディジタルデータ記録再生システムを用いてデータ
の記録、再生を行う場合には、記録や再生の動作確認も
行っている。すなわち、ホストコンピュータは、ディジ
タルデータ記録再生システムによってデータの記録を行
った後、再生して記録が正しく行われたかどうかの確認
を行っている。このとき、ディジタルデータ記録再生シ
ステムの機種によって記録から確認までの時間が異なる
と、ホストコンピュータ側でこれを考慮してプログラム
を作成しなければならない。ディジタルデータ記録再生
システムは、ホストコンピュータ側から見ると単なるス
トレージ装置にすぎないため、上記したようなことを考
慮することは非常に不便である。

【０００３】

【発明が解決しようとする課題】このようなことから、
ディジタルデータ記録再生システムにおいて、機種が異
なっても記録から確認までの時間を一定にするために、
ディジタルデータを所望の時間だけ遅延する手段が要望
される。このような手段の一つとして、ＦＩＦＯ（Firs
t In First Out）メモリを使用することが考えられる
が、ＦＩＦＯメモリは高速に大量のデータを転送する
と、データ化けと呼ばれるデータエラーを生じるという
問題がある。

【０００４】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、データを任意の時間だけ精度良く遅
らせることができるようにした可変データ遅延装置を提
供することにある。

【０００５】

【課題を解決するための手段】請求項１記載の可変デー
タ遅延装置は、アドレスによって書き込みおよび読み出
し位置が特定され、データを記録するための記憶手段
と、この記憶手段における書き込みアドレスを発生する
書き込みアドレス発生手段と、記憶手段における読み出
しアドレスを発生する読み出しアドレス発生手段と、書
き込みアドレスおよび読み出しアドレスの差が所定の値
を有し、データが書き込んだ順に読み出されるように、
書き込みアドレス発生手段および読み出しアドレス発生
手段に書き込みアドレスおよび読み出しアドレスを発生
させ、これらのアドレスを選択的に記憶手段に供給し
て、記憶手段に入力データの書き込みおよびデータの読
み出しを行わせることによって、入力データを任意の時
間だけ遅延させて出力させる書き込み読み出し制御手段
とを備えたものである。

【０００６】請求項２記載の可変データ遅延装置は、ア
ドレスによって書き込みおよび読み出し位置が特定され
る第１の記憶手段と、第１の記憶手段における書き込み
アドレスを発生する第１の書き込みアドレス発生手段
と、第１の記憶手段における読み出しアドレスを発生す
る第１の読み出しアドレス発生手段と、アドレスによっ
て書き込みおよび読み出し位置が特定される第２の記憶
手段と、第２の記憶手段における書き込みアドレスを発
生する第２の書き込みアドレス発生手段と、第２の記憶
手段における読み出しアドレスを発生する第２の読み出
しアドレス発生手段と、書き込みアドレスおよび読み出
しアドレスの差が所定の値を有し、データが書き込んだ
順に読み出されるように、第１の書き込みアドレス発生
手段、第１の読み出しアドレス発生手段、第２の書き込
みアドレス発生手段および第２の読み出しアドレス発生
手段にそれぞれアドレスを発生させ、これらのアドレス
を選択的に第１の記憶手段および第２の記憶手段に供給
して、第１の記憶手段における入力データの書き込みお
よび第２の記憶手段におけるデータの読み出しと、第１
の記憶手段におけるデータの読み出しおよび第２の記憶
手段における入力データの書き込みとを交互に行わせる
ことによって、入力データを所定の時間だけ遅延させて
出力させる書き込み読み出し制御手段とを備えたもので
ある。

【０００７】請求項１記載の可変データ遅延装置では、
書き込み読み出し制御手段による制御の下で、書き込み
アドレス発生手段および読み出しアドレス発生手段によ
って、書き込みアドレスおよび読み出しアドレスの差が
所定の値を有し、データが書き込んだ順に読み出される
ように、書き込みアドレスおよび読み出しアドレスが発
生され、選択的に記憶手段に供給される。記憶手段は選
択されたアドレスにしたがって、入力データの書き込み
および読み出しを行い、これにより、入力データが任意
の時間だけ遅延されて出力される。

【０００８】請求項２記載の可変データ遅延装置では、
書き込み読み出し制御手段による制御の下で、第１の書
き込みアドレス発生手段および第１の読み出しアドレス
発生手段と、第２の書き込みアドレス発生手段および第
２の読み出しアドレス発生手段とによって、書き込みア
ドレスおよび読み出しアドレスの差が所定の値を有し、
データが書き込んだ順に読み出されるように、書き込み
アドレスおよび読み出しアドレスが発生され、第１の書
き込みアドレス発生手段および第１の読み出しアドレス
発生手段により発生された書き込みアドレスおよび読み
出しアドレスが選択的に第１の記憶手段に供給され、第
２の書き込みアドレス発生手段および第２の読み出しア
ドレス発生手段により発生された書き込みアドレスおよ
び読み出しアドレスが選択的に第２の記憶手段に供給さ
れる。第１の記憶手段および第２の記憶手段は、供給さ
れたアドレスにしたがって、入力データの書き込みおよ
びデータの読み出しを行う。このとき、第１の記憶手段
における入力データの書き込みおよび第２の記憶手段に
おけるデータの読み出しと、第１の記憶手段におけるデ
ータの読み出しおよび第２の記憶手段における入力デー
タの書き込みとが交互に行われることにより、入力デー
タが所定の時間だけ遅延されて出力される。

【０００９】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図３は、本発明の第
１の実施の形態に係る可変データ遅延装置を含むディジ
タルデータ記録再生システムの構成を示すブロック図で
ある。なお、図３において、右向きに示した矢印は記録
用データ１０ａの流れを表し、左向きに示した矢印は再
生データ１０ｂの流れを表すものである。

【００１０】このディジタルデータ記録再生システム１
０は、記録用データ１０ａを入力したり再生データ１０
ｂを出力するためのコネクタ１１と、このコネクタ１１
に接続された可変データ遅延部１２と、この可変データ
遅延部１２に接続された記録再生処理部１３と、この記
録再生処理部１３に接続されたヘッド部１４と、可変デ
ータ遅延部１２および記録再生処理部１３に接続された
ＣＰＵ（中央処理装置）１５とを備えている。なお、本
実施の形態に係る可変データ遅延装置は、可変データ遅
延部１２とＣＰＵ１５とで構成されている。

【００１１】可変データ遅延部１２は、コネクタ１１か
らのデータを任意の時間だけ遅延させて記録再生処理部
１３に出力すると共に、記録再生処理部１３からのデー
タを任意の時間だけ遅延させてコネクタ１１に出力する
ようになっている。なお、可変データ遅延部１２は、コ
ネクタ１１からのデータと、記録再生処理部１３からの
データの一方のみを遅延させるものでもよい。記録再生
処理部１３は、記録時には、可変データ遅延部１２から
のデータをあるサイズのブロックに分割し、それらにエ
ラー検出・訂正符号を付加した後、チャネルコーディン
グを施して記録に適した形態に変換し、更に、各ブロッ
クにブロック同期信号（以下、単に同期信号と言う。）
を付加してヘッド部１４に出力するようになっている。
また、記録再生処理部１３は、再生時には、ヘッド部１
４によって記録媒体から読み出されたデータより生のデ
ータ列および必要に応じてデータに対応するクロックを
復元し、これに応じて同期信号を再生し、データに対し
てチャネルデコーディングを施し、エラー検出・訂正符
号を用いてエラー検出およびエラー訂正を行って可変デ
ータ遅延部１２に出力するようになっている。

【００１２】ヘッド部１４は、記録再生処理部１３から
のデータを図示しない記録媒体（例えばビデオテープ）
に記録するための記録ヘッドと、記録媒体よりデータを
再生し、記録再生処理部１３に出力する再生ヘッドと、
記録媒体上のデータを消去するための消去ヘッドとを有
している。また、ＣＰＵ１５は、可変データ遅延部１２
および記録再生処理部１３の動作を制御するものであ
る。

【００１３】図１は、第１の実施の形態に係る可変デー
タ遅延装置１の構成を示すブロック図である。この可変
データ遅延装置１は、アドレスバス１６およびデータバ
ス１７に接続されたメモリブロック１８と、このメモリ
ブロック１８における書き込みアドレスであるライトア
ドレスＷＡを発生するライトアドレス発生部１９と、メ
モリブロック１８における読み出しアドレスであるリー
ドアドレスＲＡを発生するリードアドレス発生部２０
と、ライトアドレス発生部１９が発生するライトアドレ
スＷＡとリードアドレス発生部２０が発生するリードア
ドレスＲＡとを選択的にアドレスバス１６に出力するア
ドレスセレクタ部２１と、データバス１７へのデータ入
力とデータバス１７からのデータ出力とを切り換えるデ
ータセレクタ部２２とを備えている。なお、メモリブロ
ック１８，ライトアドレス発生部１９およびリードアド
レス発生部２０は、それぞれ本発明の記憶手段，書き込
みアドレス発生手段および読み出しアドレス発生手段に
相当する。

【００１４】可変データ遅延装置１は、更に、メモリブ
ロック１８，アドレスセレクタ部２１およびデータセレ
クタ部２２におけるそれぞれの動作を制御するシーケン
サ回路２３と、ライトアドレス発生部１９およびリード
アドレス発生部２０にそれぞれアドレス設定信号１５
ａ，１５ｂを出力すると共に、シーケンサ回路２３に動
作の基準となる基準信号１５ｃを出力するＣＰＵ１５と
を備えている。なお、シーケンサ回路２３およびＣＰＵ
１５は本発明における書き込み読み出し制御手段に相当
する。

【００１５】メモリブロック１８は、ライトアドレスＷ
Ａ，リードアドレスＲＡによって書き込み位置，読み出
し位置が特定され、書き込みおよび読み出しが可能な記
憶装置を有している。なお、この記憶装置としては、例
えば、ＳＲＡＭ（スタティック・ランダム・アクセス・
メモリ）やＤＲＡＭ（ダイナミック・ランダム・アクセ
ス・メモリ）が使用される。

【００１６】ライトアドレス発生部１９およびリードア
ドレス発生部２０は、それぞれアドレス設定信号１５
ａ，１５ｂによる設定に基づいてライトアドレスＷＡと
リードアドレスＲＡとが所定の差の値を有し、入力デー
タが書き込んだ順に読み出されるように、ライトアドレ
スＷＡおよびリードアドレスＲＡをそれぞれ発生するよ
うになっている。

【００１７】シーケンサ回路２３は、基準信号１５ｃを
基準にして、所定の周期でＨ（Ｈｉｇｈ）レベル、Ｌ
（Ｌｏｗ）レベルが切り変わるセレクタ制御信号２３ａ
を生成し、これをアドレスセレクタ部２１およびデータ
セレクタ部２２に与えるようになっている。更に、シー
ケンサ回路２３は、基準信号１５ｃを基準にして、メモ
リブロック１８における書き込みと読み出しの動作を制
御するためのメモリ制御信号２３ｂを生成し、これをメ
モリブロック１８に与えるようになっている。なお、シ
ーケンサ回路２３は、メモリブロック１８におけるデー
タの書き込み時には、Ｌレベルのセレクタ制御信号２３
ａを発生し、メモリブロック１８におけるデータの読み
出し時には、Ｈレベルのセレクタ制御信号２３ａを発生
するようになっている。

【００１８】アドレスセレクタ部２１は、２つの入力端
２１ａ，２１ｂと、１つの出力端２１ｃと、制御端とを
有している。入力端２１ａはライトアドレス発生部１９
の出力端に接続され、入力端２１ｂはリードアドレス発
生部２０の出力端に接続されている。また、出力端２１
ｃはアドレスバス１６に接続され、制御端はシーケンサ
回路２３に接続されている。この制御端にはシーケンサ
回路２３よりセレクタ制御信号２３ａが印加されるよう
になっている。この制御端にＬレベルのセレクタ制御信
号２３ａが印加されると、出力端２１ｃは入力端２１ａ
側に切り換わり、アドレスセレクタ部２１は、ライトア
ドレス発生部１９からのライトアドレスＷＡをアドレス
バス１６に供給するようになっている。また、制御端に
Ｈレベルのセレクタ制御信号２３ａが印加されると、出
力端２１ｃは入力端２１ｂ側に切り換わり、アドレスセ
レクタ部２１は、リードアドレス発生部２０からのリー
ドアドレスＲＡをアドレスバス１６に供給するようにな
っている。すなわち、アドレスセレクタ部２１は、アド
レスバス１６を介してメモリブロック１８にライトアド
レスＷＡとリードアドレスＲＡとを交互に供給するよう
になっている。これにより、メモリブロック１８におけ
るデータの書き込み位置と読み出し位置が交互に指定さ
れるようになっている。

【００１９】データセレクタ部２２は、それぞれデータ
の伝達の許可と禁止を行うゲート２２ａおよびゲート２
２ｂを有している。ゲート２２ａの入力端は可変データ
遅延装置１のデータ入力部に接続されている。ゲート２
２ａの出力端はデータバス１７に接続され、制御端はシ
ーケンサ回路２３に接続されている。また、ゲート２２
ｂの入力端はデータバス１７に接続され、出力端は可変
データ遅延装置１のデータ出力部に接続され、制御端は
シーケンサ回路２３に接続されている。ゲート２２ａお
よびゲート２２ｂの制御端にはシーケンサ回路２３より
セレクタ制御信号２３ａが印加されるようになってい
る。

【００２０】データセレクタ部２２は、Ｌレベルのセレ
クタ制御信号２３ａが印加されると、ゲート２２ａが出
力状態、ゲート２２ｂがハイインピーダンス状態にな
り、可変データ遅延装置１のデータ入力部から入力され
たデータＤ_INを書き込み用のライトデータとしてデータ
バス１７に伝達するようになっている。これにより、メ
モリブロック１８においてライトアドレスＷＡによって
指定された位置にライトデータがメモリ制御信号２３ｂ
にしたがって書き込まれるようになっている。また、デ
ータセレクタ部２２は、Ｈレベルのセレクタ制御信号２
３ａが印加されると、ゲート２２ａがハイインピーダン
ス状態、ゲート２２ｂが出力状態になり、メモリブロッ
ク１８においてリードアドレスＲＡによって指定された
位置から読み出されたリードデータを可変データ遅延装
置１のデータ出力部に伝達するようになっている。この
ように、可変データ遅延装置１は、メモリブロック１８
における書き込み動作および読み出し動作を交互に行う
ことにより、入力されたデータＤ_INを順次、メモリブロ
ック１８に書き込み、書き込んだ順にメモリブロック１
８よりデータを読み出して、出力するようになってい
る。

【００２１】次に、図３に示したディジタルデータ記録
再生システム１０の動作について説明する。

【００２２】記録用データを記録媒体に記録する場合、
ディジタルデータ記録再生システム１０では、例えば図
示しないホストコンピュータより記録用データ１０ａが
入力される。ディジタルデータ記録再生システム１０に
入力された記録用データ１０ａはコネクタ１１を介して
可変データ遅延部１２に入力される。可変データ遅延部
１２に入力された記録用データ１０ａは所定の時間だけ
遅延されて記録再生処理部１３に入力される。記録再生
処理部１３に入力されたデータは、エラー検出・訂正符
号の付加等の信号処理が行われた後、ヘッド部１４に入
力され、ヘッド部１４を介して記録媒体に記録される。
そして、ディジタルデータ記録再生システム１０では、
記録媒体に記録用データが正しく記録されたかどうかホ
ストコンピュータによって確認するために記録したデー
タを再生する。その場合、ヘッド部１４によって記録媒
体からすでに記録されたデータが読み出され、記録再生
処理部１３に入力される。記録再生処理部１３に入力さ
れたデータは、記録時とは逆にエラー検出・訂正等の信
号処理が行われ、可変データ遅延部１２に入力される。
可変データ遅延部１２に入力されたデータは所定の時間
だけ遅延されてコネクタ１１を介して、ホストコンピュ
ータに再生データ１０ｂとして入力される。ホストコン
ピュータに入力された再生データ１０ｂは、記録用デー
タ１０ａと比較される。これにより、記録媒体に記録用
データ１０ａが正しく記録されたかどうかの確認が行わ
れる。なお、可変データ遅延部１２および記録再生処理
部１３の動作はＣＰＵ１５によって制御される。また、
可変データ遅延部１２における遅延量を調整することに
よって、機種によらず、ホストコンピュータによるデー
タの記録から確認までの時間の統一が図られる。

【００２３】続いて、本実施の形態に係る可変データ遅
延装置１の動作について説明する。なお、可変データ遅
延装置１は、ディジタルデータ記録再生システム１０の
記録時と再生時とでは同様の動作を行うため、以下、可
変データ遅延装置１に入力されるデータを単に入力デー
タＤ_INと呼び、可変データ遅延装置１より出力されるデ
ータを出力データＤ_OUTと呼んで説明する。

【００２４】この可変データ遅延装置１では、ＣＰＵ１
５が基準信号１５ｃをシーケンサ回路２３に与えると共
に、アドレス設定信号１５ａ，１５ｂをライトアドレス
発生部１９およびリードアドレス発生部２０に与える。
シーケンサ回路２３は、基準信号１５ｃを基準にして所
定の周期でＨレベルとＬレベルに切り変わるセレクタ制
御信号２３ａを生成し、アドレスセレクタ部２１とデー
タセレクタ部２２に与える。更に、シーケンサ回路２３
は、基準信号１５ｃを基準にしてメモリブロック１８に
おける書き込みと読み出しの動作を制御するためのメモ
リ制御信号２３ｂを生成し、これをメモリブロック１８
に与える。

【００２５】ライトアドレス発生部１９およびリードア
ドレス発生部２０は、アドレス設定信号１５ａ，１５ｂ
がそれぞれ与えられると、ライトアドレスＷＡとリード
アドレスＲＡとが所定の差の値を有し、入力データが書
き込んだ順に読み出されるように、ライトアドレスＷＡ
およびリードアドレスＲＡをそれぞれ発生する。これら
のライトアドレスＷＡおよびリードアドレスＲＡは、そ
れぞれアドレスセレクタ部２１に出力される。

【００２６】メモリブロック１８への入力データの書き
込み時には、シーケンサ回路２３がＬレベルのセレクタ
制御信号２３ａをアドレスセレクタ部２１およびデータ
セレクタ部２２に与える。Ｌレベルのセレクタ制御信号
２３ａが与えられたアドレスセレクタ部２１では、出力
端２１ｃを入力端２１ａ側に切り換えてライトアドレス
ＷＡを選択的にアドレスバス１６に出力する。これによ
り、ライトアドレスＷＡがメモリブロック１８に供給さ
れ、メモリブロック１８における書き込み位置が指定さ
れる。一方、Ｌレベルのセレクタ制御信号２３ａが与え
られたデータセレクタ部２２では、ゲート２２ａを出力
状態、ゲート２２ｂをハイインピーダンス状態にする。
そして、可変データ遅延装置１のデータ入力部から入力
された入力データＤ_INをライトデータとしてデータバス
１７に伝達する。データバス１７に伝達されたライトデ
ータは、メモリ制御信号２３ｂにしたがって、メモリブ
ロック１８においてライトアドレスＷＡによって指定さ
れた位置に書き込まれる。

【００２７】メモリブロック１８からのデータの読み出
し時には、シーケンサ回路２３がＨレベルのセレクタ制
御信号２３ａをアドレスセレクタ部２１およびデータセ
レクタ部２２に与える。Ｈレベルのセレクタ制御信号２
３ａが与えられたアドレスセレクタ部２１では、出力端
２１ｃを入力端２１ｂ側に切り換えてリードアドレスＲ
Ａを選択的にアドレスバス１６に出力する。これによ
り、リードアドレスＲＡがメモリブロック１８に供給さ
れ、メモリブロック１８における読み出し位置が指定さ
れる。一方、Ｈレベルのセレクタ制御信号２３ａが与え
られたデータセレクタ部２２では、ゲート２２ａをハイ
インピーダンス状態、ゲート２２ｂを出力状態にする。
そして、メモリブロック１８において、メモリ制御信号
２３ｂにしたがって、リードアドレスＲＡによって指定
された位置からリードデータが読み出され、このリード
データは、データバス１７およびゲート２２ｂを介して
可変データ遅延装置１のデータ出力部に伝達され、出力
データＤ_OUTとして出力される。

【００２８】次に、本実施の形態に係る可変データ遅延
装置１の具体的な動作の一例について図２のタイミング
チャートを参照しながら説明する。

【００２９】図２（ａ）は基準信号１５ｃを示し、図２
（ｂ）はセレクタ制御信号２３ａを示している。また、
図２（ｃ）はアドレスバス１６上のアドレス信号を示
し、図２（ｄ）はデータバス１７上のデータ信号を示し
ている。

【００３０】図２（ａ）〜（ｄ）に示したように、この
例では、セレクタ制御信号２３ａは、基準信号１５ｃの
一周期毎にＨレベルとＬレベルが切り換わる信号となっ
ている。セレクタ制御信号２３ａがＬレベルである期間
中では、アドレスバス１６には、アドレスセレクタ部２
１によってライトアドレスＷＡが選択的に出力され、こ
のライトアドレスＷＡがメモリブロック１８に供給され
る。この例では、ライトアドレスＷＡは初期値をｎとし
て、ｎ，ｎ＋１，ｎ＋２，・・・と順に増加するように
なっている。これにより、メモリブロック１８における
データの書き込み位置が指定される。一方、データバス
１７には、可変データ遅延装置１のデータ入力部からの
入力データＤ_INがライトデータＷＤとして出力される。
この例では、ライトデータＷＤは、Ｗ０，Ｗ１，Ｗ２，
・・・と変化するものとする。メモリブロック１８で
は、メモリ制御信号２３ｂにしたがって、ライトデータ
Ｗ０がアドレスｎに書き込まれ、ライトデータＷ１がア
ドレスｎ＋１に書き込まれるというように、順次ライト
データＷＤがライトアドレスＷＡによって指定された位
置に書き込まれていく。

【００３１】セレクタ制御信号２３ａがＨレベルである
期間中では、アドレスバス１６には、アドレスセレクタ
部２１によってリードアドレスＲＡが選択的に出力さ
れ、このリードアドレスＲＡがメモリブロック１８に供
給される。この例では、リードアドレスＲＡは初期値を
ｋとして、ｋ，ｋ＋１，ｋ＋２，・・・と順に増加する
ようになっている。これにより、メモリブロック１８に
おけるデータの読み出し位置が指定される。一方、デー
タバス１７には、メモリブロック１８においてリードア
ドレスＲＡによって指定された位置からデータがリード
データＲＤとして出力される。この例では、リードデー
タＲＤは、Ｒ０，Ｒ１，Ｒ２，・・・と変化するものと
する。メモリブロック１８では、メモリ制御信号２３ｂ
にしたがって、リードデータＲ０がアドレスｋより読み
出され、リードデータＲ１がアドレスｋ＋１より読み出
されるというように、順次リードデータＲＤがリードア
ドレスＲＡによって指定された位置より読み出されてい
く。

【００３２】このようにして、可変データ遅延装置１で
は、シーケンサ回路２３の出力するセレクタ制御信号２
３ａにしたがって、メモリブロック１８の書き込み動作
および読み出し動作が交互に行われる。また、可変デー
タ遅延装置１では、ライトアドレスＷＡの初期値ｎとリ
ードアドレスＲＡの初期値ｋの設定によって、同一デー
タについての書き込みから読み出しまでの時間を任意に
設定することができる。例えば、ライトアドレスＷＡお
よびリードアドレスＲＡの初期値をそれぞれｎ＝２，ｋ
＝０と設定して、可変データ遅延装置１のデータ入力部
から図２（ｅ）に示したように入力データＤ０，Ｄ１，
Ｄ２，・・・を入力させると、可変データ遅延装置１の
データ出力部からは図２（ｆ）に示したように、セレク
タ制御信号２３ａの２．５周期分遅れたタイミングで、
データＤ０，Ｄ１，Ｄ２，・・・が出力データとして出
力される。すなわち、ライトアドレスＷＡの初期値ｎお
よびリードアドレスＲＡの初期値ｋの差（ｎ−ｋ）が２
となるようにアドレスの設定を行うと、メモリブロック
１８におけるリードアドレスＲＡはライトアドレスＷＡ
の位置から２つだけ前の位置となる。そのため、入力デ
ータ信号はライトアドレスＷＡに書き込まれた後、３回
目の読み出し動作で読み出されて出力される。

【００３３】以上のように、本実施の形態に係る可変デ
ータ遅延装置１によれば、ＣＰＵ１５によって、ライト
アドレスＷＡおよびリードアドレスＲＡの差が所定の値
を有するように、ライトアドレスＷＡおよびリードアド
レスＲＡをライトアドレス部１９およびリードアドレス
発生部２０にそれぞれ発生させ、これらのアドレスをシ
ーケンサ回路２３によって選択的にメモリブロック１８
に供給し、更に、シーケンサ回路２３によってメモリブ
ロック１８の書き込み動作および読み出し動作を交互に
行わせて、これにより、入力データＤ_INを書き込んだ順
に読み出させるようにしたので、ライトアドレスＷＡお
よびリードアドレスＲＡの設定によって、入力データＤ
_INを任意の時間だけ精度良く遅らせて出力することがで
きる。

【００３４】なお、可変データ遅延装置１は、基準信号
１５ｃのクロックの周波数を高くしてやれば、簡単な回
路構成のままデータエラーを生じることなく、高速にデ
ータを遅延することができる。

【００３５】また、上記した可変データ遅延装置１にお
いてメモリブロック１８に使用される記憶装置にはクロ
ックの最大周波数に限界がある。そのため、ホストコン
ピュータ等からのデータの転送速度が非常に速い場合、
可変データ遅延装置１は入力されるデータの転送速度に
対応できなくなる。次の第２の実施の形態は、高速のデ
ータ転送に対応できるようにしたものである。

【００３６】図４は、本発明の第２の実施の形態に係る
可変データ遅延装置の構成を表すブロック図である。こ
の可変データ遅延装置２５は、アドレスバス（１）２６
およびデータバス（１）２７に接続されたメモリブロッ
ク（１）２８と、メモリブロック（１）２８における書
き込みアドレスであるライトアドレスＷＡを発生するラ
イトアドレス発生部（１）２９と、メモリブロック
（１）２８における読み出しアドレスであるリードアド
レスＲＡを発生するリードアドレス発生部（１）３０
と、ライトアドレス発生部（１）２９が発生するライト
アドレスＷＡとリードアドレス発生部（１）３０が発生
するリードアドレスＲＡとを選択的にアドレスバス
（１）２６に出力するアドレスセレクタ部（１）３１と
を備えている。

【００３７】可変データ遅延装置２５は、更に、アドレ
スバス（２）３２およびデータバス（２）３３に接続さ
れたメモリブロック（２）３４と、メモリブロック
（２）３４における書き込みアドレスであるライトアド
レスＷＡを発生するライトアドレス発生部（２）３５
と、メモリブロック（２）３４における読み出しアドレ
スであるリードアドレスＲＡを発生するリードアドレス
発生部（２）３６と、ライトアドレス発生部（２）３５
が発生するライトアドレスＷＡとリードアドレス発生部
（２）３６が発生するリードアドレスＲＡとを選択的に
アドレスバス（２）３２に出力するアドレスセレクタ部
（２）３７とを備えている。

【００３８】可変データ遅延装置２５は、更に、データ
バス（１）２７へのデータ入力とデータバス（２）３３
へのデータ入力とを切り換えるライトデータセレクタ部
３８と、データバス（１）２７からのデータ出力とデー
タバス（２）３３からのデータ出力とを切り換えるリー
ドデータセレクタ部３９とを備えている。

【００３９】なお、メモリブロック（１）２８，ライト
アドレス発生部（１）２９およびリードアドレス発生部
（１）３０は、それぞれ本発明の第１の記憶手段，第１
の書き込みアドレス発生手段および第１の読み出しアド
レス発生手段に相当する。また、メモリブロック（２）
３４，ライトアドレス発生部（２）３５およびリードア
ドレス発生部（２）３６は、それぞれ本発明の第２の記
憶手段，第２の書き込みアドレス発生手段および第２の
読み出しアドレス発生手段に相当する。

【００４０】可変データ遅延装置２５は、更に、メモリ
ブロック（１）２８，メモリブロック（２）３４，アド
レスセレクタ部（１）３１，アドレスセレクタ部（２）
３７，ライトデータセレクタ部３８およびリードデータ
セレクタ部３９におけるそれぞれの動作を制御するシー
ケンサ回路４０と、ライトアドレス発生部（１）２９，
リードアドレス発生部（１）３０，ライトアドレス発生
部（２）３５およびリードアドレス発生部（２）３６に
それぞれアドレス設定信号１５ｄ，１５ｅ，１５ｆおよ
び１５ｇを出力すると共に、シーケンサ回路２３に動作
の基準となる基準信号１５ｈを出力するＣＰＵ１５とを
備えている。なお、シーケンサ回路４０およびＣＰＵ１
５は本発明の書き込み読み出し制御手段に相当する。

【００４１】メモリブロック（１）２８およびメモリブ
ロック（２）３４は、ライトアドレスＷＡ，リードアド
レスＲＡによって書き込み位置，読み出し位置が特定さ
れ、書き込みおよび読み出しが可能な記憶装置を有して
いる。なお、この記憶装置としては、例えば、ＳＲＡＭ
やＤＲＡＭが使用される。

【００４２】ライトアドレス発生部（１）２９およびリ
ードアドレス発生部（１）３０は、それぞれアドレス設
定信号１５ｄ，１５ｅによる設定に基づいてライトアド
レスＷＡとリードアドレスＲＡとが所定の差の値を有
し、入力データが書き込んだ順に読み出されるように、
ライトアドレスＷＡおよびリードアドレスＲＡをそれぞ
れ発生するようになっている。同様に、ライトアドレス
発生部（２）３５およびリードアドレス発生部（２）３
６は、それぞれアドレス設定信号１５ｆ，１５ｇによる
設定に基づいてライトアドレスＷＡとリードアドレスＲ
Ａとが所定の差の値を有し、入力データが書き込んだ順
に読み出されるように、ライトアドレスＷＡおよびリー
ドアドレスＲＡをそれぞれ発生するようになっている。

【００４３】シーケンサ回路４０は、基準信号１５ｈを
基準にして、所定の周期でＨレベル、Ｌレベルが切り変
わるセレクタ制御信号４０ａを生成し、これをアドレス
セレクタ部（１）３１，アドレスセレクタ部（２）３
７，ライトデータセレクタ部３８およびリードデータセ
レクタ部３９に与えるようになっている。更に、シーケ
ンサ回路４０は、基準信号１５ｈを基準にして、メモリ
ブロック（１）２８およびメモリブロック（２）３４に
おける書き込みと読み出しの動作を制御するためのメモ
リ制御信号４０ｂ，４０ｃを生成し、これらをメモリブ
ロック（１）２８，メモリブロック（２）３４にそれぞ
れ与えるようになっている。なお、シーケンサ回路４０
は、メモリブロック（１）２８およびメモリブロック
（２）３４におけるデータの書き込み時には、Ｌレベル
のセレクタ制御信号４０ａを発生し、メモリブロック
（１）２８およびメモリブロック（２）３４におけるデ
ータの読み出し時には、Ｈレベルのセレクタ制御信号４
０ａを発生するようになっている。

【００４４】アドレスセレクタ部（１）３１は、２つの
入力端３１ａ，３１ｂと、１つの出力端３１ｃと、制御
端とを有している。入力端３１ａはライトアドレス発生
部（１）２９の出力端に接続され、入力端３１ｂはリー
ドアドレス発生部（１）３０の出力端に接続されてい
る。また、出力端３１ｃはアドレスバス（１）２６に接
続され、制御端はシーケンサ回路４０に接続されてい
る。この制御端にはシーケンサ回路４０よりセレクタ制
御信号４０ａが印加されるようになっている。この制御
端にＬレベルのセレクタ制御信号４０ａが印加される
と、出力端３１ｃは入力端３１ａ側に切り換わり、アド
レスセレクタ部（１）３１は、ライトアドレス発生部
（１）２９からのライトアドレスＷＡをアドレスバス
（１）２６に供給するようになっている。また、制御端
にＨレベルのセレクタ制御信号４０ａが印加されると、
出力端３１ｃは入力端３１ｂ側に切り換わり、アドレス
セレクタ部（１）３１は、リードアドレス発生部（１）
３０からのリードアドレスＲＡをアドレスバス（１）２
６に供給するようになっている。すなわち、アドレスセ
レクタ部（１）３１は、アドレスバス（１）２６を介し
てメモリブロック（１）２８にライトアドレスＷＡとリ
ードアドレスＲＡとを交互に供給するようになってい
る。これにより、メモリブロック（１）２８におけるデ
ータの書き込み位置と読み出し位置が交互に指定される
ようになっている。

【００４５】アドレスセレクタ部（２）３７は、２つの
入力端３７ａ，３７ｂと、１つの出力端３７ｃと、制御
端とを有している。入力端３７ａはライトアドレス発生
部（２）３５の出力端に接続され、入力端３７ｂはリー
ドアドレス発生部（２）３６の出力端に接続されてい
る。また、出力端３７ｃはアドレスバス（２）３２に接
続され、制御端はシーケンサ回路４０に接続されてい
る。この制御端にはシーケンサ回路４０よりセレクタ制
御信号４０ａが印加されるようになっている。この制御
端にＬレベルのセレクタ制御信号４０ａが印加される
と、出力端３７ｃは入力端３７ｂ側に切り換わり、アド
レスセレクタ部（２）３７は、リードアドレス発生部
（２）３６からのリードアドレスＲＡをアドレスバス
（２）３２に供給するようになっている。また、制御端
にＨレベルのセレクタ制御信号４０ａが印加されると、
出力端３７ｃは入力端３７ａ側に切り換わり、アドレス
セレクタ部（２）３７は、ライトアドレス発生部（２）
３５からのライトアドレスＲＡをアドレスバス（２）３
２に供給するようになっている。すなわち、アドレスセ
レクタ部（２）３７は、アドレスバス（２）３２を介し
てメモリブロック（２）３４にライトアドレスＷＡとリ
ードアドレスＲＡとを交互に供給するようになってい
る。これにより、メモリブロック（２）３４におけるデ
ータの書き込み位置と読み出し位置が交互に指定される
ようになっている。

【００４６】ライトデータセレクタ部３８は、１つの入
力端３８ａと、２つの出力端３８ｂ，３８ｃと、制御端
とを有している。入力端３８ａは可変データ遅延装置２
５のデータ入力部に接続されている。出力端３８ｂはデ
ータバス（１）２７に接続され、出力端３８ｃはデータ
バス（２）３３に接続され、制御端はシーケンサ回路４
０に接続されている。この制御端にはシーケンサ回路４
０よりセレクタ制御信号４０ａが印加されるようになっ
ている。この制御端にＬレベルのセレクタ制御信号４０
ａが印加されると、ライトデータセレクタ部３８は、入
力端３８ａを出力端３８ｂ側に切り換え、可変データ遅
延装置２５のデータ入力部から入力された入力データＤ
_INを書き込み用のライトデータとしてデータバス（１）
２７に伝達するようになっている。これにより、メモリ
ブロック（１）２８においてライトアドレスＷＡによっ
て指定された位置にライトデータが書き込まれるように
なっている。また、ライトデータセレクタ部３８の制御
端にＨレベルのセレクタ制御信号４０ａが印加される
と、ライトデータセレクタ部３８は、入力端３８ａを出
力端３８ｃ側に切り換え、可変データ遅延装置２５のデ
ータ入力部から入力された入力データＤ_INを書き込み用
のライトデータとしてデータバス（２）３３に伝達する
ようになっている。これにより、メモリブロック（２）
３４においてライトアドレスＷＡによって指定された位
置にライトデータが書き込まれるようになっている。

【００４７】リードデータセレクタ部３９は、２つの入
力端３９ａ，３９ｂと、１つの出力端３９ｃと、制御端
とを有している。入力端３９ａはデータバス（１）２７
に接続され、入力端３９ｂはデータバス（２）３３に接
続されている。また、リードデータセレクタ部３９の出
力端３９ｃは可変データ遅延装置２５のデータ出力部に
接続され、制御端はシーケンサ回路４０に接続されてい
る。この制御端にはシーケンサ回路４０よりセレクタ制
御信号４０ａが印加されるようになっている。この制御
端にＬレベルのセレクタ制御信号４０ａが印加される
と、リードデータセレクタ部３９は、出力端３９ｃを入
力端３９ｂ側に切り換え、メモリブロック（２）３４に
おいてリードアドレスＲＡによって指定された位置から
読み出し用のリードデータをデータバス（２）３３を介
して可変データ遅延装置２５のデータ出力部に伝達する
ようになっている。また、リードデータセレクタ部３９
の制御端にＨレベルのセレクタ制御信号４０ａが印加さ
れると、リードデータセレクタ部３９は、出力端３９ｃ
を入力端３９ａ側に切り換え、メモリブロック（１）２
８においてリードアドレスＲＡによって指定された位置
から読み出し用のリードデータをデータバス（１）２７
を介して可変データ遅延装置２５のデータ出力部に伝達
するようになっている。

【００４８】このように、可変データ遅延装置２５は、
メモリブロック（１）２８における入力データの書き込
みおよびメモリブロック（２）３４におけるデータの読
み出しと、メモリブロック（１）２８におけるデータの
読み出しおよびメモリブロック（２）３４における入力
データの書き込みとを交互に行うことにより、入力デー
タを所定の時間だけ遅延させて出力するようになってい
る。

【００４９】続いて、本実施の形態に係る可変データ遅
延装置２５の動作について説明する。

【００５０】この可変データ遅延装置２５では、ＣＰＵ
１５が基準信号１５ｈをシーケンサ回路４０に与えると
共に、アドレス設定信号１５ｄ，１５ｅをライトアドレ
ス発生部（１）２９およびリードアドレス発生部（１）
３０に与え、アドレス設定信号１５ｆ，１５ｇをライト
アドレス発生部（２）３５およびリードアドレス発生部
（２）３６に与える。シーケンサ回路４０は、基準信号
１５ｈを基準にして所定の周期でＨレベルとＬレベルに
切り変わるセレクタ制御信号４０ａを生成し、アドレス
セレクタ部（１）３１，アドレスセレクタ部（２）３
７，ライトデータセレクタ部３８およびリードデータセ
レクタ部３９に与える。更に、シーケンサ回路４０は、
基準信号１５ｈを基準にしてメモリブロック（１）２８
およびメモリブロック（２）３４における書き込みと読
み出しの動作を制御するためのメモリ制御信号４０ｂ，
４０ｃを生成し、これらをそれぞれメモリブロック
（１）２８，メモリブロック（２）３４に与える。

【００５１】ライトアドレス発生部（１）２９およびリ
ードアドレス発生部（１）３０は、アドレス設定信号１
５ｄ，１５ｅがそれぞれ与えられると、ライトアドレス
ＷＡとリードアドレスＲＡとが所定の差の値を有し、入
力データが書き込んだ順に読み出されるように、ライト
アドレスＷＡおよびリードアドレスＲＡをそれぞれ発生
する。これらのライトアドレスＷＡおよびリードアドレ
スＲＡは、それぞれアドレスセレクタ部（１）３１に出
力される。

【００５２】ライトアドレス発生部（２）３５およびリ
ードアドレス発生部（２）３６は、アドレス設定信号１
５ｆ，１５ｇがそれぞれ与えられると、ライトアドレス
ＷＡとリードアドレスＲＡとが所定の差の値を有し、入
力データが書き込んだ順に読み出されるように、ライト
アドレスＷＡおよびリードアドレスＲＡをそれぞれ発生
する。これらのライトアドレスＷＡおよびリードアドレ
スＲＡは、それぞれアドレスセレクタ部（２）３７に出
力される。

【００５３】メモリブロック（１）２８への入力データ
の書き込みおよびメモリブロック（２）３４からのデー
タの読み出し時には、シーケンサ回路２３がＬレベルの
セレクタ制御信号４０ａをアドレスセレクタ部（１）３
１，アドレスセレクタ部（２）３７，ライトデータセレ
クタ部３８およびリードデータセレクタ部３９に与え
る。Ｌレベルのセレクタ制御信号４０ａが与えられたア
ドレスセレクタ部（１）３１では、出力端３１ｃを入力
端３１ａ側に切り換えてライトアドレスＷＡを選択的に
アドレスバス（１）２６に出力する。これにより、ライ
トアドレスＷＡがメモリブロック（１）２８に供給さ
れ、メモリブロック（１）２８における書き込み位置が
指定される。一方、Ｌレベルのセレクタ制御信号４０ａ
が与えられたアドレスセレクタ部（２）３７では、出力
端３７ｃを入力端３７ｂ側に切り換えてリードアドレス
ＲＡを選択的にアドレスバス（２）３２に出力する。こ
れにより、リードアドレスＲＡがメモリブロック（２）
３４に供給され、メモリブロック（２）３４における読
み出し位置が指定される。また、Ｌレベルのセレクタ制
御信号４０ａが与えられたライトデータセレクタ部３８
では、入力端３８ａを出力端３８ｂ側に切り換えて可変
データ遅延装置２５のデータ入力部から入力された入力
データＤ_INをライトデータとしてデータバス（１）２７
に伝達する。データバス（１）２７に伝達されたライト
データは、メモリブロック（１）２８において、メモリ
制御信号４０ｂにしたがって、ライトアドレスＷＡによ
って指定された位置に書き込まれる。更に、Ｌレベルの
セレクタ制御信号４０ａが与えられたリードセレクタ部
３９では、出力端３９ｃを入力端３９ｂ側に切り換えて
メモリブロック（２）３４においてリードアドレスＲＡ
によって指定された位置から読み出し用のリードデータ
がメモリ制御信号４０ｃにしたがって読み出される。こ
のリードデータは、データバス（２）３３を介して可変
データ遅延装置２５のデータ出力部に伝達され、出力デ
ータＤ_OUTとして出力される。

【００５４】メモリブロック（１）２８からのデータの
読み出しおよびメモリブロック（２）３４への入力デー
タの書き込み時には、シーケンサ回路４０がＨレベルの
セレクタ制御信号４０ａをアドレスセレクタ部（１）３
１，アドレスセレクタ部（２）３７，ライトデータセレ
クタ部３８およびリードデータセレクタ部３９に与え
る。Ｈレベルのセレクタ制御信号４０ａが与えられたア
ドレスセレクタ部（１）３１では、出力端３１ｃを入力
端３１ｂ側に切り換えてリードアドレスＲＡを選択的に
アドレスバス（１）２６に出力する。これにより、リー
ドアドレスＲＡがメモリブロック（１）２８に供給さ
れ、メモリブロック（１）２８における読み出し位置が
指定される。一方、Ｈレベルのセレクタ制御信号４０ａ
が与えられたアドレスセレクタ部（２）３７では、出力
端３７ｃを入力端３７ａ側に切り換えてライトアドレス
ＷＡを選択的にアドレスバス（２）３２に出力する。こ
れにより、ライトアドレスＷＡがメモリブロック（２）
３４に供給され、メモリブロック（２）３４における書
き込み位置が指定される。また、Ｈレベルのセレクタ制
御信号４０ａが与えられたライトデータセレクタ部３８
では、入力端３８ａを出力端３８ｃ側に切り換えて可変
データ遅延装置２５のデータ入力部から入力された入力
データＤ_INをライトデータとしてデータバス（２）３３
に伝達する。データバス（２）３３に伝達されたライト
データは、メモリ制御信号４０ｃにしたがって、メモリ
ブロック（２）３４においてライトアドレスＷＡよって
指定された位置に書き込まれる。更に、Ｈレベルのセレ
クタ制御信号４０ａが与えられたリードセレクタ部３９
では、出力端３９ｃを入力端３９ａ側に切り換えてメモ
リブロック（１）２８においてリードアドレスＲＡによ
って指定された位置から読み出し用のリードデータがメ
モリ制御信号４０ｂにしたがって読み出される。このリ
ードデータは、データバス（１）２７を介して可変デー
タ遅延装置２５のデータ出力部に伝達され、出力データ
Ｄ_OUTとして出力される。

【００５５】次に、本実施の形態に係る可変データ遅延
装置２５の具体的な動作の一例について図５のタイミン
グチャートを参照しながら説明する。

【００５６】図５（ａ）は基準信号１５ｈを示し、図５
（ｂ）はセレクタ制御信号４０ａを示し、図５（ｃ）は
アドレスバス（１）２６上のアドレス信号を示し、図５
（ｄ）はアドレスバス（２）３２上のアドレス信号を示
している。また、図５（ｅ）はデータバス（１）２７上
のデータ信号を示し、図５（ｆ）はデータバス（２）３
３上のデータ信号を示している。

【００５７】図５（ａ）〜（ｆ）に示したように、この
例では、セレクタ制御信号２３ａは、基準信号１５ｃの
一周期毎にＨレベルとＬレベルが切り換わる信号となっ
ている。セレクタ制御信号４０ａがＬレベルである期間
中では、アドレスバス（１）２６には、アドレスセレク
タ部３１によってライトアドレスＷＡが選択的に出力さ
れ、このライトアドレスＷＡがメモリブロック（１）２
８に供給される。この例では、ライトアドレスＷＡは初
期値をｎとして、ｎ，ｎ＋１，ｎ＋２，・・・と順に増
加するようになっている。これにより、メモリブロック
（１）２８におけるデータの書き込み位置が指定され
る。また、データバス（１）２７には、可変データ遅延
装置２５のデータ入力部からの入力データＤ_INがライト
データＷＤとして出力される。この例では、ライトデー
タＷＤは、Ｗ０，Ｗ１，Ｗ２，・・・と変化するものと
する。ただし、ライトデータＷＤはライトデータセレク
タ部３８によって、データバス（１）２７とデータバス
（２）３３に交互に出力されるので、データバス（１）
２７上のライトデータＷＤは、Ｗ０，Ｗ２，Ｗ４，・・
・と変化する。メモリブロック（１）２８では、メモリ
制御信号４０ｂにしたがって、ライトデータＷ０がアド
レスｎに書き込まれ、ライトデータＷ２がアドレスｎ＋
１に書き込まれるというように、順次ライトデータＷＤ
がライトアドレスＷＡによって指定された位置に書き込
まれていく。

【００５８】一方、アドレスバス（２）３２には、アド
レスセレクタ部３７によってリードアドレスＲＡが選択
的に出力され、このリードアドレスＲＡがメモリブロッ
ク（２）３４に供給される。この例では、リードアドレ
スＲＡは初期値をｋ−１として、ｋ−１，ｋ，ｋ＋１，
・・・と順に増加するようになっている。これにより、
メモリブロック（２）３４におけるデータの読み出し位
置が指定される。また、データバス（２）３３には、メ
モリブロック（２）３４においてリードアドレスＲＡに
よって指定された位置からデータがリードデータＲＤと
して出力される。この例では、リードデータＲＤは、Ｒ
０，Ｒ２，Ｒ４，・・・と変化するものとする。このと
き、メモリブロック（２）３４では、メモリ制御信号４
０ｃにしたがって、リードデータＲ０がアドレスｋ−１
より読み出され、リードデータＲ２がアドレスｋより読
み出されるというように、順次リードデータＲＤがリー
ドアドレスＲＡによって指定された位置より読み出され
ていく。

【００５９】また、セレクタ制御信号４０ａがＨレベル
である期間中では、アドレスバス（１）２６には、アド
レスセレクタ部３１によってリードアドレスＲＡが選択
的に出力され、このリードアドレスＲＡがメモリブロッ
ク（１）２８に供給される。この例では、リードアドレ
スＲＡは初期値をｋとして、ｋ，ｋ＋１，ｋ＋２，・・
・と順に増加するようになっている。これにより、メモ
リブロック（１）２８におけるデータの読み出し位置が
指定される。また、データバス（１）２７には、メモリ
ブロック（１）２８においてリードアドレスＲＡによっ
て指定された位置からデータがリードデータＲＤとして
出力される。この例では、リードデータＲＤは、Ｒ１，
Ｒ３，Ｒ５，・・・と変化するものとする。このとき、
メモリブロック（１）２８では、メモリ制御信号４０ｂ
にしたがって、リードデータＲ１がアドレスｋより読み
出され、リードデータＲ３がアドレスｋ＋１より読み出
されるというように、順次リードデータＲＤがリードア
ドレスＲＡによって指定された位置より読み出されてい
く。

【００６０】一方、データバス（２）３３には、可変デ
ータ遅延装置２５のデータ入力部からの入力データＤ_IN
がライトデータＷＤとして出力される。この例では、ラ
イトデータＷＤは、Ｗ１，Ｗ３，Ｗ５，・・・と変化す
る。メモリブロック（２）３４では、メモリ制御信号４
０ｃにしたがって、ライトデータＷ１がアドレスｎに書
き込まれ、ライトデータＷ３がアドレスｎ＋１に書き込
まれるというように、順次ライトデータＷＤがライトア
ドレスＷＡによって指定された位置に書き込まれてい
く。

【００６１】このようにして、可変データ遅延装置２５
では、シーケンサ回路４０の出力するセレクタ制御信号
４０ａにしたがって、メモリブロック（１）２８の書き
込み動作およびメモリブロック（２）３４の読み出し動
作と、メモリブロック（１）２８の読み出し動作および
メモリブロック（２）３４の書き込み動作とが交互に行
われる。また、可変データ遅延装置２５では、ライトア
ドレスＷＡの初期値とリードアドレスＲＡの初期値の設
定によって、同一データについての書き込みから読み出
しまでの時間を任意に設定することができる。なお、こ
の設定では、ライトアドレス発生部（１）２９より発生
されるライトアドレスＷＡおよびリードアドレス発生部
（１）３０より発生されるリードアドレスＲＡの差の値
と、ライトアドレス発生部（２）３５より発生されるラ
イトアドレスＷＡおよびリードアドレス発生部（２）３
６より発生されるリードアドレスＲＡの差の値とが、同
じになるようにする。

【００６２】また、この設定において、ライトアドレス
発生部（１）２９より発生されるライトアドレスＷＡと
ライトアドレス発生部（２）３５より発生されるライト
アドレスＷＡの初期値を同じ値とし、同様にリードアド
レス発生部（１）３０より発生されるリードアドレスＲ
Ａとリードアドレス発生部（２）３６より発生されるリ
ードアドレスＲＡの初期値を同じ値にすると、可変デー
タ遅延装置２５は、同一の基準信号１５ｈの周波数で
も、第１の実施の形態に比べて２倍の転送速度でデータ
を遅延させることができる。例えば、ライトアドレス発
生部（１）２９より発生されるライトアドレスＷＡおよ
びリードアドレス発生部（１）３０より発生されるリー
ドアドレスＲＡの初期値をそれぞれ、ｎ＝２，ｋ＝０と
設定し、ライトアドレス発生部（２）３５より発生され
るライトアドレスＷＡおよびリードアドレス発生部
（２）３６より発生されるリードアドレスＲＡの初期値
をそれぞれ、ｎ＝２，ｋ＝０と設定して、可変データ遅
延装置２５の入力部から図５（ｇ）に示したように入力
データＤ０，Ｄ１，Ｄ２，Ｄ３，・・・を入力させる。
すると、図５（ｈ）に示したように、セレクタ制御信号
４０ａの２．５周期分遅れたタイミングでデータＤ０，
Ｄ１，Ｄ２，Ｄ３，・・・が出力データとして連続的に
出力される。

【００６３】可変データ遅延装置２５では、図５
（ｇ），（ｈ）と、図２（ｅ），（ｆ）とを比較すると
分かるように、可変データ遅延装置１の基準信号１５ｃ
と同じ周波数の基準信号１５ｈでも、２倍の転送速度で
入力データを遅延させて出力することができる。

【００６４】なお、図に示した例では、メモリブロック
（１）２８におけるライトアドレスとメモリブロック
（２）３４におけるライトアドレスの初期値を同じ値に
し、メモリブロック（１）２８におけるリードアドレス
とメモリブロック（２）３４におけるリードアドレスの
初期値を同じ値としたが、必ずしもこのようにする必要
はなく、メモリブロック（１）２８におけるライトアド
レスとリードアドレスとの差とメモリブロック（２）３
４におけるライトアドレスとリードアドレスとの差が等
しければよい。

【００６５】以上のように、本実施の形態によれば、Ｃ
ＰＵ１５によって、ライトアドレスＷＡとリードアドレ
スＲＡが所定の差を有し且つデータを書き込んだ順に読
み出させるように、ライトアドレスＷＡおよびリードア
ドレスＲＡを発生させ、メモリブロック（１）２８にお
ける入力データの書き込みおよびメモリブロック（２）
３４におけるデータの読み出しと、メモリブロック
（１）２８におけるデータの読み出しおよびメモリブロ
ック（２）３４における入力データの書き込みとを交互
に行わせ、メモリブロック（１）２８における入力デー
タの書き込みとメモリブロック（２）３４におけるデー
タの読み出しとを同時に行わせ、メモリブロック（１）
２８におけるデータの読み出しとメモリブロック（２）
３４における入力データの書き込みとを同時に行わせる
ようにしたので、入力データを任意の時間だけ精度良く
遅らせることができると共に、より速い転送速度で入力
データ遅延させて出力することができる。

【００６６】なお、本発明は、上記各実施の形態に限定
されず、例えば、本発明は、図３に示したようなディジ
タルデータ記録再生システムに限らず、任意のデータ遅
延量を必要とする種々のシステムに適用可能である。

【００６７】

【発明の効果】以上説明したように、請求項１記載の可
変データ遅延装置によれば、書き込みアドレスおよび読
み出しアドレスの差が所定の値を有し、データが書き込
んだ順に読み出されるように、書き込みアドレスおよび
読み出しアドレスを発生させ、これらのアドレスを選択
的に記憶手段に供給して、記憶手段に入力データの書き
込みおよびデータの読み出しを行わせることによって、
入力データを任意の時間だけ遅延させて出力するように
したので、書き込みアドレスおよび読み出しアドレスの
設定によって、データを任意の時間だけ精度良く遅らせ
ることができるという効果を奏する。

【００６８】また、請求項２記載の可変データ遅延装置
によれば、書き込みアドレスおよび読み出しアドレスの
差が所定の値を有し、データが書き込んだ順に読み出さ
れるように、書き込みアドレスおよび読み出しアドレス
を発生させ、第１の記憶手段における入力データの書き
込みおよび第２の記憶手段におけるデータの読み出し
と、第１の記憶手段におけるデータの読み出しおよび第
２の記憶手段における入力データの書き込みとを交互に
行わせることによって、第１の記憶手段における入力デ
ータの書き込みと第２の記憶手段におけるデータの読み
出しとを同時に行わせ、第１の記憶手段におけるデータ
の読み出しと第２の記憶手段における入力データの書き
込みとを同時に行わせるようにしたので、入力データを
任意の時間だけ精度良く遅らせることができると共に、
より速い転送速度で入力データを遅延させて出力するこ
とができるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る可変データ遅
延装置の構成を示すブロック図である。

【図２】本発明の第１の実施の形態に係る可変データ遅
延装置の動作の一例を説明するための説明図である。

【図３】本発明の第１の実施の形態に係る可変データ遅
延装置が使用されるディジタルデータ記録再生システム
の構成を示すブロック図である。

【図４】本発明の第２の実施の形態に係る可変データ遅
延装置の構成を示すブロック図である。

【図５】本発明の第２の実施の形態に係る可変データ遅
延装置の動作の一例を説明するための説明図である。

【符号の説明】

１…可変データ遅延装置、１２…可変データ遅延部、１
５…ＣＰＵ、１６…アドレスバス、１７…データバス、
１８…メモリブロック、１９…ライトアドレス発生部、
２０…リードアドレス発生部、２１…アドレスセレクタ
部、２２…データセレクタ部、２３…シーケンサ回路。

Claims

【特許請求の範囲】

【請求項１】アドレスによって書き込みおよび読み出
し位置が特定され、データを記録するための記憶手段
と、この記憶手段における書き込みアドレスを発生する書き
込みアドレス発生手段と、前記記憶手段における読み出しアドレスを発生する読み
出しアドレス発生手段と、書き込みアドレスおよび読み出しアドレスの差が所定の
値を有し、データが書き込んだ順に読み出されるよう
に、前記書き込みアドレス発生手段および読み出しアド
レス発生手段に書き込みアドレスおよび読み出しアドレ
スを発生させ、これらのアドレスを選択的に前記記憶手
段に供給して、前記記憶手段に入力データの書き込みお
よびデータの読み出しを行わせることによって、入力デ
ータを任意の時間だけ遅延させて出力させる書き込み読
み出し制御手段とを備えたことを特徴とする可変データ
遅延装置。
【請求項２】アドレスによって書き込みおよび読み出
し位置が特定される第１の記憶手段と、前記第１の記憶手段における書き込みアドレスを発生す
る第１の書き込みアドレス発生手段と、前記第１の記憶手段における読み出しアドレスを発生す
る第１の読み出しアドレス発生手段と、アドレスによって書き込みおよび読み出し位置が特定さ
れる第２の記憶手段と、前記第２の記憶手段における書き込みアドレスを発生す
る第２の書き込みアドレス発生手段と、前記第２の記憶手段における読み出しアドレスを発生す
る第２の読み出しアドレス発生手段と、書き込みアドレスおよび読み出しアドレスの差が所定の
値を有し、データが書き込んだ順に読み出されるよう
に、前記第１の書き込みアドレス発生手段、第１の読み
出しアドレス発生手段、第２の書き込みアドレス発生手
段および第２の読み出しアドレス発生手段にそれぞれア
ドレスを発生させ、これらのアドレスを選択的に前記第
１の記憶手段および第２の記憶手段に供給して、前記第
１の記憶手段における入力データの書き込みおよび前記
第２の記憶手段におけるデータの読み出しと、前記第１
の記憶手段におけるデータの読み出しおよび前記第２の
記憶手段における入力データの書き込みとを交互に行わ
せることによって、入力データを所定の時間だけ遅延さ
せて出力させる書き込み読み出し制御手段とを備えたこ
とを特徴とする可変データ遅延装置。