JPH117774A - メモリ装置 - Google Patents
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- JPH117774A JPH117774A JP9156520A JP15652097A JPH117774A JP H117774 A JPH117774 A JP H117774A JP 9156520 A JP9156520 A JP 9156520A JP 15652097 A JP15652097 A JP 15652097A JP H117774 A JPH117774 A JP H117774A
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Abstract
(57)【要約】
【課題】面積を増大させることなく読出周期を高速化す
るとと共に低消費電力化を図る。 【解決手段】電位制御回路４Ａが、基準読出信号ＲＯの
供給に応答して導通し保持信号ｄ１を接地Ｇの電位に接
続するＮチャネルＭＯＳ型トランジスタＮ４２を備え
る。
るとと共に低消費電力化を図る。 【解決手段】電位制御回路４Ａが、基準読出信号ＲＯの
供給に応答して導通し保持信号ｄ１を接地Ｇの電位に接
続するＮチャネルＭＯＳ型トランジスタＮ４２を備え
る。
Description
【０００１】
【発明の属する技術分野】本発明はメモリ装置に関し、
特にＣＭＯＳ形のランダムアクセスメモリ（ＲＡＭ）で
あるメモリ装置に関する。
特にＣＭＯＳ形のランダムアクセスメモリ（ＲＡＭ）で
あるメモリ装置に関する。
【０００２】
【従来の技術】従来、この種のメモリ装置においては高
速動作を要求される場合、メモリ装置に流す電流を大き
くして駆動用トランジスタの電流能力を増加させる方法
が一般的である。しかし、この方法は消費電力の増加を
招く。
速動作を要求される場合、メモリ装置に流す電流を大き
くして駆動用トランジスタの電流能力を増加させる方法
が一般的である。しかし、この方法は消費電力の増加を
招く。
【０００３】従来のスタティックＲＡＭ（ＳＲＡＭ）型
式のメモリ装置をブロックで示す図３を参照すると、こ
の従来のメモリ装置は、行，列のマトリクス状に配列し
た複数のメモリセルと、行方向に配列し列方向の複数の
メモリセルの読出データを出力する複数の読出用のデー
タ線とを有し、その１本のデータ線、代表してデータ線
Ｄ１には上記列方向の複数のメモリセル、ここでは代表
してメモリセルＭ１，Ｍ２の各々のデータを読出し用の
データ線Ｄ１に出力する読出回路１，２と、入力がデー
タ線Ｄ１に接続しこのデータ線Ｄ１の保持信号ｄ１を反
転して出力信号ＤＯを出力するインバータ３と、データ
線Ｄ１の終端に接続しこのデータ線Ｄ１の電位を一定に
保持する電位制御回路４とを備える。
式のメモリ装置をブロックで示す図３を参照すると、こ
の従来のメモリ装置は、行，列のマトリクス状に配列し
た複数のメモリセルと、行方向に配列し列方向の複数の
メモリセルの読出データを出力する複数の読出用のデー
タ線とを有し、その１本のデータ線、代表してデータ線
Ｄ１には上記列方向の複数のメモリセル、ここでは代表
してメモリセルＭ１，Ｍ２の各々のデータを読出し用の
データ線Ｄ１に出力する読出回路１，２と、入力がデー
タ線Ｄ１に接続しこのデータ線Ｄ１の保持信号ｄ１を反
転して出力信号ＤＯを出力するインバータ３と、データ
線Ｄ１の終端に接続しこのデータ線Ｄ１の電位を一定に
保持する電位制御回路４とを備える。
【０００４】読出回路１は、ソースを電源ＶＤＤに接続
しゲートに読出信号ＲＡの供給を受けるＰチャネルＭＯ
Ｓ型のトランジスタＰ１１と、ソースをトランジスタＰ
１１のドレインにドレインをデータ線Ｄ１にゲートをメ
モリセルＭ１にそれぞれ接続したＰチャネルＭＯＳ型ト
ランジスタＰ１２とを備える。
しゲートに読出信号ＲＡの供給を受けるＰチャネルＭＯ
Ｓ型のトランジスタＰ１１と、ソースをトランジスタＰ
１１のドレインにドレインをデータ線Ｄ１にゲートをメ
モリセルＭ１にそれぞれ接続したＰチャネルＭＯＳ型ト
ランジスタＰ１２とを備える。
【０００５】読出回路２は、ソースを電源ＶＤＤに接続
しゲートに読出信号ＲＢの供給を受けるＰチャネルＭＯ
Ｓ型のトランジスタＰ２１と、ソースをトランジスタＰ
２１のドレインにドレインをデータ線Ｄ１にゲートをメ
モリセルＭ２にそれぞれ接続したＰチャネルＭＯＳ型ト
ランジスタＰ２２とを備える。
しゲートに読出信号ＲＢの供給を受けるＰチャネルＭＯ
Ｓ型のトランジスタＰ２１と、ソースをトランジスタＰ
２１のドレインにドレインをデータ線Ｄ１にゲートをメ
モリセルＭ２にそれぞれ接続したＰチャネルＭＯＳ型ト
ランジスタＰ２２とを備える。
【０００６】電位制御回路４はドレインをデータ線Ｄ１
にソースを接地電位Ｇにそれぞれ接続しゲートに基準電
圧ＶＲの供給を受けるＮチャネルＭＯＳ型のトランジス
タＮ４１を備える。
にソースを接地電位Ｇにそれぞれ接続しゲートに基準電
圧ＶＲの供給を受けるＮチャネルＭＯＳ型のトランジス
タＮ４１を備える。
【０００７】次に、図３及び各部動作波形をタイムチャ
ートで示す図４を参照して、従来のメモリ装置の動作に
ついて説明すると、まず、基本読出信号ＲＯは時間Ｔ
Ｂ，ＴＤのとき’０’となる信号であり、この信号ＲＯ
に同期して読出信号ＲＡ，ＲＢが変化するものとする。
メモリセルＭ１の保持データを’１’とすると、時間Ｔ
Ｂにて、読出信号ＲＡが’０’で他の読出信号が’１’
のとき、トランジスタＰ１１がオン状態になる。しか
し、メモリセルＭ１が’１’を出力しているため、トラ
ンジスタＰ１２はオフ状態である。したがって、データ
線Ｄ１の保持信号ｄ１の電位は電位制御回路４のトラン
ジスタＮ４１の一定インピーダンスより、接地電位Ｇと
なることから、この保持信号ｄ１は’０’となり、イン
バータ３の出力ＤＯは’１’となる。
ートで示す図４を参照して、従来のメモリ装置の動作に
ついて説明すると、まず、基本読出信号ＲＯは時間Ｔ
Ｂ，ＴＤのとき’０’となる信号であり、この信号ＲＯ
に同期して読出信号ＲＡ，ＲＢが変化するものとする。
メモリセルＭ１の保持データを’１’とすると、時間Ｔ
Ｂにて、読出信号ＲＡが’０’で他の読出信号が’１’
のとき、トランジスタＰ１１がオン状態になる。しか
し、メモリセルＭ１が’１’を出力しているため、トラ
ンジスタＰ１２はオフ状態である。したがって、データ
線Ｄ１の保持信号ｄ１の電位は電位制御回路４のトラン
ジスタＮ４１の一定インピーダンスより、接地電位Ｇと
なることから、この保持信号ｄ１は’０’となり、イン
バータ３の出力ＤＯは’１’となる。
【０００８】次に、メモリセルＭ２の保持データを’
０’とする。時間ＴＤにて、読出信号ＲＢが’０’で他
の読出信号が’１’のとき、トランジスタＰ２１がオン
状態になる。また、メモリセルＭ２が’０’を出力して
いるため、トランジスタＰ２２もオン状態である。した
がって、データ線Ｄ１の保持信号ｄ１の電位はトランジ
スタＰ２１，Ｐ２２の合成インピーダンスとトランジス
タＮ４１のインピーダンスとから成る分圧回路の分圧比
により決定される。この時、トランジスタＰ２１，Ｐ２
２の合成インピーダンスはトランジスタＮ４１のインピ
ーダンスよりはるかに小さいため、保持信号ｄ１は’
１’となり、インバータ３の出力ＤＯは’０’となる。
０’とする。時間ＴＤにて、読出信号ＲＢが’０’で他
の読出信号が’１’のとき、トランジスタＰ２１がオン
状態になる。また、メモリセルＭ２が’０’を出力して
いるため、トランジスタＰ２２もオン状態である。した
がって、データ線Ｄ１の保持信号ｄ１の電位はトランジ
スタＰ２１，Ｐ２２の合成インピーダンスとトランジス
タＮ４１のインピーダンスとから成る分圧回路の分圧比
により決定される。この時、トランジスタＰ２１，Ｐ２
２の合成インピーダンスはトランジスタＮ４１のインピ
ーダンスよりはるかに小さいため、保持信号ｄ１は’
１’となり、インバータ３の出力ＤＯは’０’となる。
【０００９】さらに、時間ＴＥにおいて、読出信号ＲＢ
を’１’とした場合、トランジスタＰ２１，Ｐ２２は共
にオフ、データ線Ｄ１の保持信号ｄ１の電位は、データ
線Ｄ１の寄生容量とトランジスタＮ４１のインピーダン
スとから成る時定数で放電し接地電位Ｇに達する。
を’１’とした場合、トランジスタＰ２１，Ｐ２２は共
にオフ、データ線Ｄ１の保持信号ｄ１の電位は、データ
線Ｄ１の寄生容量とトランジスタＮ４１のインピーダン
スとから成る時定数で放電し接地電位Ｇに達する。
【００１０】この従来のメモリ装置の第１の問題点は、
高速周期で読出しを行う場合、消費電力と面積の増加を
招くことである。
高速周期で読出しを行う場合、消費電力と面積の増加を
招くことである。
【００１１】その理由は、時間ＴＥに示すように、デー
タ読出し後のデータ線Ｄ１の保持信号ｄ１が’１’であ
る場合、この保持信号ｄ１は、データ線Ｄ１の寄生容量
とトランジスタＮ４１のインピーダンスとの時定数によ
り決定される放電時間で接地電位Ｇへ放電し、次のデー
タの読出可能な状態になる。したがって高速周期で読出
しを行う場合、この時定数を小さくする必要があるが、
データ線Ｄ１の寄生容量を小さくするのは限界があるの
で、電位制御回路４のトランジスタＮ４１のインピーダ
ンスを小さくしなければならない。しかしトランジスタ
Ｎ４１のインピーダンスを小さくすると時間ＴＤにおけ
る定常電流が大きくなり、消費電力を増加させる。
タ読出し後のデータ線Ｄ１の保持信号ｄ１が’１’であ
る場合、この保持信号ｄ１は、データ線Ｄ１の寄生容量
とトランジスタＮ４１のインピーダンスとの時定数によ
り決定される放電時間で接地電位Ｇへ放電し、次のデー
タの読出可能な状態になる。したがって高速周期で読出
しを行う場合、この時定数を小さくする必要があるが、
データ線Ｄ１の寄生容量を小さくするのは限界があるの
で、電位制御回路４のトランジスタＮ４１のインピーダ
ンスを小さくしなければならない。しかしトランジスタ
Ｎ４１のインピーダンスを小さくすると時間ＴＤにおけ
る定常電流が大きくなり、消費電力を増加させる。
【００１２】また、データ線Ｄ１の電位すなわち保持信
号ｄ１の電位は、読出回路１のトランジスタＰ１１，Ｐ
１２の合成インピーダンスと電位制御回路４のトランジ
スタＮ４１のインピーダンスとから成る分圧回路の分圧
比により決定されるので、トランジスタＮ１のインピー
ダンスを小さくすると、それ以上にトランジスタＰ１
１，Ｐ１２の合成インピーダンスを小さくする必要があ
る。１つのデータ線Ｄ１には、読出回路１，２，・・・
と読出回路が複数、したがってトランジスタＰ１１，Ｐ
２２が複数個存在しているので、これらトランジスタＰ
１１，Ｐ１２の合成インピーダンスを小さくするために
トランジスタサイズすなわち面積を大きくすると、メモ
リ装置全体の面積に大きく影響を与えてしまう。
号ｄ１の電位は、読出回路１のトランジスタＰ１１，Ｐ
１２の合成インピーダンスと電位制御回路４のトランジ
スタＮ４１のインピーダンスとから成る分圧回路の分圧
比により決定されるので、トランジスタＮ１のインピー
ダンスを小さくすると、それ以上にトランジスタＰ１
１，Ｐ１２の合成インピーダンスを小さくする必要があ
る。１つのデータ線Ｄ１には、読出回路１，２，・・・
と読出回路が複数、したがってトランジスタＰ１１，Ｐ
２２が複数個存在しているので、これらトランジスタＰ
１１，Ｐ１２の合成インピーダンスを小さくするために
トランジスタサイズすなわち面積を大きくすると、メモ
リ装置全体の面積に大きく影響を与えてしまう。
【００１３】第２の問題点は、データ出力用のインバー
タ３の貫通電流が大きいということである。
タ３の貫通電流が大きいということである。
【００１４】その理由は、データ線Ｄ１の保持信号ｄ１
の電位の放電時間は、データ線Ｄ１の寄生容量とトラン
ジスタＮ４１のインピーダンスとの時定数により決定さ
れるので、この時定数が大きい場合、インバータ３の入
力となる保持信号ｄ１の接地電位Ｇへの放電時間が長く
なり、インバータ３の貫通電流が大きくなってしまう。
この貫通電流の例としては、後述の本発明の実施の形態
と同一条件で１．１６ｍＡとなる。
の電位の放電時間は、データ線Ｄ１の寄生容量とトラン
ジスタＮ４１のインピーダンスとの時定数により決定さ
れるので、この時定数が大きい場合、インバータ３の入
力となる保持信号ｄ１の接地電位Ｇへの放電時間が長く
なり、インバータ３の貫通電流が大きくなってしまう。
この貫通電流の例としては、後述の本発明の実施の形態
と同一条件で１．１６ｍＡとなる。
【００１５】
【発明が解決しようとする課題】上述した従来のメモリ
装置は、高速周期で読出しを行う場合、データ線の保持
信号電位の放電時間がデータ線の寄生容量と電位制御回
路の放電用トランジスタのインピーダンスとから成る時
定数により決定されるので、放電時間低減のため上記放
電用トランジスタのインピーダンスの低下のためトラン
ジスタ電流を増加させる必要があり、このトランジスタ
の定常電流が大きくなり、消費電力が大きくなるという
欠点があった。
装置は、高速周期で読出しを行う場合、データ線の保持
信号電位の放電時間がデータ線の寄生容量と電位制御回
路の放電用トランジスタのインピーダンスとから成る時
定数により決定されるので、放電時間低減のため上記放
電用トランジスタのインピーダンスの低下のためトラン
ジスタ電流を増加させる必要があり、このトランジスタ
の定常電流が大きくなり、消費電力が大きくなるという
欠点があった。
【００１６】また、上記放電用トランジスタのトランジ
スタサイズを増大させる必要があり、それ以上に複数存
在する読出回路の各トランジスタサイズを増大させる必
要があることから、メモリ装置全体の面積が増大すると
いう欠点があった。
スタサイズを増大させる必要があり、それ以上に複数存
在する読出回路の各トランジスタサイズを増大させる必
要があることから、メモリ装置全体の面積が増大すると
いう欠点があった。
【００１７】さらに、データ線の保持信号の電位の放電
時間は、データ線の寄生容量と電位制御回路のトランジ
スタのインピーダンスとの時定数により決定されるの
で、この時定数が大きい場合、出力用インバータの入力
となる上記保持信号の接地電位への放電時間が長くな
り、上記出力用インバータの貫通電流が大きくなるとい
う欠点があった。
時間は、データ線の寄生容量と電位制御回路のトランジ
スタのインピーダンスとの時定数により決定されるの
で、この時定数が大きい場合、出力用インバータの入力
となる上記保持信号の接地電位への放電時間が長くな
り、上記出力用インバータの貫通電流が大きくなるとい
う欠点があった。
【００１８】本発明の目的は、面積を増大させることな
く読出周期を高速化するとと共に低消費電力化を図った
メモリ装置を提供することにある。
く読出周期を高速化するとと共に低消費電力化を図った
メモリ装置を提供することにある。
【００１９】
【課題を解決するための手段】本発明のメモリ装置は、
行，列のマトリクス状に配列した複数のメモリセルと、
行方向に配列し列方向の複数のメモリセルの読出データ
を出力する複数の読出用のデータ線とを有し、基準読出
信号に同期した第１，第２の読出信号の各々の供給に応
答して前記データ線の各々に前記列方向の第１，第２の
メモリセルの各々のデータを前記データ線に出力する第
１，第２の読出回路と、入力が前記データ線に接続しこ
のデータ線の保持信号を反転して出力信号を出力するイ
ンバータと、前記データ線の終端に接続し前記読出デー
タの供給に応答して前記保持信号の電位を制御する電位
制御回路とを備えるメモリ装置において、前記電位制御
回路が、前記基準読出信号の供給に応答して導通し前記
保持信号を第１の電源に接続するスイッチ手段を備えて
構成されている。
行，列のマトリクス状に配列した複数のメモリセルと、
行方向に配列し列方向の複数のメモリセルの読出データ
を出力する複数の読出用のデータ線とを有し、基準読出
信号に同期した第１，第２の読出信号の各々の供給に応
答して前記データ線の各々に前記列方向の第１，第２の
メモリセルの各々のデータを前記データ線に出力する第
１，第２の読出回路と、入力が前記データ線に接続しこ
のデータ線の保持信号を反転して出力信号を出力するイ
ンバータと、前記データ線の終端に接続し前記読出デー
タの供給に応答して前記保持信号の電位を制御する電位
制御回路とを備えるメモリ装置において、前記電位制御
回路が、前記基準読出信号の供給に応答して導通し前記
保持信号を第１の電源に接続するスイッチ手段を備えて
構成されている。
【００２０】
【発明の実施の形態】次に、本発明の実施の形態を図３
と共通の構成要素には共通の参照文字／数字を付して同
様にブロックで示す図１を参照すると、この図に示す本
実施の形態のメモリ装置は、従来と共通の複数のデータ
線を代表するデータ線Ｄ１と、複数のメモリセルを代表
するメモリセルＭ１，Ｍ２と、読出回路１，２と、イン
バータ３とに加えて、電位制御回路４の代わりにドレイ
ン及びソースをトランジスタＮ４１と並列接続しゲート
に基準読出信号ＲＯの供給を受けるＮチャネルＭＯＳ型
のトランジスタＮ４２を備えデータ線Ｄ１の終端に接続
しこのデータ線Ｄ１の電位を一定に保持する電位制御回
路４Ａを備える。
と共通の構成要素には共通の参照文字／数字を付して同
様にブロックで示す図１を参照すると、この図に示す本
実施の形態のメモリ装置は、従来と共通の複数のデータ
線を代表するデータ線Ｄ１と、複数のメモリセルを代表
するメモリセルＭ１，Ｍ２と、読出回路１，２と、イン
バータ３とに加えて、電位制御回路４の代わりにドレイ
ン及びソースをトランジスタＮ４１と並列接続しゲート
に基準読出信号ＲＯの供給を受けるＮチャネルＭＯＳ型
のトランジスタＮ４２を備えデータ線Ｄ１の終端に接続
しこのデータ線Ｄ１の電位を一定に保持する電位制御回
路４Ａを備える。
【００２１】次に、図１及び各部動作波形をタイムチャ
ートで示す図２を参照して本実施の形態の動作について
説明すると、従来と同様に、まず、基本読出信号ＲＯは
時間ＴＢ，ＴＤ，・・・のとき’０’となる信号であ
り、読出信号ＲＡ，ＲＢは、各々のアドレス選択信号と
この信号ＲＯに同期した信号であり、’０’のとき対応
する読出回路１，２のトランジスタＰ１１，Ｐ１２をオ
ン状態にする。
ートで示す図２を参照して本実施の形態の動作について
説明すると、従来と同様に、まず、基本読出信号ＲＯは
時間ＴＢ，ＴＤ，・・・のとき’０’となる信号であ
り、読出信号ＲＡ，ＲＢは、各々のアドレス選択信号と
この信号ＲＯに同期した信号であり、’０’のとき対応
する読出回路１，２のトランジスタＰ１１，Ｐ１２をオ
ン状態にする。
【００２２】ここで初期条件としてメモリセルＭ１の保
持データを’１’、メモリセルＭ２の保持データを’
０’とする。
持データを’１’、メモリセルＭ２の保持データを’
０’とする。
【００２３】まず、時間ＴＡのとき、基本読出信号ＲＯ
は’１’であり、したがって、アドレス選択と無関係に
読出信号ＲＡ，ＲＢは’１’である。これにより、読出
回路１，２の各々のトランジスタＰ１１，Ｐ２１はオフ
状態であり、電位保持回路４ＡのトランジスタＮ４１は
基準電圧ＶＲで設定される比較的高い定インピーダンス
で導通し、一方、トランジスタＮ４２は基本読出信号Ｒ
Ｏの’１’に応答して導通してトランジスタＮ４１より
低いインピーダンスでデータ線Ｄ１を接地電位Ｅに接続
する。これにより、データ線Ｄ１の保持電位ｄ１は’
０’となり、出力用のインバータ３の出力ＤＯは’１’
となる。
は’１’であり、したがって、アドレス選択と無関係に
読出信号ＲＡ，ＲＢは’１’である。これにより、読出
回路１，２の各々のトランジスタＰ１１，Ｐ２１はオフ
状態であり、電位保持回路４ＡのトランジスタＮ４１は
基準電圧ＶＲで設定される比較的高い定インピーダンス
で導通し、一方、トランジスタＮ４２は基本読出信号Ｒ
Ｏの’１’に応答して導通してトランジスタＮ４１より
低いインピーダンスでデータ線Ｄ１を接地電位Ｅに接続
する。これにより、データ線Ｄ１の保持電位ｄ１は’
０’となり、出力用のインバータ３の出力ＤＯは’１’
となる。
【００２４】次に、時間ＴＢにて、基本読出信号ＲＯ
は’１’となり、このときアドレス選択に対応して読出
信号ＲＡが’０’、読出信号ＲＢが’１’であるとす
る。読出回路１のトランジスタＰ１１は読出信号ＲＡ
の’１’に応答してオン状態になるがトランジスタＰ１
２はメモリセルＭ１の保持データの’１’に応答してオ
フ状態となる。また、読出回路２のトランジスタＰ２
１，Ｐ２２は共にオフ状態である。電位保持回路４Ａの
トランジスタＮ４１は定インピーダンスで導通し、一
方、トランジスタＮ４２は基本読出信号ＲＯの’０’に
応答して遮断状態となりしたがってトランジスタＮ４１
の定インピーダンスでデータ線Ｄ１を接地電位Ｅに接続
する。これにより、データ線Ｄ１の保持電位ｄ１は’
０’となり、出力用のインバータ３の出力ＤＯは’１’
となる。
は’１’となり、このときアドレス選択に対応して読出
信号ＲＡが’０’、読出信号ＲＢが’１’であるとす
る。読出回路１のトランジスタＰ１１は読出信号ＲＡ
の’１’に応答してオン状態になるがトランジスタＰ１
２はメモリセルＭ１の保持データの’１’に応答してオ
フ状態となる。また、読出回路２のトランジスタＰ２
１，Ｐ２２は共にオフ状態である。電位保持回路４Ａの
トランジスタＮ４１は定インピーダンスで導通し、一
方、トランジスタＮ４２は基本読出信号ＲＯの’０’に
応答して遮断状態となりしたがってトランジスタＮ４１
の定インピーダンスでデータ線Ｄ１を接地電位Ｅに接続
する。これにより、データ線Ｄ１の保持電位ｄ１は’
０’となり、出力用のインバータ３の出力ＤＯは’１’
となる。
【００２５】次に、時間ＴＣでは、基本読出信号ＲＯ
は’１’であり時間ＴＡと同一動作を行う。
は’１’であり時間ＴＡと同一動作を行う。
【００２６】次に、時間ＴＤのときは、基本読出信号Ｒ
Ｏは’０’であり、このとき時間ＴＢと逆にアドレス選
択に対応して読出信号ＲＡが’１’、読出信号ＲＢが’
０’であるとする。読出回路１のトランジスタＰ１１，
Ｐ１２は読出信号ＲＡの’１’に応答してオフ状態であ
る。また、読出回路２のトランジスタＰ２１は読出信号
ＲＢの’０’に応答してオン状態になり、さらにメモリ
セルＭ２の保持データの’０’に応答してトランジスタ
Ｐ２２もオン状態となる。電位保持回路４Ａのトランジ
スタＮ４１は定インピーダンスで導通し、一方、トラン
ジスタＮ４２は基本読出信号ＲＯの’０’に応答して遮
断状態となりしたがってトランジスタＮ４１の定インピ
ーダンスでデータ線Ｄ１を接地電位Ｅに接続する。これ
により、データ線Ｄ１の保持電位ｄ１は、従来と同様
に、トランジスタＰ２１，Ｐ２２の合成インピーダンス
とこの合成インピーダンスより大きいトランジスタＮ４
１のインピーダンスとから成る分圧回路の分電圧で’
１’となり、出力用のインバータ３の出力ＤＯは’０’
となる。
Ｏは’０’であり、このとき時間ＴＢと逆にアドレス選
択に対応して読出信号ＲＡが’１’、読出信号ＲＢが’
０’であるとする。読出回路１のトランジスタＰ１１，
Ｐ１２は読出信号ＲＡの’１’に応答してオフ状態であ
る。また、読出回路２のトランジスタＰ２１は読出信号
ＲＢの’０’に応答してオン状態になり、さらにメモリ
セルＭ２の保持データの’０’に応答してトランジスタ
Ｐ２２もオン状態となる。電位保持回路４Ａのトランジ
スタＮ４１は定インピーダンスで導通し、一方、トラン
ジスタＮ４２は基本読出信号ＲＯの’０’に応答して遮
断状態となりしたがってトランジスタＮ４１の定インピ
ーダンスでデータ線Ｄ１を接地電位Ｅに接続する。これ
により、データ線Ｄ１の保持電位ｄ１は、従来と同様
に、トランジスタＰ２１，Ｐ２２の合成インピーダンス
とこの合成インピーダンスより大きいトランジスタＮ４
１のインピーダンスとから成る分圧回路の分電圧で’
１’となり、出力用のインバータ３の出力ＤＯは’０’
となる。
【００２７】次に、時間Ｅのときは基本読出信号ＲＯ
は’１’であり、したがって、アドレス選択と無関係に
読出信号ＲＡ，ＲＢは’１’となる。時間Ａと同様に読
出回路１，２の各々のトランジスタＰ１１，Ｐ２１はオ
フ状態であり、電位保持回路４ＡのトランジスタＮ４１
は定インピーダンスで導通し、一方、トランジスタＮ４
２は基本読出信号ＲＯの’１’に応答して導通して低イ
ンピーダンスでデータ線Ｄ１を接地電位Ｅに接続する。
これにより、データ線Ｄ１の保持電位ｄ１は、短時間で
放電して’０’となり、この保持電位ｄ１の’０’に応
答してインバータ３の出力ＤＯは’１’となる。
は’１’であり、したがって、アドレス選択と無関係に
読出信号ＲＡ，ＲＢは’１’となる。時間Ａと同様に読
出回路１，２の各々のトランジスタＰ１１，Ｐ２１はオ
フ状態であり、電位保持回路４ＡのトランジスタＮ４１
は定インピーダンスで導通し、一方、トランジスタＮ４
２は基本読出信号ＲＯの’１’に応答して導通して低イ
ンピーダンスでデータ線Ｄ１を接地電位Ｅに接続する。
これにより、データ線Ｄ１の保持電位ｄ１は、短時間で
放電して’０’となり、この保持電位ｄ１の’０’に応
答してインバータ３の出力ＤＯは’１’となる。
【００２８】次に、時間ＴＦでは、基本読出信号ＲＯ
は’１’であり時間ＴＡと同一動作を行う。
は’１’であり時間ＴＡと同一動作を行う。
【００２９】次に、本実施の形態の詳細について具体的
な数値例を挙げて説明すると、電源ＶＤＤを３Ｖとし、
トランジスタＰ１１，Ｐ１２，Ｐ２１，Ｐ２２の各々の
ゲート幅Ｗ，ゲート長Ｌをそれぞれ１０μｍ，１μｍと
する。トランジスタＮ４１のゲート幅Ｗ，ゲート長Ｌを
それぞれ５μｍ，２０μｍとする。基準電圧ＶＲを０．
９Ｖとし、トランジスタＮ４２のゲート幅Ｗ，ゲート長
Ｌをそれぞれ１０μｍ，１μｍとする。読出信号ＲＡ，
ＲＢ，基本読出信号ＲＯの各々のデータ’１’のとき３
Ｖ、データ’０’のとき０Ｖとする。メモリセルＭ１，
Ｍ２，インバータ３を構成するＰ型ＭＯＳトランジスタ
のゲート幅Ｗ，ゲート長Ｌをそれぞれ２０μｍ，１μｍ
とし、Ｎ型ＭＯＳトランジスタのゲート幅Ｗ，ゲート長
Ｌをそれぞれ１０μｍ，１μｍとする。また、データ線
Ｄ１の寄生容量を２ｐＦとする。
な数値例を挙げて説明すると、電源ＶＤＤを３Ｖとし、
トランジスタＰ１１，Ｐ１２，Ｐ２１，Ｐ２２の各々の
ゲート幅Ｗ，ゲート長Ｌをそれぞれ１０μｍ，１μｍと
する。トランジスタＮ４１のゲート幅Ｗ，ゲート長Ｌを
それぞれ５μｍ，２０μｍとする。基準電圧ＶＲを０．
９Ｖとし、トランジスタＮ４２のゲート幅Ｗ，ゲート長
Ｌをそれぞれ１０μｍ，１μｍとする。読出信号ＲＡ，
ＲＢ，基本読出信号ＲＯの各々のデータ’１’のとき３
Ｖ、データ’０’のとき０Ｖとする。メモリセルＭ１，
Ｍ２，インバータ３を構成するＰ型ＭＯＳトランジスタ
のゲート幅Ｗ，ゲート長Ｌをそれぞれ２０μｍ，１μｍ
とし、Ｎ型ＭＯＳトランジスタのゲート幅Ｗ，ゲート長
Ｌをそれぞれ１０μｍ，１μｍとする。また、データ線
Ｄ１の寄生容量を２ｐＦとする。
【００３０】ここでＰチャネル型ＭＯＳトランジスタの
オン抵抗ＲｏｎＰとＮチャネル型ＭＯＳトランジスタの
オン抵抗ＲｏｎＮは、正孔の移動度μＰを３４３ｃｍ2
／Ｖｓ，電子の移動度μＮを９１７ｃｍ2／Ｖｓ，酸化
膜容量Ｃｏｘを１．１５×１０-7Ｆ／ｃｍ2、ＶＧをゲ
ート電圧（Ｖ）、Ｖｔをしきい値電圧とすると次式で求
められる。 ＲｏｎＰ＝｛（μＰ×Ｃｏｘ×（Ｗ／Ｌ）×（ＶＧ−Ｖｔ）｝-1・・・・（１） ＲｏｎＮ＝｛（μＮ×Ｃｏｘ×（Ｗ／Ｌ）×（ＶＧ−Ｖｔ）｝-1・・・・（２） ここで、しきい値電圧ＶｔをＰチャネルＭＯＳ型トラン
ジスタで０．７Ｖ，ＮチャネルＭＯＳ型トランジスタで
０．６Ｖとする。
オン抵抗ＲｏｎＰとＮチャネル型ＭＯＳトランジスタの
オン抵抗ＲｏｎＮは、正孔の移動度μＰを３４３ｃｍ2
／Ｖｓ，電子の移動度μＮを９１７ｃｍ2／Ｖｓ，酸化
膜容量Ｃｏｘを１．１５×１０-7Ｆ／ｃｍ2、ＶＧをゲ
ート電圧（Ｖ）、Ｖｔをしきい値電圧とすると次式で求
められる。 ＲｏｎＰ＝｛（μＰ×Ｃｏｘ×（Ｗ／Ｌ）×（ＶＧ−Ｖｔ）｝-1・・・・（１） ＲｏｎＮ＝｛（μＮ×Ｃｏｘ×（Ｗ／Ｌ）×（ＶＧ−Ｖｔ）｝-1・・・・（２） ここで、しきい値電圧ＶｔをＰチャネルＭＯＳ型トラン
ジスタで０．７Ｖ，ＮチャネルＭＯＳ型トランジスタで
０．６Ｖとする。
【００３１】式（１），（２）より、読出回路１，２の
トランジスタＰ１１，Ｐ１２，Ｐ２１，Ｐ２２のオン抵
抗ＲｏｎＰは１．１ＫΩとなる。また、電位制御回路４
ＡのトランジスタＮ４１のオン抵抗ＲｏｎＮは１２６．
４ＫΩ、トランジスタＮ４２のオン抵抗ＲｏｎＮは０．
３９５ＫΩとなる。
トランジスタＰ１１，Ｐ１２，Ｐ２１，Ｐ２２のオン抵
抗ＲｏｎＰは１．１ＫΩとなる。また、電位制御回路４
ＡのトランジスタＮ４１のオン抵抗ＲｏｎＮは１２６．
４ＫΩ、トランジスタＮ４２のオン抵抗ＲｏｎＮは０．
３９５ＫΩとなる。
【００３２】図１，図２を再度参照すると、時間ＴＤの
時、トランジスタＰ２１，Ｐ２２の合成インピーダンス
は２．２ＫΩでデータ線Ｄ１の寄生容量は２ｐＦである
ので、充電時間はこれらインピーダンスと容量の時定数
４．４ｎｓで規定される。また、トランジスタＰ２１，
Ｐ２２の合成インピーダンス２．２ＫΩとトランジスタ
Ｎ４１の定インピーダンス１２６．４ＫΩから成る分圧
回路の分電圧として、データ線Ｄ１の保持電位ｄ１は
２．９５Ｖとなる。したがって、インバータ３はデータ
線Ｄ１の電位を’１’と認識し、この認識結果に応答し
て出力ＤＯを’０’とする。また、この状態で定常的に
電源ＶＤＤより、トランジスタＰ２１，Ｐ２２，Ｎ４１
を経由して貫通電流が流れ、その値は２３．３μＡであ
る。
時、トランジスタＰ２１，Ｐ２２の合成インピーダンス
は２．２ＫΩでデータ線Ｄ１の寄生容量は２ｐＦである
ので、充電時間はこれらインピーダンスと容量の時定数
４．４ｎｓで規定される。また、トランジスタＰ２１，
Ｐ２２の合成インピーダンス２．２ＫΩとトランジスタ
Ｎ４１の定インピーダンス１２６．４ＫΩから成る分圧
回路の分電圧として、データ線Ｄ１の保持電位ｄ１は
２．９５Ｖとなる。したがって、インバータ３はデータ
線Ｄ１の電位を’１’と認識し、この認識結果に応答し
て出力ＤＯを’０’とする。また、この状態で定常的に
電源ＶＤＤより、トランジスタＰ２１，Ｐ２２，Ｎ４１
を経由して貫通電流が流れ、その値は２３．３μＡであ
る。
【００３３】一方、前述の従来例では、本実施の形態と
同一条件、すなわち時間Ｅの長さを同一とすると上記貫
通電流が１．１６ｍＡとなり、本実施の形態では従来の
２％ですむ。
同一条件、すなわち時間Ｅの長さを同一とすると上記貫
通電流が１．１６ｍＡとなり、本実施の形態では従来の
２％ですむ。
【００３４】次に、時間ＴＥの時、トランジスタＮ４１
はオン抵抗１２６．４ＫΩで接地電位Ｇに導通してお
り、さらに、トランジスタＮ４２はゲートへの基本読出
信号ＲＯの３Ｖの供給に応答して導通状態であり、その
オン抵抗は上述のように０．３９５ＫΩである。したが
って、データ線Ｄ１の保持信号ｄ１の放電時の時定数
は、トランジスタＮ４１，Ｎ４２の合成インピーダンス
と、データ線Ｄ１の寄生容量とで決定され、０．７９ｎ
ｓとなり、保持信号ｄ１の電位を短時間に接地電位Ｇに
放電する。これによりインバータ３は入力保持信号ｄ１
の電位を’０’と認識し、この認識結果に応答して出力
ＤＯを’１’とする。また、この状態で定常電流は流れ
ない。
はオン抵抗１２６．４ＫΩで接地電位Ｇに導通してお
り、さらに、トランジスタＮ４２はゲートへの基本読出
信号ＲＯの３Ｖの供給に応答して導通状態であり、その
オン抵抗は上述のように０．３９５ＫΩである。したが
って、データ線Ｄ１の保持信号ｄ１の放電時の時定数
は、トランジスタＮ４１，Ｎ４２の合成インピーダンス
と、データ線Ｄ１の寄生容量とで決定され、０．７９ｎ
ｓとなり、保持信号ｄ１の電位を短時間に接地電位Ｇに
放電する。これによりインバータ３は入力保持信号ｄ１
の電位を’０’と認識し、この認識結果に応答して出力
ＤＯを’１’とする。また、この状態で定常電流は流れ
ない。
【００３５】また、本実施の形態の時間Ｄに流れる貫通
電流を従来と同等に設定すると、本実施の形態の時間Ｅ
は０．３９ｎｓとなるが、従来の技術では２５３ｎｓと
なる。この時間Ｅはデータ出力用のインバータ３の入力
の電位’１’から接地電位Ｅへの放電時間であるので、
このインバータ３の貫通電流は時間Ｅに比例することに
なり、したがって、本実施の形態ではこの貫通電流は従
来の０．２％となる。
電流を従来と同等に設定すると、本実施の形態の時間Ｅ
は０．３９ｎｓとなるが、従来の技術では２５３ｎｓと
なる。この時間Ｅはデータ出力用のインバータ３の入力
の電位’１’から接地電位Ｅへの放電時間であるので、
このインバータ３の貫通電流は時間Ｅに比例することに
なり、したがって、本実施の形態ではこの貫通電流は従
来の０．２％となる。
【００３６】
【発明の効果】以上説明したように、本発明のメモリ装
置は、電位制御回路が、基準読出信号の供給に応答して
導通し保持信号を接地に接続するスイッチ手段を備え、
読出後のデータ線の保持信号電位を急速に放電するの
で、消費電力の増大を招くことなく高速周期での読出し
を可能とするという効果がある。
置は、電位制御回路が、基準読出信号の供給に応答して
導通し保持信号を接地に接続するスイッチ手段を備え、
読出後のデータ線の保持信号電位を急速に放電するの
で、消費電力の増大を招くことなく高速周期での読出し
を可能とするという効果がある。
【００３７】また、放電時間の短縮により、データ出力
用のインバータの貫通電流を大幅に低減できるという効
果がある。
用のインバータの貫通電流を大幅に低減できるという効
果がある。
【図１】本発明のメモリ装置の一実施の形態を示すブロ
ック図である。
ック図である。
【図２】本実施の形態のメモリ装置における動作の一例
を示すタイムチャートである。
を示すタイムチャートである。
【図３】従来のメモリ装置の一例を示すブロック図であ
る。
る。
【図４】従来のメモリ装置における動作の一例を示すタ
イムチャートである。
イムチャートである。
１，２ 読出回路 ３ インバータ ４，４Ａ 電位制御回路 Ｄ１ データ線 Ｍ１，Ｍ２ メモリセル Ｎ４１，Ｎ４２，Ｐ１１，Ｐ１２，Ｐ２１，Ｐ２２
トランジスタ
トランジスタ
Claims (3)
- 【請求項１】 行，列のマトリクス状に配列した複数の
メモリセルと、行方向に配列し列方向の複数のメモリセ
ルの読出データを出力する複数の読出用のデータ線とを
有し、基準読出信号に同期した第１，第２の読出信号の
各々の供給に応答して前記データ線の各々に前記列方向
の第１，第２のメモリセルの各々のデータを前記データ
線に出力する第１，第２の読出回路と、入力が前記デー
タ線に接続しこのデータ線の保持信号対応の出力信号を
出力する出力回路と、前記データ線の終端に接続し前記
読出データの供給に応答して前記保持信号の電位を制御
する電位制御回路とを備えるメモリ装置において、 前記電位制御回路が、前記基準読出信号の供給に応答し
て導通し前記保持信号を第１の電源に接続するスイッチ
手段を備えることを特徴とするメモリ装置。 - 【請求項２】 前記第１の読出回路が、ソースを第２の
電源に接続しゲートに前記第１の読出信号の供給を受け
る第１の導電型の第１のトランジスタと、ソースを前記
第１のトランジスタのドレインにドレインを前記データ
線にゲートを前記第１のメモリセルにそれぞれ接続した
第１の導電型の第２のトランジスタとを備え、 前記第２の読出回路が、ソースを第２の電源に接続しゲ
ートに前記第２の読出信号の供給を受ける第１の導電型
の第３のトランジスタと、ソースを前記第３のトランジ
スタのドレインにドレインを前記データ線にゲートを前
記第２のメモリセルにそれぞれ接続した第１の導電型の
第４のトランジスタとを備え、 前記電位制御回路が、ドレインを前記データ線にソース
を前記第１の電源にそれぞれ接続しゲートに基準電圧の
供給を受ける第２の導電型の第５のトランジスタと、ド
レイン及びソースを前記第５のトランジスタと並列接続
しゲートに前記基準読出信号の供給を受ける第２の導電
型の第６のトランジスタを前記スイッチ手段として備え
ることを特徴とする請求項１記載のメモリ装置。 - 【請求項３】 前記出力回路が、入力が前記データ線に
接続しこのデータ線の保持信号を反転して前記出力信号
を生成するインバータ回路を備えることを特徴とする請
求項１記載のメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9156520A JPH117774A (ja) | 1997-06-13 | 1997-06-13 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9156520A JPH117774A (ja) | 1997-06-13 | 1997-06-13 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH117774A true JPH117774A (ja) | 1999-01-12 |
Family
ID=15629591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9156520A Pending JPH117774A (ja) | 1997-06-13 | 1997-06-13 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH117774A (ja) |
-
1997
- 1997-06-13 JP JP9156520A patent/JPH117774A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000208 |