JPH117800A - 半導体装置及びそのモニタバーンイン方法 - Google Patents

Abstract

(57)【要約】 【課題】ＢＴ中に内蔵ＲＯＭに格納された命令を実行す
ると同時に、内蔵ＲＯＭの全内容を１本の端子に掃き出
し１度の試験でより多くのＩＣを試験すると共に、ＢＴ
中に内蔵ＲＯＭの内容をモニタし、チェックを行う。 【解決手段】テストモード信号１０３によりＰＣ１０７
を単純インクリメント動作に固定し、ＲＯＭ１１０の先
頭番地から順次命令を読み出し実行するのと同時に、ビ
ット選択回路１１４に取り込み適宜ビットを選択して端
子１１９へ掃き出す。読み出されるＲＯＭ１１０の番地
とビット選択回路１１４で選択するビットの組み合わせ
により、ＲＯＭ１１０の全内容を端子１１９に掃き出す
ことが可能になる。ＢＴ中に、この掃き出された内容
を、あらかじめ用意しておいた期待値と照合し、ＲＯＭ
１１０の内容が正しいかチェックする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
のモニタバーンイン方法に関する。

【０００２】

【従来の技術】半導体集積回路（「ＩＣ」という）のス
クリーニング方法として、バーンインテスト（以下「Ｂ
Ｔ」という）が用いられる。この試験は、高温の条件下
でバイアスを印加することで行われており、バーンイン
テスト中に、ＩＣを動作させておいた方が、よりスクリ
ーニング効果が上がることも知られており、ダイナミッ
クＢＴが採用されている。

【０００３】このダイナミックＢＴにおいては、ＢＴ中
に、ＩＣが動作しているので、動作中のＩＣの出力を期
待値と照合し、正常動作しているか確認できる機能を付
け加えたものが、モニタＢＴである。

【０００４】ダイナミックＢＴは、外部よりテストパタ
ンを入力する必要があり、更にモニタＢＴでは、ＩＣ
（半導体集積回路）の出力と期待値を照合するための機
能が必要となり、ＢＴ装置が複雑になって高価なものに
なる。

【０００５】ところで、ＲＯＭ（リードオンリメモリ）
を内蔵するシングルチップマイクロコンピュータ等にお
いては、クロックを入力して内蔵ＲＯＭに格納されてい
るプログラムを実行させて、ＩＣを動作させるというク
ロックＢＴが知られている。

【０００６】図１０は、このクロックＢＴを説明するた
めの図である。従来のクロックＢＴは、ジャンプＲＯＭ
アドレス信号１０１２と、テストモード信号１０３のイ
ンバータ１０２１による反転信号を入力とするＡＮＤゲ
ートの出力と、順次ＲＯＭアドレス信号１０１９と、を
入力しＲＯＭアドレス信号１０２０を出力するＯＲゲー
トからなるゲート回路部１０１３と、ＲＯＭアドレス信
号１０２０を受けて内部バス１０１８の内容を入力する
ＲＯＭアドレスレジスタ１０１６と、ＲＯＭアドレスレ
ジスタ１０１６の出力を受けてＲＯＭセル部１０１５に
アドレスを出力するＲＯＭアドレスデコーダ１０１４
と、ＲＯＭセル部１０１５の出力を内部バス１０１８に
出力するＲＯＭ出力回路部１０１７と、を有している
（図１０の構成については、例えば、特開昭５８−１４
０８２７号公報参照）。

【０００７】この従来技術では、ＢＴ時のテストモード
信号１０３をＨｉｇｈレベルにすると、ジャンプ命令が
実行されて、ジャンプＲＯＭアドレス信号１０１２がＨ
ｉｇｈレベルになっても、ゲート回路部１０１３の出力
であるＲＯＭアドレス信号１０２０がＬｏｗレベルのま
まであり、ジャンプＲＯＭアドレスがＲＯＭアドレスレ
ジスタ１０１６に取り込まれず、ジャンプ命令を実行し
なくなる。このように、ＢＴ時に、ジャンプ命令の実行
を禁止し、順次インクリメントされたＲＯＭアドレスの
命令が、順々に、連続されて実行されていくという、単
純インクリメント動作となり、内蔵ＲＯＭに格納された
全命令を順次実行することが可能となる。

【０００８】また、従来のモニタＢＴの一例として、図
１１に示すように、データバス１１０７、アドレスバス
１１０８を介して接続されたＲＯＭ１１０２、ＲＡＭ
（ランダムアクセスメモリ）１１０３、ＣＰＵ１１０
４、入出力インターフェイス１１０５と入出力インター
フェイス１１０５に接続されるＩ／Ｏポート１１０６、
テストモード信号を入力するテスト端子１１１１、テス
トモード信号を受けてイネーブル信号、バスホールド信
号を出力するコントロール回路１１１２、イネーブル信
号を受けてクロックパルス入力端子１１１５から供給さ
れるクロックパルスをカウントしアドレスバス１１０８
にカウント値を出力するカウンタ１１１３、イネーブル
信号を受けてデータバス１１０７のデータのインクリメ
ント／デクリメントを行うインクリメンタ１１１４を有
している（特開平６−２０７９７０号公報参照）。

【０００９】この従来技術では、テストモード中にコン
トロール回路１１１２から出力されるバスホールド信号
を受けてＣＰＵ１１０４をアドレスバス１１０８から切
り離し、クロックパルスをカウンタ１１１３でカウント
した値をアドレスとしてアドレスバス１１０８に出力す
る。このアドレスで指定されたＲＯＭ１１０２等の内容
を読み出し、インクリメンタ１１１４で加工し、ＣＰＵ
１１０４で処理してＩ／Ｏポート１１０６に出力してＲ
ＯＭの内容のモニタを実現している。

【００１０】

【発明が解決しようとする課題】モニタバーンインで
は、バーンイン装置の同一基板（ボード）上に、複数の
ＩＣソケットを搭載し、同時に複数個のＩＣを試験す
る。そして、モニタ対象のＩＣの出力信号は、それぞれ
のＩＣ毎に別々にモニタしないと、どのＩＣが試験中に
誤動作したのか判別できなくなってしまう。

【００１１】従って、１個のＩＣについてモニタすべき
信号を１本増やすと、バーンイン装置においては、搭載
しているＩＣの数だけモニタ信号を増加させる必要があ
る。バーンイン装置のモニタ信号数には限りがあるの
で、モニタすべきＩＣの出力信号は可能な限り少ないほ
うが、一度により多くのＩＣの試験が可能となる。

【００１２】図１０を参照して説明した従来技術の場
合、ＲＯＭセル部１０１５の内容の掃き出し機能は考慮
していないので、ＢＴ中にＲＯＭの内容が正しいかをモ
ニタするためには、最大、ＩＣの全端子をモニタし、Ｒ
ＯＭの全領域の命令が正しく実行されることを確認する
必要がある。

【００１３】また、図１１を参照して説明した従来技術
の場合、Ｉ／Ｏポート１１０６にＲＯＭ１１０２の内容
が掃き出されるので、１個のＩＣに対して最低ＲＯＭ１
１０２の出力ビット数の端子をモニタする必要がある。

【００１４】更に、Ｉ／Ｏポート１１０６への出力をＣ
ＰＵ１１０４が処理しているので、そのためのプログラ
ムを与える必要があり、そのプログラムが、単にカウン
タ１１１３で指定されたアドレスの内容を読み取り、イ
ンクリメンタ１１１４で処理してＩ／Ｏポート１１０６
へ出力するのみの命令の繰り返しであると、ＢＴ中の動
作するＩＣ内部の回路に限られてしまい、ダイナミック
ＢＴによるスクリーニングの効果も限られた回路のみと
なってしまう。

【００１５】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、バーンインテス
ト中に内蔵ＲＯＭに格納された命令を実行すると同時
に、内蔵ＲＯＭの全内容を１本の端子に掃き出し１度の
試験でより多くのＩＣを試験すると共に、バーンインテ
スト中に内蔵ＲＯＭの内容をモニタし、チェックを行う
ことを可能とした半導体装置及び試験方法を提供するこ
とにある。

【００１６】

【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体装置は、ＲＯＭを内蔵すると共に、
検査用のテストモードを備え、外部からのテストモード
切換え信号を受けて、ＲＯＭを単純インクリメント動作
に制御する手段と、このＲＯＭの出力の１ビットを選択
する手段と、選択するＲＯＭの出力ビットを切り換える
手段と、選択されたＲＯＭの出力を１本の端子に掃き出
す手段とを有し、この端子の出力が正しく動作している
か、期待値と照合しモニタする機能を備えている。

【００１７】また、本発明は、前述のテストモード時に
ＲＯＭの出力ビット数に等しい本数のポートにこのＲＯ
Ｍの出力を掃き出す手段と、このポートに掃き出された
パラレルデータをシリアルデータに変換する手段と、変
換されたシリアルデータを１本の端子から出力する手段
とを有し、この端子の出力が正しく動作しているか、期
待値と照合しモニタする機能を備えている。

【００１８】

【発明の実施の形態】本発明の実施の形態について説明
する。本発明の実施の形態においては、テストモード信
号（図１の１０３）によりプログラムカウンタＰＣ（図
１の１０７）を単純インクリメント動作に固定し、ＲＯ
Ｍ（図１の１１０）の先頭番地から順次命令を読み出し
実行するのと同時に、ビット選択回路（図１の１１４）
に取り込み、適宜ビットを選択して端子（図１の１１
９）へ掃き出す。読み出されるＲＯＭの番地とビット選
択回路で選択するビットの組み合わせにより、ＲＯＭの
全内容を端子に掃き出すことが可能になる。ＢＴ中に、
この掃き出された内容を、あらかじめ用意しておいた期
待値と照合し、ＲＯＭの内容が正しいかチェックするこ
とを可能としたものである。

【００１９】

【実施例】次に本発明の実施例について図面を参照して
説明する。図１は、本発明の一実施例の構成を示すブロ
ック図である。

【００２０】図１を参照して、ＯＲゲート１０１及びＡ
ＮＤゲート１０５の出力と内部アドレスバスバス１０８
を入力とするプログラムカウンタ１０７、アドレスデコ
ーダ１０９、ＲＯＭ１１０、バッファ回路１１１、内部
バス１１３、ビット選択回路１１４、ポート１１７、及
び端子１１９を備えて構成される。ＯＲゲート１０１
は、プログラムカウンタ（以下「ＰＣ」という）インク
リメント信号１０２と、テストモード信号１０３と、を
入力する。インバータ１０４はテストモード信号１０３
を入力し、ＡＮＤゲート１０５はインバータ１０４の出
力と分岐アドレス入力許可信号１０６とを入力する。

【００２１】プログラムカウンタ（ＰＣ）１０７は、Ｏ
Ｒゲート１０１の出力がＨｉｇｈレベルの時カウンタの
値をインクリメントし、ＡＮＤゲート１０５の出力がＨ
ｉｇｈレベルの時、内部アドレスバス１０８の内容を分
岐アドレスとして取り込む。

【００２２】アドレスデコーダ１０９は、ＰＣ１０７の
出力をデコードし、ＲＯＭ１１０へ出力する。

【００２３】バッファ回路１１１は、ＲＯＭリード信号
１１２を受けて、ＲＯＭ１１０の出力を内部バス１１３
へ出力する。

【００２４】このＲＯＭ出力は、命令として処理・実行
されると共に、ビット選択回路１１４へ入力される。

【００２５】ビット選択回路１１４は、テストモード信
号１０３と、ビット選択初期化信号１１５と、ビット選
択切換え信号１１６と、で制御され、内部バス１１３の
内いずれか１ビットを選択して出力する。

【００２６】ポート１１７は、テストモード信号１０３
と、ＲＯＭリード信号１１２と、通常データラッチ許可
信号１１８と、により制御され、必要なデータを取り込
み端子１１９へ出力する。

【００２７】このように、ＢＴ中に、テストモード信号
１０３により、ＰＣ１０７が単純インクリメント動作に
固定され、ＲＯＭ１１０が順次命令を出力し、出力され
た命令の１ビットをビット選択回路１１４で適宜切り換
えることによって、全ビットを出力する。

【００２８】図２は、ビット選択回路１１４の一例を示
す回路構成を示す図である。ここでは、簡単のためにＲ
ＯＭ１１０の出力が４ビットの場合を例にとって説明す
る。

【００２９】ビット選択初期化信号１１５がアクティブ
になると、カウンタ２０１が初期化される。今、このカ
ウンタ２０１は、初期化によって００［Ｂ］（Ｂはバイ
ナリを示す）を出力し、１１［Ｂ］までインクリメント
した後、再び００［Ｂ］へ戻るものを考える。

【００３０】ＡＮＤゲート２０２は、テストモード信号
１０３とビット選択切換え信号１１６を入力し、カウン
タ２０１へ出力する。カウンタ２０１は、ＡＮＤゲート
２０２の出力がＨｉｇｈレベルになると、１つインクリ
メントする。

【００３１】デコーダ２０３は、カウンタ２０１の出力
をデコードし、４本の出力の内１本をアクティブにす
る。

【００３２】今、カウンタ２０１の出力が００［Ｂ］の
時、ビット０を入力するトランスファゲート２０４のゲ
ートに接続される信号がアクティブとなり、カウンタ２
０１の出力が０１［Ｂ］の時、ビット１を入力するトラ
ンスファゲート２０５のゲートに接続される信号がアク
ティブとなり、カウンタ２０１の出力が１０［Ｂ］の
時、ビット２を入力するトランスファゲート２０６のゲ
ートに接続される信号がアクティブとなり、カウンタ２
０１の出力が１１［Ｂ］の時、ビット３を入力するトラ
ンスファゲート２０７のゲートに接続される信号がアク
ティブとなる。

【００３３】従って、テストモード時に、ビット選択初
期化信号１１５によって、カウンタ２０１が初期化され
ると、内部バス１１３のビット０が選択される。

【００３４】次に、ビット選択切換え信号１１６がアク
ティブとなり、カウンタ２０１がインクリメントされ、
０１［Ｂ］を出力すると、内部バス１１３のビット１が
選択され、ビット選択切換え信号１１６がアクティブと
なり、カウンタ２０１がインクリメントされ、１０
［Ｂ］を出力すると、内部バス１１３のビット２が選択
され、ビット選択切換え信号１１６がアクティブとな
り、カウンタ２０１がインクリメントされ、１１［Ｂ］
を出力すると、内部バス１１３のビット３が選択され
る。

【００３５】図３は、ポート１１７の回路構成の一例を
示す図である。

【００３６】図３を参照すると、データラッチ３０１の
入力としては、テストモード信号１０３がＨｉｇｈレベ
ルの時、トランスファゲート３０２がＯＮ、インバータ
３０３の出力がＬｏｗレベルとなってトランスファゲー
ト３０４がＯＦＦし、ビット選択回路出力が選択され、
逆に、テストモード信号１０３がＬｏｗレベルの時、ト
ランスファゲート３０２がＯＦＦ、インバータ３０３の
出力がＨｉｇｈレベルとなってトランスファゲート３０
４がＯＮして通常出力データが選択される。

【００３７】論理ゲート３０５は、通常データラッチ許
可信号１１８と、テストモード信号１０３を入力とする
インバータ３０６の出力と、テストモード信号１０３
と、ＲＯＭリード信号１１２と、を入力し、データラッ
チ３０１へ出力する。

【００３８】データラッチ３０１は、ビット選択回路出
力と通常出力データのうち、選択された方を、論理ゲー
ト３０５の制御によって取り込み出力する。

【００３９】出力バッファ３０７は、データラッチ３０
１の出力を端子１１９へ出力する。

【００４０】このように、テストモード信号１０３がＬ
ｏｗレベルの時は、通常出力データが選択され、通常デ
ータラッチ許可信号１１８がＨｉｇｈレベルのタイミン
グでデータラッチ３０１に取り込まれ、更にデータラッ
チ３０１に取り込まれたデータは、端子１１９へ出力さ
れるという通常動作を行う。

【００４１】一方、テストモード信号１０３がＨｉｇｈ
レベルの時は、ビット選択回路出力が選択され、ＲＯＭ
リード信号１１２がＨｉｇｈレベルのタイミングでデー
タラッチ３０１に取り込まれ、更にデータラッチ３０１
に取り込まれたデータは、端子１１９へ出力される。

【００４２】なお、図２において、テストモード信号１
０３がＬｏｗレベルの時にビット選択回路１１４の出力
として選択されるビットと、図３の通常出力データが等
しくなるように回路を設計した場合、トランスファゲー
ト３０２、３０４、インバータ３０３からなる切換え回
路は不要となり、ビット選択回路出力が直接データラッ
チ３０１の入力とすることができる。

【００４３】図４は、本実施例のテストモード時の動作
を示すタイミング図である。ここでは、ビット選択初期
化信号１１５としてシステムリセットを、ビット選択切
換え信号１１６としてＰＣオーバーフローを用いた場合
を例にとって説明する。

【００４４】テストモード信号１０３がＨｉｇｈレベル
の状態でシステムリセットがかかる。このとき、ＰＣ１
０７がクリアされて先頭番地が指定されると共に、ビッ
ト選択初期化信号１１５がアクティブとなり、カウンタ
２０１がクリアされてビット０が選択される。

【００４５】システムリセット解除後、先頭番地から順
次ＲＯＭ１１０の内容が命令として読み出されるのと同
時に、その番地のビット０の内容が端子１１９へ順次出
力される。

【００４６】ＲＯＭ１１０の最終番地を読み出した後、
次にＲＯＭ１１０の読み出しが実行されると、ＰＣ１０
７が再び先頭番地を指定するのと同時に、ＰＣオーバー
フローが発生する。

【００４７】ＰＣオーバーフローが発生するとビット選
択切換え信号１１６がアクティブとなりカウンタ２０１
をインクリメントしてビット１が選択される。

【００４８】この結果、端子１１９にはビット１の先頭
番地が出力される。

【００４９】このように、システムリセット後、ビット
０の先頭番地から最終番地、ビット１の先頭番地から最
終番地、ビット２の先頭番地から最終番地、ビット３の
先頭番地から最終番地と出力され再びビット０へ戻ると
いう動作が繰り返される。

【００５０】従って、ＲＯＭ１１０に格納された全命令
が実行されるのと同時に、全内容が端子１１９に掃き出
される。

【００５１】ここで、システムリセットを周期的に行う
場合は、本実施例では、４回目のＰＣオーバーフローの
タイミング以降に次のシステムリセットがかかるような
周期を設定する必要があることが判る。

【００５２】図５は、図２におけるカウンタ２０１、デ
コーダ２０３の代わりに、シフトレジスタを用いた場合
のシフトレジスタの回路構成の一例を示す図である。

【００５３】図５を参照すると、ビット選択初期化信号
１１５がＨｉｇｈレベルになると、ＮＡＮＤゲート５０
１がＨｉｇｈレベル、ＮＯＲゲート５１１、５２１、５
３１がそれぞれＬｏｗレベルを出力し、それぞれトラン
スファゲート５０３、５１５、５２３、５３３を介して
バッファ５０５、５１５、５２５、５３５に出力され、
初期値として、バッファ５０５はＨｉｇｈレベル、バッ
ファ５１５、５２５、５３５はＬｏｗレベルを出力し、
ビット０を選択する。

【００５４】テストモード信号１０３がＨｉｇｈレベル
の時、ビット選択切換え信号１１６がＨｉｇｈレベルに
なると、バッファ５０５の出力がトランスファゲート５
１４を介してＮＯＲゲート５１１へ伝搬され、バッファ
５１５の出力がトランスファゲート５２４を介してＮＯ
Ｒゲート５２１へ伝搬され、バッファ５２５の出力がト
ランスファゲート５３４を介してＮＯＲゲート５３１へ
伝搬され、バッファ５３５の出力がトランスファゲート
５０４を介してＮＡＮＤゲート５０１へ伝搬される。こ
の結果、それぞれデータがシフトしバッファ５１５がＨ
ｉｇｈレベル、バッファ５０５、５２５、５３５がＬｏ
ｗレベルを出力しビット１が選択される。このようにビ
ット選択切換え信号１１６がアクティブになる毎に、選
択されるビットが、ビット０→ビット１→ビット２→ビ
ット３→ビット０→とシフトしていき、図２の回路と同
じ働きをする。

【００５５】図６は、図５に示したシフトレジスタを用
いたときの、本発明の実施例の動作を説明するためのタ
イミング図である。図５に示した回路を、図２に適用す
ると、シフト動作が入るため、ビットの切換え信号のタ
イミングがずれることになるが、ＲＯＭ１１０の全内容
が端子１１９に掃き出されるという機能は変わらない。

【００５６】図７は、本発明の第２の実施例の構成を示
すブロック図である。図７において、図１と同じ機能の
要素には同じ符号を付してある。

【００５７】ＲＯＭ１１０の内容がバッファ回路１１１
を介して内部バス１１３に出力されるまでは、図１と同
じ動作をする。ポート７０１は、テストモード信号１０
３とＲＯＭリード信号１１２と通常入力許可信号７０２
とシフト信号７０３と通常出力許可信号７０４を受け
て、内部バス１１３の内容を読み込みパラレルデータを
シリアルデータに変換して１本の端子から出力する。

【００５８】図８は、ポート７０１の回路構成の一例を
示す図である。ここでは、通常出力データもテストモー
ド時のＲＯＭ１１０の出力も同じ内部バス１１３を通
り、ＲＯＭ１１０の出力が４ビットの場合を例にとって
説明する。

【００５９】論理ゲート８０１は、ＲＯＭリード信号１
１２と、テストモード信号１０３と、テストモード信号
１０３を入力とするインバータ８０２の出力と、通常入
力許可信号７０２と、を入力し、ラッチ許可信号として
出力する。

【００６０】ＡＮＤゲート８０３は、シフト信号７０３
と、テストモード信号１０３と、ＲＯＭリード信号１１
２を入力とするインバータ８０４の出力と、を入力し、
シフト許可信号として出力する。

【００６１】ＮＡＮＤゲート８０５は、シフト信号７０
３と、テストモード信号１０３と、を入力し、スレーブ
ラッチ許可信号として出力する。

【００６２】マスタスレーブラッチ８３３は、論理ゲー
ト８０１の出力と論理ゲート８０１の出力を入力とす
る。インバータ８０６の出力を受けて内部バス１１３の
ビット３の内容を取り込む。

【００６３】同様に、マスタスレーブラッチ８３２、８
３１、８３０は、論理ゲート８０１の出力と論理ゲート
８０１、ＡＮＤゲート８０３の出力を入力とするＮＯＲ
ゲート８０７の出力を受けて、それぞれ内部バス１１３
のビット２、ビット１、ビット０の内容を取り込む。

【００６４】マスタスレーブラッチ８３３、８３２、８
３１、８３０は、ＮＡＮＤゲート８０５の出力と、ＮＡ
ＮＤゲート８０５の出力を入力とするインバータ８０８
の出力を受けて、マスタ側に取り込んだデータをスレー
ブ側に転送する。

【００６５】クロックドインバータ８０９は、ＡＮＤゲ
ート８０３の出力がＨｉｇｈレベルの時マスタスレーブ
ラッチ８３３の内容をマスタスレーブラッチ８３２に伝
搬し、クロックドインバータ８１０は、ＡＮＤゲート８
０３の出力がＨｉｇｈレベルの時マスタスレーブラッチ
８３２の内容をマスタスレーブラッチ８３１に伝搬し、
クロックドインバータ８１１は、ＡＮＤゲート８０３の
出力がＨｉｇｈレベルの時マスタスレーブラッチ８３１
の内容をマスタスレーブラッチ８３０に伝搬する。

【００６６】出力バッファ８１２、８１３、８１４は、
通常出力許可信号７０４を受けてそれぞれマスタスレー
ブラッチ８３３、８３２、８３１の内容を端子８１６、
８１７、８１８に出力し、出力バッファ８１５は、通常
出力許可信号７０４とテストモード信号ステップ１０３
を入力とするＯＲゲート８２０の出力を受けてマスタス
レーブラッチ８３０の内容を端子８１９に出力する。

【００６７】本実施例のポート回路は、テストモード信
号１０３がＬｏｗレベルの時、通常入力許可信号７０２
に制御されて内部バス１１３の内容を取り込み、通常出
力許可信号７０４がＨｉｇｈレベル時、取り込んだ内容
を端子８１６、８１７、８１８、８１９に出力する。

【００６８】一方、テストモード信号１０３がＨｉｇｈ
レベルの時、ＲＯＭリード信号１１２の制御によって内
部バス１１３の内容を取り込みシフト信号７０３に同期
して、取り込んだ内容を１ビットずつシフトしていくこ
とによって、端子８１９にビット０、ビット１、ビット
２、ビット３の内容がシリアルデータとして出力され
る。

【００６９】図９は、テストモード信号１０３がＨｉｇ
ｈレベルの時の、図８に示した回路の動作を説明するた
めのタイミング図である。シフト信号７０３は、ＲＯＭ
リード信号１１２の周期の最小の期間にＲＯＭ１１０の
出力のビット数以上の回数アクティブになる必要があ
り、本実施例では、４回以上Ｈｉｇｈレベルとなる信号
を用いる。

【００７０】ＲＯＭリード信号１１２がＨｉｇｈレベル
の時、マスタスレーブラッチ８３３、８３２、８３１、
８３０にＲＯＭ１１０の出力が取り込まれ、シフト信号
７０３がＬｏｗレベルの時にスレーブ側に転送され、端
子８１９にはマスタスレーブラッチ８３０の内容が出力
される。

【００７１】次に、ＡＮＤゲート８０３がＨｉｇｈレベ
ルの時に、マスタスレーブラッチ８３３、８３２、８３
１の内容がシフトされ、シフト信号７０３がＬｏｗレベ
ルになるとスレーブ側に転送され、端子８１９から出力
されるという動作を繰り返す。この結果、端子８１９の
出力は、アドレスｎのビット０、ビット１、ビット２、
ビット３、アドレスｎ＋１のビット０、ビット１、ビッ
ト２、ビット３、…と出力され、ＰＣ１０７がオーバー
フローするとＲＯＭ１１０の全内容が端子８１９に掃き
出されることになる。

【００７２】ＲＯＭの出力ビット数が多く、シフト動作
のスピードが間に合わないような場合には、ポートを分
割して、分割した本数掃き出す回路にしたり、第１の実
施例と第２の実施例を組み合わせることによって、ＲＯ
Ｍリードから、次のＲＯＭリードの間のシフトの回数を
減らしてスピードの問題に対処することも可能である。

【００７３】また、図３において、出力バッファ３０７
に通常モードで出力制御がある場合、出力バッファ８１
５と同様の出力制御を行う。

【００７４】このように、第１の実施例１、第２の実施
例共に、テストモードに設定することにより１本の端子
にＲＯＭの全内容を出力することが可能となり、モニタ
ＢＴ中にこの端子と、あらかじめ用意しておいた期待値
とを照合することによって、ＲＯＭの内容のチェックが
可能となる。

【００７５】

【発明の効果】以上説明したように、本発明によれば、
ＢＴ中に内蔵ＲＯＭに格納されている全命令を実行させ
ながら、内蔵ＲＯＭの全ての内容を少ない本数の端子
（最小１本）に掃き出すことを可能としたことにより、
クロックＢＴによるスクリーニング効果を維持しなが
ら、内蔵ＲＯＭの内容のチェックを同時に行うことがで
きる、という効果を有する。

【００７６】また、本発明によれば、内蔵ＲＯＭのモニ
タのために追加する端子数を１個のＩＣ当り１本に抑え
ることを可能としたので、モニタ信号数に限りのあるモ
ニタＢＴ装置に、図１１を参照して説明した従来技術に
比べ、１回でより多くのＩＣを搭載して試験することが
できる、という効果を有する。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】本発明の一実施例におけるビット選択回路の回
路構成の一例を示す図である。

【図３】本発明の一実施例におけるポートの回路構成を
示す図である。

【図４】本発明の一実施例の動作を説明するためのタイ
ミング図である。

【図５】本発明の一実施例におけるビット選択回路の第
２の回路構成を示す図である。

【図６】図５の回路を適用した場合の本発明の一実施例
の動作を説明するためのタイミング図である。

【図７】本発明の第２の実施例の構成を示すブロック図
である。

【図８】本発明の第２の実施例におけるポートの回路構
成を示す図である。

【図９】本発明の第２の実施例の動作を説明するための
タイミング図である。

【図１０】第１の従来技術の構成を示すブロック図であ
る。

【図１１】第２の従来技術の構成を示すブロック図であ
る。

【符号の説明】

１０１ ＯＲゲート １０２ ＰＣインクリメント信号 １０３ テストモード信号 １０４ インバータ １０５ ＡＮＤゲート １０６ 分岐アドレス入力許可信号 １０７ ＰＣ １０８ 内部アドレスバス １０９ アドレスデコーダ １１０ ＲＯＭ １１１ バッファ回路 １１２ ＲＯＭリード信号 １１３ 内部バス １１４ ビット選択回路 １１５ ビット選択初期化信号 １１６ ビット選択切換え信号 １１７ ポート １１８ 通常データラッチ許可信号 １１９ 端子 ２０１ カウンタ ２０２ ＡＮＤゲート ２０３ デコーダ ２０４、２０５、２０６、２０７ トランスファゲート ３０１ データラッチ ３０２、３０４ トランスファゲート ３０３、３０６ インバータ ３０５ 論理ゲート ３０７ 出力バッファ ５０１ ＮＡＮＤゲート ５１１、５２１、５３１ ＮＯＲゲート ５０２、５１２、５２２、５３２ クロックドインバー
タ ５０３、５０４、５１３、５１４、５２３、５２４、５
３３、５３４ トランスファゲート ５０５、５１５、５２５、５３５ バッファ ５４１、５４２ インバータ ７０１ ポート ７０２ 通常入力許可信号 ７０３ シフト信号 ７０４ 通常出力許可信号 ８０１ 論理ゲート ８０２、８０４、８０６、８０８ インバータ ８０３ ＡＮＤゲート ８０５ ＮＡＮＤゲート ８０７ ＮＯＲゲート ８０９、８１０、８１１ クロックドインバータ ８１２、８１３、８１４、８１５ 出力バッファ ８１６、８１７、８１８、８１９ 端子 ８２０ ＯＲゲート ８３０、８３１、８３２、８３３ マスタスレーブラッ
チ １０１２ ジャンプＲＯＭアドレス信号 １０１３ ゲート回路部 １０１４ ＲＯＭアドレスデコーダ １０１５ ＲＯＭセル部 １０１６ ＲＯＭアドレスレジスタ １０１７ ＲＯＭ出力回路部 １０１８ 内部バス １０１９ 順次ＲＯＭアドレス信号 １０２０ ＲＯＭアドレス信号 １０２１ インバータ １１０２ ＲＯＭ １１０３ ＲＡＭ １１０４ ＣＰＵ １１０５ 入出力インターフェイス １１０６ Ｉ／Ｏポート １１０７ データバス １１０８ アドレスバス １１１１ テスト端子 １１１２ コントロール回路 １１１３ カウンタ １１１４ インクリメンタ １１１５ クロックパルス入力端子

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｇ０１Ｒ 31/28 Ｂ

Claims (4)

【特許請求の範囲】
1. 【請求項１】読み出し専用メモリ（以下「ＲＯＭ」とい
   う）を内蔵すると共に、検査用のテストモードを備える
   半導体装置において、 外部からのテストモード切換え信号を受けて、前記ＲＯ
   Ｍを単純インクリメント動作に切換制御する手段と、 前記ＲＯＭの出力の１ビットを選択する手段と、 選択するＲＯＭの出力ビット位置を切り換える手段と、 選択されたＲＯＭの出力を一つの端子に掃き出す手段
   と、 を有し、 前記端子からの出力を期待値と照合してモニタする、よ
   うに構成されてなることを特徴とする半導体装置。
2. 【請求項２】テストモード時に前記ＲＯＭの出力ビット
   数に等しい本数のポートに、前記ＲＯＭの出力を掃き出
   す手段と、 前記ポートに掃き出されたパラレルデータをシリアルデ
   ータに変換する手段と、変換された前記シリアルデータ
   を１つの端子から出力する手段と、 を備えることを特徴とする請求項１記載の半導体装置。
3. 【請求項３】読み出し専用型メモリ（以下「ＲＯＭ」と
   いう）を内蔵すると共に、検査用のテストモードを備え
   る半導体装置において、 テストモード切換え信号を受けて、テストモード時、プ
   ログラムカウンタを単純インクリメント動作に設定し、
   前記ＲＯＭの先頭番地から順次前記ＲＯＭに格納された
   データを内部バスに出力するように制御する手段と、 前記内部バスに出力された前記データの１ビットを順次
   切り換えていくビット選択手段と、を備え、 前記ビット選択手段で選択された出力を一つの端子から
   出力する、ことを特徴とする半導体装置。
4. 【請求項４】読み出し専用メモリ（以下「ＲＯＭ」とい
   う）を内蔵すると共に、検査用のテストモードを備える
   半導体装置のモニタバーンイン方法において、 テストモード信号によりプログラムカウンタを単純イン
   クリメント動作に設定し、ＲＯＭが先頭番地から順次格
   納データを出力し、 前記ＲＯＭから出力されたデータの１ビットをビット選
   択回路で適宜選択していき一つの端子から出力すること
   によって、読み出される前記ＲＯＭの番地とビット選択
   回路で選択するビットとの組み合わせにより、前記ＲＯ
   Ｍの全内容を前記端子に出力し、 バーンインテスト中に、前記端子から出力された内容
   を、あらかじめ用意しておいた期待値と照合し、前記Ｒ
   ＯＭの内容が正しいかチェックする、ことを可能とした
   ことを特徴とするモニタバーンイン方法。