JPH118392A - 薄膜トランジスタ - Google Patents

Abstract

(57)【要約】 【課題】 ボトムゲート構造を有する薄膜トランジスタ
の動作特性並びに製造歩留りを改善する。 【解決手段】 薄膜トランジスタは下から順にゲート電
極２、ゲート絶縁膜３、半導体薄膜４を重ねたボトムゲ
ート構造を有する。ゲート電極２は基板１の上に形成さ
れた導体膜からなる。半導体薄膜４はゲート絶縁膜３を
介してゲート電極２より上層に形成され、ゲート電極２
に整合するチャネル領域Ｃｈとその両側に位置するソー
ス領域Ｓ及びドレイン領域Ｄとを備えている。配線６が
ソース領域Ｓ及びドレイン領域Ｄに接続している。ソー
ス領域Ｓ及びドレイン領域Ｄの下側にもゲート絶縁膜３
を介してゲート電極２と同層の導体膜からなるダミー電
極１０が残されており、実質的にチャネル領域Ｃｈ、ソ
ース領域Ｓ及びドレイン領域Ｄに渡って半導体薄膜４に
段差が生じない様にしている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、絶縁基板の上に下
から順にゲート電極、ゲート絶縁膜及び半導体薄膜を積
層したボトムゲート型の薄膜トランジスタに関する。

【０００２】

【従来の技術】図６を参照して従来のボトムゲート型薄
膜トランジスタの製造方法並びに構造を簡潔に説明す
る。まず（１）に示す様に、ガラスなどからなる基板１
の上に薄膜トランジスタの基本構造を形成する。具体的
には、基板１の表面にゲート電極２、ゲート絶縁膜３、
半導体薄膜４を下から順に重ねてボトムゲート型薄膜ト
ランジスタの基本構造を形成している。例えば、基板１
の上にＭｏ又はＣｒをスパッタリングで成膜し、所定の
形状にパタニングしてゲート電極２としている。次に、
ＣＶＤ法でＳｉＯ₂ を堆積しゲート絶縁膜３としてい
る。更に、ＬＰＣＶＤ法で非晶質シリコンを堆積し、半
導体薄膜４としている。次に（２）に示す様に結晶化工
程（結晶化アニール）を行う。即ち、基板１の表面にエ
ネルギービーム２８を照射して、半導体薄膜４を非晶質
シリコンから多結晶シリコンに転換する。エネルギービ
ーム２８としては例えばエキシマレーザビームを用いる
ことができる。続いて（３）に示す様に不純物注入工程
を行い、半導体薄膜４に選択的に不純物２９を注入して
薄膜トランジスタ２２のソース領域Ｓ及びドレイン領域
Ｄを形成する。具体的には、ゲート電極２に整合するマ
スク３０を半導体薄膜４の上に形成し、これを介して例
えばイオンシャワードーピングにより不純物２９を注入
する。この結果、マスク３０の直下は不純物２９が注入
されないので薄膜トランジスタ２２のチャネル領域Ｃｈ
（活性層）となる。最後に（４）に示す様に、ボトムゲ
ート型薄膜トランジスタ２２を層間絶縁膜５で被覆す
る。この層間絶縁膜５は例えばＰＳＧをＣＶＤにより堆
積して得られる。この層間絶縁膜５にエッチングでコン
タクトホールを開口した後、アルミニウムなどをスパッ
タリングで成膜し所定の形状にパタニングして配線６に
加工する。この配線６はコンタクトホールを介して薄膜
トランジスタ２２のソース領域Ｓに電気接続している。
又、ＩＴＯなどからなる透明導電膜をスパッタリングで
成膜した後所定の形状にパタニングして画素電極９に加
工する。この画素電極９はコンタクトホールを介して薄
膜トランジスタ２２のドレイン領域Ｄに電気接続してい
る。係る構成を有する薄膜半導体装置はアクティブマト
リクス型表示パネルの駆動基板に好適である。

【０００３】

【発明が解決しようとする課題】上述したボトムゲート
構造はレーザアニールによる結晶化を行なう時に問題が
ある。結晶化する半導体薄膜４は、概ねチャネル領域Ｃ
ｈとなる部分がゲート電極２の直上に位置し、ソース領
域Ｓ及びドレイン領域Ｄとなる部分はガラスなどからな
る基板１上にある。この為、レーザビームの照射により
エネルギーを与えた時、ガラスなどからなる基板１上と
金属からなるゲート電極２上では、熱の伝導状態や放散
状態に相違が出てくる。よって、最適なレーザエネルギ
ーがチャネル領域Ｃｈとソース領域Ｓ及びドレイン領域
Ｄで異なる為、大きなキャリア移動度が得られる最適エ
ネルギーでのレーザ照射ができなくなる。即ち、レーザ
アニールによる結晶化を行なう場合、金属ゲート電極２
上の半導体薄膜４とガラス基板１上の半導体薄膜４の両
者に同時にレーザビームなどのエネルギービーム２８を
照射する訳であるが、一旦溶融化して冷却過程で固化す
る間に、金属ゲート電極２上では熱がゲート配線を伝わ
って水平方向に放散する為、比較的短時間に固化する。
この為、金属ゲート電極２上とガラス基板１上とでは結
晶化した半導体薄膜４の結晶粒が異なり、キャリア移動
度が均一でなくなる。極端に言うと、金属ゲート電極２
上の半導体薄膜４の結晶粒径を大きくしようとすると、
ガラス基板１上の半導体薄膜４は照射エネルギーが高く
なり過ぎて蒸発することがある。逆に、ガラス基板１上
の半導体薄膜４の結晶状態を正常にしようとすると、金
属ゲート電極２上の半導体薄膜４は結晶粒径が小さくな
ってしまう。

【０００４】他の問題点として、ボトムゲート型の薄膜
トランジスタはソース領域Ｓ及びドレイン領域Ｄとチャ
ネル領域Ｃｈ（活性層）とがゲート電極２の段差を乗り
越えて形成されている。一般に、半導体薄膜４は平坦な
部分に比べ、段差部分は厚みが２割程度小さくなる傾向
がある。半導体薄膜４が局所的に薄くなると、その部分
に応力が集中する為段切れの原因になる。又、チャネル
が不均一に形成される為トランジスタの動作特性に悪影
響を及ぼす。

【０００５】

【課題を解決する為の手段】上述した従来の技術の課題
を解決する為に以下の手段を講じた。即ち、本発明に係
る薄膜トランジスタは、基本的な構成として、基板の上
に形成された導体膜からなるゲート電極と、ゲート絶縁
膜を介して該ゲート電極より上層に形成され該ゲート電
極に整合するチャネル領域とその両側に位置するソース
領域及びドレイン領域とを備えた半導体薄膜と、該ソー
ス領域及びドレイン領域に接続する配線とを備えてい
る。特徴事項として、該ソース領域及びドレイン領域の
下側にもゲート絶縁膜を介して該ゲート電極と同層の導
体膜からなるダミー電極が残されており、実質的にチャ
ネル領域、ソース領域及びドレイン領域に渡って半導体
薄膜に段差が生じない様にしている。

【０００６】好ましくは、前記ゲート電極と前記ダミー
電極とは互いに分離して形成されている。又好ましく
は、前記ゲート電極と前記ダミー電極とは該ゲート絶縁
膜の厚みより大きな距離を隔てて互いに分離している。
又好ましくは、前記ダミー電極は配線を介して該ソース
領域及びドレイン領域と同電位に接続されている。又好
ましくは、前記半導体薄膜はエネルギービームの照射に
より結晶化した多結晶半導体薄膜である。

【０００７】本発明によれば、ボトムゲート構造の薄膜
トランジスタを形成する際、半導体薄膜の下側にはチャ
ネル領域となる部分に加えソース領域及びドレイン領域
となる部分にも導体層が配されている。半導体薄膜４の
下地構造が基板全体に渡って同じ様になることで、半導
体薄膜の結晶化にレーザアニールを用いる際、チャネル
領域の部分とソース領域及びドレイン領域の部分の結晶
性がほぼ同等となり、トランジスタ動作特性の改善が可
能になる。又、ゲート電極と同層の導体膜でダミー電極
を設けることにより、ソース領域からチャネル領域を通
ってドレイン領域に至るまで段差が緩和されることにな
り、段差部分での断線を防ぐことが可能になる。なお、
ゲート電極とダミー電極は同時に形成できる為、何ら工
程増加を生じることなく段差の緩和が可能である。特
に、ゲート電極とダミー電極とを電気的に分離し、且つ
ソース領域及びドレイン領域とそれぞれのダミー電極と
を同電位とすることで、薄膜トランジスタの寄生容量を
抑制できる。

【０００８】

【発明の実施の形態】以下図面を参照して本発明の実施
の形態を詳細に説明する。図１は、本発明に係る薄膜ト
ランジスタを示す模式図である。（Ｚ）は薄膜トランジ
スタの平面図である。（Ｘ）は、（Ｚ）に示したＸ−Ｘ
線に沿って切断した断面図である。（Ｙ）は、同じく
（Ｚ）に示したＹ−Ｙ線に沿って切断した断面図であ
る。図示する様に、本薄膜トランジスタはボトムゲート
構造を有し、下から順にゲート電極２とゲート絶縁膜３
と半導体薄膜４を積層したものである。ゲート電極２は
金属などの導体膜からなり、ガラスなどからなる基板１
の上にパタニング形成されている。半導体薄膜４はゲー
ト絶縁膜３を介してゲート電極２より上層に形成されて
いる。この半導体薄膜４は例えばレーザビームなどのエ
ネルギービームの照射により結晶化した多結晶シリコン
である。半導体薄膜４はゲート電極２に整合するチャネ
ル領域Ｃｈとその両側に位置するソース領域Ｓ及びドレ
イン領域Ｄとを備えている。半導体薄膜４は二層の層間
絶縁膜５ａ，５ｂにより被覆されている。その上には配
線６がパタニング形成されている。配線６は二層の層間
絶縁膜５ａ，５ｂに開口したコンタクトホールを介し
て、薄膜トランジスタのソース領域Ｓ及びドレイン領域
Ｄに電気接続している。（Ｚ）では、ドレイン領域Ｄと
配線６とを接続するコンタクトホールをＣＯＮ１で表わ
している。配線６はパシベーション膜７により被覆され
ている。その上には平坦化膜８を介して画素電極９がパ
タニング形成されている。画素電極９は平坦化膜８及び
パシベーション膜７に開口したコンタクトホールを介し
て、ドレイン領域Ｄ側の配線６に電気接続している。

【０００９】特徴事項として、ソース領域Ｓ及びドレイ
ン領域Ｄの下側にも、ゲート絶縁膜３を介してゲート電
極２と同層の導体膜からなるダミー電極１０が残されて
いる。ダミー電極１０はゲート電極２と同時に形成する
ことができる。この様に、ダミー電極１０を設けること
で、チャネル領域Ｃｈ、ソース領域Ｓ及びドレイン領域
Ｄに渡って半導体薄膜４に段差が生じない様にしてい
る。本実施形態では、ゲート電極２とその両側の各ダミ
ー電極１０とは互いに分離して形成されている。ただ
し、本発明はこれに限られるものではなくゲート電極２
とダミー電極１０を連続的に形成してもよい。ゲート電
極２と各ダミー電極１０とはゲート絶縁膜３の厚みｄよ
り大きな距離ｇを隔てて互いに分離している。これによ
り、ゲート電極２とダミー電極１０との間の寄生容量を
抑制することができる。ゲート電極２を中央にしてその
右側に配されたダミー電極１０は配線６を介してドレイ
ン領域Ｄと同電位に接続されている。即ち（Ｙ）及び
（Ｚ）に示す様に、ダミー電極１０はコンタクトホール
ＣＯＮ２及びＣＯＮ１を介してドレイン領域Ｄに電気接
続している。ドレイン領域Ｄと対応するダミー電極１０
とは同電位になる為、両者の間に寄生容量が生じない。
同様に、左側のダミー電極１０も配線６を介して対応す
るソース領域Ｓに電気接続されている。以上の様に、ゲ
ート電極２の両側にダミー電極１０を配することで、半
導体薄膜４の段差を緩和しており、断線故障などを防い
でいる。

【００１０】図２を参照して、図１に示した薄膜トラン
ジスタの製造方法を詳細に説明する。まず（Ｘ１）に示
す様に、基板１として、例えばガラスなどからなる透明
絶縁材料を用意する。基板１に含まれる不純物の汚染を
抑える為、必要に応じＳｉＯ₂ やＳｉＮ_x などの下地膜
をあらかじめ成膜する。本実施例では、この下地膜は形
成していない。基板１の上に直接導体膜を成膜し、更に
これをパタニングしてゲート電極２に加工する。この時
同時に、ゲート電極２と分離してダミー電極１０も形成
する。この際、ゲート電極２と各ダミー電極１０との間
の距離は両者の相互作用で形成される寄生容量を抑える
ため、ゲート電極２と後で形成されるチャネル領域との
間の距離より長く設定する。導体材料としては、ＭｏＴ
ａ，Ｍｏ，Ｔａ，Ａｌ，Ａｌ−Ｓｉ，Ｗ，Ｄｏｐｅｄ−
Ｓｉなどを用いることができる。

【００１１】次に（Ｘ２）及び（Ｙ２）に示す様に、ゲ
ート絶縁膜３を成膜する。その材料としてはＳｉＮ_x ，
ＳｉＯ₂ などを用いることができる。更に重ねて、半導
体薄膜４を成膜する。例えば、ａ−Ｓｉ（非晶質シリコ
ン）、ｐｏｌｙ−Ｓｉ（多結晶シリコン）、Ｓｉ−Ｇｅ
などを５００℃以下の温度で減圧ＣＶＤ法もしくはプラ
ズマＣＶＤ法にて成膜する。本実施例では、プラズマＣ
ＶＤ法によりａ−Ｓｉを５０ｎｍの厚みで成膜した。こ
のａ−Ｓｉには多量の水素が含まれている為、４００℃
で１時間熱アニールを行い、脱水素化を図った。この
後、レーザビームなどのエネルギービームを照射して半
導体薄膜４を非晶質シリコンから多結晶シリコンに転換
する。この際、半導体薄膜４の下部にはゲート電極２と
ダミー電極１０が配されている為、基板１全体に渡って
熱的条件が均一化されている。この為、半導体薄膜４は
レーザアニールによって基板１の全体に渡り均一に結晶
化する。この後、半導体薄膜４をパタニングして個々の
薄膜トランジスタに対応した素子領域に分離する。更に
アイランド状に分離した素子領域に選択的に不純物を注
入することで、ソース領域Ｓ及びドレイン領域Ｄを形成
する。両者の間には不純物が注入されないチャネル領域
が残される。なお、Ｐ又はＡｓなどのＮ型不純物を注入
することでＮチャネル薄膜トランジスタが得られる。Ｂ
などのＰ型不純物を注入することでＰチャネル薄膜トラ
ンジスタが形成できる。不純物注入は非質量分離型のイ
オンドーピング又は質量分離型のイオンインプランテー
ションを用いることができる。この後、注入された不純
物を活性化する為再びレーザビームを照射する。この後
半導体薄膜４を層間絶縁膜で被覆する。本実施例では、
１００ｎｍの厚みを有するＳｉＯ₂ からなる層間絶縁膜
５ａと同じく１００ｎｍの厚みを有するＳｉＮ_x からな
る層間絶縁膜５ｂを重ねて成膜した。場合によっては、
積層構造の層間絶縁膜に代え、単層構造の層間絶縁膜を
用いることもできる。二層の層間絶縁膜５ａ，５ｂに、
薄膜トランジスタのソース領域及びドレイン領域と連通
するコンタクトホールＣＯＮ１を開口する。同時に、ソ
ース領域Ｓ及びドレイン領域Ｄとこれらの下部に配した
各ダミー電極１０とを互いに接続する為のコンタクトホ
ールＣＯＮ２をエッチングで開口する。

【００１２】続いて（Ｘ３）及び（Ｙ３）に示す様に、
Ａｌ，Ｗ，Ｍｏなどの金属を成膜し、所定の形状にパタ
ニングして配線６に加工する。配線６はコンタクトホー
ルＣＯＮ１を介して薄膜トランジスタのソース領域及び
ドレイン領域Ｄに電気接続する。同時に、コンタクトホ
ールＣＯＮ１及びＣＯＮ２を介して、ソース領域とその
下部のダミー電極１０とを互いに電気接続する。同様
に、ドレイン領域とその下部に位置するダミー電極１０
も互いに電気接続される。

【００１３】最後に（Ｘ４）に示す様に、配線６を被覆
する様にパシベーション膜（保護膜）７を成膜する。本
実施例では、ＳｉＯ₂ を１００ｎｍの厚みで堆積した。
更に、その上にアクリル樹脂などからなる平坦化膜８を
成膜する。パシベーション膜７及び平坦化膜８を貫通す
る様にコンタクトホールを開口する。平坦化膜８の上に
ＩＴＯなどからなる透明導電膜を成膜し、所定の形状に
パタニングして画素電極９に加工する。画素電極９は上
述したコンタクトホールを介してドレイン領域側の配線
６に電気接続する。

【００１４】図３は、ボトムゲート型薄膜トランジスタ
の動作特性を示すグラフであり、横軸にソース／ドレイ
ン間電圧ＶＤＳを取り、縦軸にソース／ドレイン間電流
ＩＤＳを取ってある。又、パラメータとしてゲート電圧
を取ってある。カーブＡは図１に示した本発明に係る薄
膜トランジスタの動作特性を示し、カーブＢは図６に示
した従来の薄膜トランジスタの動作特性を示す。グラフ
から明らかな様に、ダミー電極を設けることで薄膜トラ
ンジスタの動作特性が改善されており、特に電流駆動能
力の改善が認められる。

【００１５】図４は、図１に示した薄膜トランジスタ及
び画素電極を集積形成した薄膜半導体装置を駆動基板と
して組み立てられたアクティブマトリクス型液晶表示装
置の一例を示す模式的な斜視図である。この表示装置は
駆動基板１と対向基板１２との間に電気光学物質として
液晶１３を保持したパネル構造となっている。駆動基板
１には画素アレイ部１４と周辺回路部とが集積形成され
ている。周辺回路部は垂直走査回路１５と水平走査回路
１６とに分かれている。又、駆動基板１の上端側には外
部接続用の端子電極１７も形成されている。各端子電極
１７は接続用の配線１８を介して垂直走査回路１５及び
水平走査回路１６に接続している。これらの周辺回路部
はボトムゲート構造の薄膜トランジスタで構成されてい
る。画素アレイ部１４には互いに交差するゲート配線１
９と信号配線２０が形成されている。ゲート配線１９は
垂直走査回路１５に接続し、信号配線２０は水平走査回
路１６に接続している。両配線１９，２０の交差部には
画素電極９とこれを駆動する薄膜トランジスタ２２とが
形成されている。これらの具体的な構造は図１に示した
通りである。一方、対向基板１２の内表面には図示しな
いが対向電極が形成されている。

【００１６】最後に、図５は図４に示した薄膜半導体装
置の製造方法を模式的に表わしている。最初に成膜工程
を行い、比較的低融点（例えば６００℃以下）のガラス
材料からなる透明な絶縁基板１の上に半導体薄膜４を形
成する。この半導体薄膜４は前駆状態では非晶質又は比
較的小さな粒径を有する多結晶であり、例えば非晶質シ
リコンや多結晶シリコンからなる。次に、半導体薄膜４
の加熱処理を含む一連の処理を行い、１パネル分の面積
区画２３に薄膜トランジスタを集積形成する。この面積
区画２３は、画素アレイ部１４と、これを駆動する周辺
回路部として水平走査回路１６及び垂直走査回路１５を
含んでいる。これらには何れも本発明に従ってボトムゲ
ート型の薄膜トランジスタが集積形成される。最後に、
画素アレイ部１４に１画面分の画素電極をマトリックス
状に形成して表示用薄膜半導体装置を完成する。これは
表示用駆動基板として、図４に示した様にアクティブマ
トリクス型液晶表示パネルなどに組み込まれる。

【００１７】本実施例では面積区画２３に対してレーザ
パルス２８をワンショットで照射し１パネル分の半導体
薄膜４の一括加熱処理を行う。例えば、半導体薄膜４が
前駆状態で非晶質シリコンである時には、一括加熱によ
り一旦溶融した後結晶化し比較的大粒径の多結晶シリコ
ンが得られる。レーザパルス２８としては例えばエキシ
マレーザ光を用いることができる。エキシマレーザ光は
強力なパルス紫外光である為、シリコンなどからなる半
導体薄膜４の表面層で吸収され、その部分の温度を上昇
させるが、絶縁基板１まで加熱することはない。この
時、半導体薄膜４の下部にはゲート電極及びダミー電極
を構成する導体層が面積区画２３の全体に渡って配され
ており、熱的条件が均一化されている。従って、半導体
薄膜４は均一に加熱処理可能である。この結果、均一な
結晶構造を有する多結晶シリコンが得られる。絶縁基板
１に成膜する前駆膜としては、低温で作成できるプラズ
マＣＶＤシリコン膜などを選ぶことができる。ガラス材
料からなる透明絶縁基板１に例えば厚みが３０ｎｍのプ
ラズマＣＶＤシリコン膜を成膜した場合、ＸｅＣｌエキ
シマレーザ光を照射した時の溶融閾値エネルギーは１３
０ｍＪ／ｃｍ² 程度である。膜厚全体が溶融するには例
えば２２０ｍＪ／ｃｍ² 程度のエネルギーが必要であ
る。溶融してから固化するまでの時間は例えば７０ｎｓ
である。

【００１８】

【発明の効果】以上説明したように、本発明によれば、
ボトムゲート構造の薄膜トランジスタにおいて、ソース
領域及びドレイン領域の下側にもゲート絶縁膜を介して
ゲート電極と同層の導体膜からなるダミー電極が残され
ており、基板全体に渡って熱的条件を一様にするととも
に、実質的にチャネル領域、ソース領域及びドレイン領
域に渡って半導体薄膜に段差が生じない様にしている。
半導体薄膜の下地構造が熱的に一様化されることで、半
導体薄膜の結晶化にレーザアニールを用いる際、チャネ
ル領域とソース領域及びドレイン領域の結晶性がほぼ同
等になり、薄膜トランジスタの動作特性の均一化が図れ
る。又、ソース領域及びドレイン領域とチャネル領域間
の段差が緩和されることにより、段切れなどを防ぐこと
が可能になり、製造歩留りの改善につながる。なお、ゲ
ート電極とダミー電極は同時に形成できるので、何ら工
程増加を伴うことなく段差の緩和化が達成できる。更
に、ゲート電極とダミー電極とを互いに電気的に分離し
且つ各ダミー電極とソース領域及びドレイン領域をそれ
ぞれ同電位とすることで、薄膜トランジスタの寄生容量
増加を抑えることが可能である。

【図面の簡単な説明】

【図１】本発明に係る薄膜トランジスタを示す平面図及
び断面図である。

【図２】本発明に係る薄膜トランジスタの製造方法を示
す工程図である。

【図３】薄膜トランジスタの動作特性を示すグラフであ
る。

【図４】本発明に係る薄膜トランジスタを用いて形成さ
れたアクティブマトリクス型液晶表示装置を示す模式的
な斜視図である。

【図５】図４に示したアクティブマトリクス型液晶表示
装置の製造方法を示す模式図である。

【図６】従来の薄膜トランジスタの製造方法並びに構造
を示す模式図である。

【符号の説明】

１・・・基板、２・・・ゲート電極、３・・・ゲート絶
縁膜、４・・・半導体薄膜、６・・・配線、９・・・画
素電極、１０・・・ダミー電極

Claims (6)

【特許請求の範囲】
1. 【請求項１】 基板の上に形成された導体膜からなるゲ
   ート電極と、ゲート絶縁膜を介して該ゲート電極より上
   層に形成され該ゲート電極に整合するチャネル領域とそ
   の両側に位置するソース領域及びドレイン領域とを備え
   た半導体薄膜と、該ソース領域及びドレイン領域に接続
   する配線とを備えた薄膜トランジスタであって、 該ソース領域及びドレイン領域の下側にもゲート絶縁膜
   を介して該ゲート電極と同層の導体膜からなるダミー電
   極が残されており、実質的にチャネル領域、ソース領域
   及びドレイン領域に遮って半導体薄膜に段差が生じない
   様にしたことを特徴とする薄膜トランジスタ。
2. 【請求項２】 前記ゲート電極と前記ダミー電極とは互
   いに分離して形成さていることを特徴とする請求項１記
   載の薄膜トランジスタ。
3. 【請求項３】 前記ゲート電極と前記ダミー電極とは該
   ゲート絶縁膜の厚みより大きな距離を隔てて互いに分離
   していることを特徴とする請求項２記載の薄膜トランジ
   スタ。
4. 【請求項４】 前記ダミー電極は配線を介して該ソース
   領域及びドレイン領域と同電位に接続されていることを
   特徴とする請求項２記載の薄膜トランジスタ。
5. 【請求項５】 前記半導体薄膜はエネルギービームの照
   射により結晶化した多結晶半導体薄膜であることを特徴
   とする請求項１記載の薄膜トランジスタ。
6. 【請求項６】 所定の間隙を介して接合した一対の基板
   と、該間隙に保持された電気光学物質とを有し、一方の
   基板には画素電極とこれを駆動する薄膜トランジスタが
   集積形成され、他方の基板には対向電極が形成された表
   示装置であって、 前記薄膜トランジスタは該一方の基板の上に形成された
   導体膜からなるゲート電極と、ゲート絶縁膜を介して該
   ゲート電極より上層に形成され該ゲート電極に整合する
   チャネル領域とその両側に位置するソース領域及びドレ
   イン領域とを備えた半導体薄膜と、該ソース領域及びド
   レイン領域に接続する配線とを備え、 該ソース領域及びドレイン領域の下側にもゲート絶縁膜
   を介して該ゲート電極と同層の導体膜からなるダミー電
   極が残されており、実質的にチャネル領域、ソース領域
   及びドレイン領域に遮って半導体薄膜に段差が生じない
   様にしたことを特徴とする表示装置。