JPH1183936A - 素子評価回路 - Google Patents
素子評価回路Info
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- JPH1183936A JPH1183936A JP9242590A JP24259097A JPH1183936A JP H1183936 A JPH1183936 A JP H1183936A JP 9242590 A JP9242590 A JP 9242590A JP 24259097 A JP24259097 A JP 24259097A JP H1183936 A JPH1183936 A JP H1183936A
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- evaluation circuit
- pedestal
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
- G01R1/02—General constructional details
- G01R1/04—Housings; Supporting members; Arrangements of terminals
- G01R1/0408—Test fixtures or contact fields; Connectors or connecting adaptors; Test clips; Test sockets
- G01R1/0433—Sockets for IC's or transistors
- G01R1/0441—Details
- G01R1/045—Sockets or component fixtures for RF or HF testing
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/282—Testing of electronic circuits specially adapted for particular applications not provided for elsewhere
- G01R31/2822—Testing of electronic circuits specially adapted for particular applications not provided for elsewhere of microwave or radiofrequency circuits
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- General Physics & Mathematics (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【課題】 搭載した測定対象のＩＣと測定系とのインピ
ーダンスを容易に合わせることができる素子評価回路を
実現する。 【解決手段】 素子評価回路の耐久性を向上させるため
に用いるセラミックヘッド５０は、台座５１と例えばセ
ラミック板５２，５３とで構成されている。せラック板
５２，５３には、基板４０のマイクロストリップライン
４１と接続するマイクロストリップライン５４，５５が
それぞれ形成されると共に、接地パタン５６，５７が形
成されている。各マイクロストリップライン５４，５５
と接地パタン５６，５７との間に、整合用素子を実装す
ることにより、測定対象のＩＣ６０の近辺で、容易にイ
ンピーダンス整合が行われる。
ーダンスを容易に合わせることができる素子評価回路を
実現する。 【解決手段】 素子評価回路の耐久性を向上させるため
に用いるセラミックヘッド５０は、台座５１と例えばセ
ラミック板５２，５３とで構成されている。せラック板
５２，５３には、基板４０のマイクロストリップライン
４１と接続するマイクロストリップライン５４，５５が
それぞれ形成されると共に、接地パタン５６，５７が形
成されている。各マイクロストリップライン５４，５５
と接地パタン５６，５７との間に、整合用素子を実装す
ることにより、測定対象のＩＣ６０の近辺で、容易にイ
ンピーダンス整合が行われる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＧａＡｓ（カリウ
ムひ素）電界効果トランジスタ等の素子をパッケージ中
に内蔵する半導体装置（以下、ＩＣという）等の電気特
性評価を行う際に用いられ、測定系とそのＩＣの間のイ
ンピーダンス整合を行う素子評価回路に関するものであ
る。
ムひ素）電界効果トランジスタ等の素子をパッケージ中
に内蔵する半導体装置（以下、ＩＣという）等の電気特
性評価を行う際に用いられ、測定系とそのＩＣの間のイ
ンピーダンス整合を行う素子評価回路に関するものであ
る。
【０００２】
【従来の技術】図２は、従来の素子評価回路の要部を示
す斜視図である。この素子評価回路は、ＩＣの直流電気
特性及び高周波電気特性を評価する場合に用いられるも
のであり、基板１０と評価治具であるセラミックヘッド
２０とで構成されている。基板１０の表面には、中心導
体となるマイクロストリップライン１１とその両側に一
定の距離をおいて配置された接地導体１２とからなるコ
プレーナ型の分布定数回路が形成されている。接地導体
１２は、図示しないスルーホール等で基板１０の下側の
グランドに接続されている。基板１０の中心部には、マ
イクロストリップライン１１を分断して開口した収容部
１３が形成されている。セラミックヘッド２０は、収容
部１３に挿脱自在に収容されている。セラミックヘッド
２０は、導電性の金属で構成された台座２１と、該台座
２１上に所定間隔を持って固定された絶縁部材であるセ
ラミック板２２，２３と、セラミック板２２，２３上に
それぞれ形成された配線パタンのマイクロストリップラ
イン２４，２５とで構成されている。台座２１は、収容
部１３に収容された状態でグランドに接続され、マイク
ロストリップライン２４，２５は、両側のマイクロスト
リップライン１１に接続されている。
す斜視図である。この素子評価回路は、ＩＣの直流電気
特性及び高周波電気特性を評価する場合に用いられるも
のであり、基板１０と評価治具であるセラミックヘッド
２０とで構成されている。基板１０の表面には、中心導
体となるマイクロストリップライン１１とその両側に一
定の距離をおいて配置された接地導体１２とからなるコ
プレーナ型の分布定数回路が形成されている。接地導体
１２は、図示しないスルーホール等で基板１０の下側の
グランドに接続されている。基板１０の中心部には、マ
イクロストリップライン１１を分断して開口した収容部
１３が形成されている。セラミックヘッド２０は、収容
部１３に挿脱自在に収容されている。セラミックヘッド
２０は、導電性の金属で構成された台座２１と、該台座
２１上に所定間隔を持って固定された絶縁部材であるセ
ラミック板２２，２３と、セラミック板２２，２３上に
それぞれ形成された配線パタンのマイクロストリップラ
イン２４，２５とで構成されている。台座２１は、収容
部１３に収容された状態でグランドに接続され、マイク
ロストリップライン２４，２５は、両側のマイクロスト
リップライン１１に接続されている。
【０００３】セラミックヘッド２０のセラミック板２
２，２３の間にＩＣ３０が搭載されるようになってい
る。ＩＣ３０はＧａＡｓ ＦＥＴを内蔵し、該ＦＥＴの
ゲート端子３１が、マイクロストリップライン２４に接
続され、ドレイン端子３２がマイクロストリップライン
２５に接続され、ソース端子３３が台座２１に接続され
る。セラミックヘッド２０は、素子評価回路全体をレキ
ソライト基板等で構成した場合に、多くのＩＣ３０等の
特性を評価する際に耐久性が問題となるで、耐久性を確
保するために、基板１０に収容されて用いられるもので
ある。ＩＣ３０の高周波特性を評価する際に、ＩＣ３０
と該ＩＣ３０にマイクロストリップライン１１、２４，
２５を介して信号を入出力する図示しない外部測定系と
の特性インピーダンスを合わせる必要がある。特性イン
ピーダンスを合わせないと接合点で電力が反射し、ＩＣ
３０の本来の特性が評価できない。素子評価回路は、そ
の測定系とＩＣ３０との間の特性インピーダンスを合わ
せる（整合をとる）ための、特性インピーダンス変換器
となり、マイクロストリップライン１１と接地導体１２
との間に、容量値が可変のトリマコンデンサ、チップコ
ンデンサ、あるいはチップコイル等の整合用素子３５が
実装される。整合用素子３５が実装されて、測定系とＩ
Ｃ３０との間の特性インピーダンスの整合が行われ、特
性評価が行われる。
２，２３の間にＩＣ３０が搭載されるようになってい
る。ＩＣ３０はＧａＡｓ ＦＥＴを内蔵し、該ＦＥＴの
ゲート端子３１が、マイクロストリップライン２４に接
続され、ドレイン端子３２がマイクロストリップライン
２５に接続され、ソース端子３３が台座２１に接続され
る。セラミックヘッド２０は、素子評価回路全体をレキ
ソライト基板等で構成した場合に、多くのＩＣ３０等の
特性を評価する際に耐久性が問題となるで、耐久性を確
保するために、基板１０に収容されて用いられるもので
ある。ＩＣ３０の高周波特性を評価する際に、ＩＣ３０
と該ＩＣ３０にマイクロストリップライン１１、２４，
２５を介して信号を入出力する図示しない外部測定系と
の特性インピーダンスを合わせる必要がある。特性イン
ピーダンスを合わせないと接合点で電力が反射し、ＩＣ
３０の本来の特性が評価できない。素子評価回路は、そ
の測定系とＩＣ３０との間の特性インピーダンスを合わ
せる（整合をとる）ための、特性インピーダンス変換器
となり、マイクロストリップライン１１と接地導体１２
との間に、容量値が可変のトリマコンデンサ、チップコ
ンデンサ、あるいはチップコイル等の整合用素子３５が
実装される。整合用素子３５が実装されて、測定系とＩ
Ｃ３０との間の特性インピーダンスの整合が行われ、特
性評価が行われる。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
素子評価回路では、次のような課題があった。一般的な
測定系の特性インピーダンスは５０Ωであり、例えばパ
ワー用途のＩＣ３０の特性インピーダンスは、数Ω程度
である。この特性インピーダンスの差が大きくなればな
るほど整合回路の制作が難しくなり、特にＩＣ３０の特
性インピーダンスが小さい程その整合が取りにくくな
る。これに対し、近年のＩＣ３０では、電流を多く流せ
るようにゲート幅を増加させているので、入出力の特性
インピーダンスが著しく低くなってきている。このよう
な低い入出力の特性インピーダンスを有するＩＣ３０に
対する整合回路を構成するには、基板１０上のマイクロ
ストリップライン１１の特性インピーダンスが５０Ω、
セラミックヘッド２０のマイクロストリップライン２
４，２５の特性インピーダンスが例えば２０Ω程度であ
ることから、ＩＣ３０に近い位置に整合用素子３５を実
装することが有効である。ところが、挿脱自在なセラミ
ックヘッド２０等を用いる素子評価回路では、ＩＣ３０
の近くにコンデンサ等の整合用素子３５を実装すること
ができなかった。また、電気特性を測定評価する際に
は、ＩＣ３０のゲート端子３１とドレイン端子３２を適
切な電位にバイアスする場合もある。このバイアスを行
うバイアス線も、ＩＣ３０の近辺に配置することによ
り、測定のときのロスが減じられるが、図２のようなセ
ラミックヘッド２０等を用いる素子評価回路では、バイ
アス線は基板１０側に配置され、ＩＣ３０に対するバイ
アスを印加する位置が遠いという課題があった。
素子評価回路では、次のような課題があった。一般的な
測定系の特性インピーダンスは５０Ωであり、例えばパ
ワー用途のＩＣ３０の特性インピーダンスは、数Ω程度
である。この特性インピーダンスの差が大きくなればな
るほど整合回路の制作が難しくなり、特にＩＣ３０の特
性インピーダンスが小さい程その整合が取りにくくな
る。これに対し、近年のＩＣ３０では、電流を多く流せ
るようにゲート幅を増加させているので、入出力の特性
インピーダンスが著しく低くなってきている。このよう
な低い入出力の特性インピーダンスを有するＩＣ３０に
対する整合回路を構成するには、基板１０上のマイクロ
ストリップライン１１の特性インピーダンスが５０Ω、
セラミックヘッド２０のマイクロストリップライン２
４，２５の特性インピーダンスが例えば２０Ω程度であ
ることから、ＩＣ３０に近い位置に整合用素子３５を実
装することが有効である。ところが、挿脱自在なセラミ
ックヘッド２０等を用いる素子評価回路では、ＩＣ３０
の近くにコンデンサ等の整合用素子３５を実装すること
ができなかった。また、電気特性を測定評価する際に
は、ＩＣ３０のゲート端子３１とドレイン端子３２を適
切な電位にバイアスする場合もある。このバイアスを行
うバイアス線も、ＩＣ３０の近辺に配置することによ
り、測定のときのロスが減じられるが、図２のようなセ
ラミックヘッド２０等を用いる素子評価回路では、バイ
アス線は基板１０側に配置され、ＩＣ３０に対するバイ
アスを印加する位置が遠いという課題があった。
【０００５】
【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、中心導体と中心導体
を一定距離を隔てて挟み且つグランドに接続された接地
導体とが表面に形成されると共に、その中心導体を分断
して開口した収容部を有する基板と、収容部に挿脱自在
に収容される台座と、この台座上に所定の間隔を隔てて
形成された絶縁性の第１及び第２の板部と、第１及び第
２の板部上にそれぞれ形成されて収容時に分断した中心
導体にそれぞれ接続される第１及び第２の配線パタンと
を有するヘッドとを備えた素子評価回路において、次の
ような構成にしている。即ち、第１の板部上に、グラン
ドに接続される第１の接地パタンを形成していいる。第
２の発明は、第１の発明の素子評価回路において、第１
の接地パタンに、前記台座が前記収容部に収容されたと
きに前記接地導体に接触する接触部を設けている。第３
の発明は、第１または第２の発明の素子評価回路におい
て、第１の接地パタンは、第１の配線パタンを一定距離
を隔てて挟む構成にしている。
に、本発明のうちの第１の発明は、中心導体と中心導体
を一定距離を隔てて挟み且つグランドに接続された接地
導体とが表面に形成されると共に、その中心導体を分断
して開口した収容部を有する基板と、収容部に挿脱自在
に収容される台座と、この台座上に所定の間隔を隔てて
形成された絶縁性の第１及び第２の板部と、第１及び第
２の板部上にそれぞれ形成されて収容時に分断した中心
導体にそれぞれ接続される第１及び第２の配線パタンと
を有するヘッドとを備えた素子評価回路において、次の
ような構成にしている。即ち、第１の板部上に、グラン
ドに接続される第１の接地パタンを形成していいる。第
２の発明は、第１の発明の素子評価回路において、第１
の接地パタンに、前記台座が前記収容部に収容されたと
きに前記接地導体に接触する接触部を設けている。第３
の発明は、第１または第２の発明の素子評価回路におい
て、第１の接地パタンは、第１の配線パタンを一定距離
を隔てて挟む構成にしている。
【０００６】第４の発明は、第１、２または第３の発明
の素子評価回路において、第２の板部上に、グランドに
接続される第２の接地パタンを形成している。第５の発
明は、第４の発明の素子評価回路において、台座が収容
部に収容されたときに接地導体に接触する接触部を設け
ている。第６の発明は、第４または第５の発明の素子評
価回路において、第２の接地パタンは、第２の配線パタ
ンを一定距離を隔てて挟む構成にしている。第７の発明
は、中心導体と該中心導体を一定距離を隔てて挟み且つ
グランドに接続された接地導体とが表面に形成されると
共に、その中心導体を分断して開口した収容部を有する
基板と、収容部に挿脱自在に収容される台座と、この台
座上に所定の間隔を隔てて形成された絶縁性の第１及び
第２の板部と、第１及び第２の板部上にそれぞれ形成さ
れて収容時に分断した中心導体にそれぞれ接続される第
１及び第２の配線パタンとを有するヘッドとを備えた素
子評価回路において、次のような構成にしている。即
ち、第１の板部上に第１の配線パタンにバイアス電位を
与える第１のバイアス線を形成している。
の素子評価回路において、第２の板部上に、グランドに
接続される第２の接地パタンを形成している。第５の発
明は、第４の発明の素子評価回路において、台座が収容
部に収容されたときに接地導体に接触する接触部を設け
ている。第６の発明は、第４または第５の発明の素子評
価回路において、第２の接地パタンは、第２の配線パタ
ンを一定距離を隔てて挟む構成にしている。第７の発明
は、中心導体と該中心導体を一定距離を隔てて挟み且つ
グランドに接続された接地導体とが表面に形成されると
共に、その中心導体を分断して開口した収容部を有する
基板と、収容部に挿脱自在に収容される台座と、この台
座上に所定の間隔を隔てて形成された絶縁性の第１及び
第２の板部と、第１及び第２の板部上にそれぞれ形成さ
れて収容時に分断した中心導体にそれぞれ接続される第
１及び第２の配線パタンとを有するヘッドとを備えた素
子評価回路において、次のような構成にしている。即
ち、第１の板部上に第１の配線パタンにバイアス電位を
与える第１のバイアス線を形成している。
【０００７】第８の発明は、第７の発明の素子評価回路
において、第２の板部上に第２の配線パタンにバイアス
電位を与える第２のバイアス線を形成している。第９の
発明は、第１、２、３、４、５、６、７または８の発明
の素子評価回路において、台座は、収容時にグランドに
接続される導電性部材で構成している。第１〜第６及び
第９の発明によれば、以上のように素子評価回路を構成
したので、ヘッドに形成された第１の板部上に、第１の
接地パタンが形成される。この第１の接地パタンと第１
の配線パタンとの間に、整合用素子等を搭載すれば、評
価対象の素子の直近でインピーダンスの整合が行われ
る。第７〜第９の発明によれば、ヘッドに形成された第
１の板部上に、第１の配線パタンにバイアス電位を与え
る第１の接地パタンが形成される。つまり、評価対象の
素子に対して直近の位置でバイアス電位が与えられる。
従って、前記課題を解決できるのである。
において、第２の板部上に第２の配線パタンにバイアス
電位を与える第２のバイアス線を形成している。第９の
発明は、第１、２、３、４、５、６、７または８の発明
の素子評価回路において、台座は、収容時にグランドに
接続される導電性部材で構成している。第１〜第６及び
第９の発明によれば、以上のように素子評価回路を構成
したので、ヘッドに形成された第１の板部上に、第１の
接地パタンが形成される。この第１の接地パタンと第１
の配線パタンとの間に、整合用素子等を搭載すれば、評
価対象の素子の直近でインピーダンスの整合が行われ
る。第７〜第９の発明によれば、ヘッドに形成された第
１の板部上に、第１の配線パタンにバイアス電位を与え
る第１の接地パタンが形成される。つまり、評価対象の
素子に対して直近の位置でバイアス電位が与えられる。
従って、前記課題を解決できるのである。
【０００８】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示す素子評価回路の
要部の斜視図である。この素子評価回路は、従来と同様
にＩＣの直流電気特性及び高周波電気特性を評価する場
合に用いられるものであり、従来と同様の基板４０と、
従来とは異なる構成のセラミックヘッド５０とで構成さ
れている。基板４０は、従来の図２と同様の構成であ
り、該基板４０の表面には、中心導体となるマイクロス
トリップライン４１とその両側に一定の距離を隔てて配
置された接地導体４２とからなるコプレーナ型の分布定
数回路が形成されている。接地導体４２は、図示しない
スルーホール等で基板４０の下側のグランドに接続され
ている。基板４０の中心部には、マイクロストリップラ
イン４１を分断して開口した収容部４３が形成されてい
る。セラミックヘッド５０は、収容部４３に挿脱自在に
収容されている。
要部の斜視図である。この素子評価回路は、従来と同様
にＩＣの直流電気特性及び高周波電気特性を評価する場
合に用いられるものであり、従来と同様の基板４０と、
従来とは異なる構成のセラミックヘッド５０とで構成さ
れている。基板４０は、従来の図２と同様の構成であ
り、該基板４０の表面には、中心導体となるマイクロス
トリップライン４１とその両側に一定の距離を隔てて配
置された接地導体４２とからなるコプレーナ型の分布定
数回路が形成されている。接地導体４２は、図示しない
スルーホール等で基板４０の下側のグランドに接続され
ている。基板４０の中心部には、マイクロストリップラ
イン４１を分断して開口した収容部４３が形成されてい
る。セラミックヘッド５０は、収容部４３に挿脱自在に
収容されている。
【０００９】セラミックヘッド５０は、導電性の金属で
構成された台座５１と、該台座５１上に所定間隔を隔て
て固定された第１及び第２の板部であるセラミック板５
２，５３と、セラミック板５２，５３上にそれぞれ蒸着
して形成された第１及び第２の配線パタンであるマイク
ロストリップライン５４，５５とを備えると共に、従来
にはない第１及び第２の接地パタン５６，５７が形成さ
れている。接地パタン５６は、セラミック板５２の上部
と側面とに蒸着して形成され、該セラミック板５２の上
部では、マイクロストリップライン５４を所定の距離を
隔てて両側から挟み、側面では下側の台座５１に接触し
ている。接地パタン５７は、セラミック板５３の上部と
側面とに蒸着して形成され、該セラミック板５３の上部
では、マイクロストリップライン５５を一定の距離を隔
てて両側から挟み、側面では下側の台座５１に接触して
いる。台座５１は、収容部４３に収容された状態でグラ
ンドに接続される。マイクロストリップライン５４，５
５の端部には、セラミックヘッド５０から突出する接触
部５４ａ，５５ａが延設され、収容部４３に収容された
状態で、接触部５４ａ，５５ａが接続基板４０上の両側
のマイクロストリップライン４１に接続されるようにな
っている。
構成された台座５１と、該台座５１上に所定間隔を隔て
て固定された第１及び第２の板部であるセラミック板５
２，５３と、セラミック板５２，５３上にそれぞれ蒸着
して形成された第１及び第２の配線パタンであるマイク
ロストリップライン５４，５５とを備えると共に、従来
にはない第１及び第２の接地パタン５６，５７が形成さ
れている。接地パタン５６は、セラミック板５２の上部
と側面とに蒸着して形成され、該セラミック板５２の上
部では、マイクロストリップライン５４を所定の距離を
隔てて両側から挟み、側面では下側の台座５１に接触し
ている。接地パタン５７は、セラミック板５３の上部と
側面とに蒸着して形成され、該セラミック板５３の上部
では、マイクロストリップライン５５を一定の距離を隔
てて両側から挟み、側面では下側の台座５１に接触して
いる。台座５１は、収容部４３に収容された状態でグラ
ンドに接続される。マイクロストリップライン５４，５
５の端部には、セラミックヘッド５０から突出する接触
部５４ａ，５５ａが延設され、収容部４３に収容された
状態で、接触部５４ａ，５５ａが接続基板４０上の両側
のマイクロストリップライン４１に接続されるようにな
っている。
【００１０】セラミックヘッド５０のセラミック板５
２，５３の間にＩＣ６０が搭載されるようになってい
る。ＩＣ６０は、例えばＧａＡｓ ＦＥＴを内蔵し、該
ＩＣ６０におけるＦＥＴのゲート端子６１が、マイクロ
ストリップライン５４に接続され、ドレイン端子６２が
マイクロストリップライン５５に接続され、ソース端子
６３が台座５１に接続される。この図１の素子評価回路
では、セラミックヘッド５０に接地パタン５６，５７を
設けたので、接地パタン５６とマイクロストリップライ
ン５４との間５８、及び接地パタン５７とマイクロスト
リップライン５５との間５９に、整合用素子を実装する
ことが可能である。整合用素子としてはトリマコンデン
サ、チップコンデンサ、あるいはチップコイル等が用い
られる。セラミックヘッド５０を用いて搭載された数種
類の測定対象デバイスの電気特性の評価を行う場合に
は、該測定対象デバイスの整合点に合わせて、整合用素
子を実装する必要があるが、このセラミックヘッド５０
では、マイクロストリップライン５４，５５と接地パタ
ン５６，５７との間が均一であると共に、該接地パタン
５６，５７がセラミック板５２，５３の側面を介して均
等にグランドに接続されるので、整合用素子の実装位置
にかかわらずＬ成分の変化はない。
２，５３の間にＩＣ６０が搭載されるようになってい
る。ＩＣ６０は、例えばＧａＡｓ ＦＥＴを内蔵し、該
ＩＣ６０におけるＦＥＴのゲート端子６１が、マイクロ
ストリップライン５４に接続され、ドレイン端子６２が
マイクロストリップライン５５に接続され、ソース端子
６３が台座５１に接続される。この図１の素子評価回路
では、セラミックヘッド５０に接地パタン５６，５７を
設けたので、接地パタン５６とマイクロストリップライ
ン５４との間５８、及び接地パタン５７とマイクロスト
リップライン５５との間５９に、整合用素子を実装する
ことが可能である。整合用素子としてはトリマコンデン
サ、チップコンデンサ、あるいはチップコイル等が用い
られる。セラミックヘッド５０を用いて搭載された数種
類の測定対象デバイスの電気特性の評価を行う場合に
は、該測定対象デバイスの整合点に合わせて、整合用素
子を実装する必要があるが、このセラミックヘッド５０
では、マイクロストリップライン５４，５５と接地パタ
ン５６，５７との間が均一であると共に、該接地パタン
５６，５７がセラミック板５２，５３の側面を介して均
等にグランドに接続されるので、整合用素子の実装位置
にかかわらずＬ成分の変化はない。
【００１１】整合用素子を実装することにより、ＩＣ６
０の高周波特性を評価する際に、ＩＣ６０の特性インピ
ーダンスと、該ＩＣ６０にマイクロストリップライン４
１、５４，５５を介して信号を入出力する図示しない外
部測定系の特性インピータンスとが合わされ、接合点で
の電力の反射がなくなり、ＩＣ６０の本来の特性の評価
が行われる。以上のように、この第１の実施形態では、
セラミックヘッド５０に接地パタン５６，５７を設けた
ので、接地パタン５６とマイクロストリップライン５４
との間５８、及び接地パタン５７とマイクロストリップ
ライン５５との間５９に、整合用素子を実装することが
でき、ＩＣ６０と測定系との特性インピーダンスを容易
に合わせることが可能なる。
０の高周波特性を評価する際に、ＩＣ６０の特性インピ
ーダンスと、該ＩＣ６０にマイクロストリップライン４
１、５４，５５を介して信号を入出力する図示しない外
部測定系の特性インピータンスとが合わされ、接合点で
の電力の反射がなくなり、ＩＣ６０の本来の特性の評価
が行われる。以上のように、この第１の実施形態では、
セラミックヘッド５０に接地パタン５６，５７を設けた
ので、接地パタン５６とマイクロストリップライン５４
との間５８、及び接地パタン５７とマイクロストリップ
ライン５５との間５９に、整合用素子を実装することが
でき、ＩＣ６０と測定系との特性インピーダンスを容易
に合わせることが可能なる。
【００１２】第２の実施形態 図３は、本発明の第２の実施形態を示すセラミックヘッ
ドの構成の斜視図であり、図２中の要素と共通する要素
には共通の符号が付されている。このセラミックヘッド
５０Ａは、第１の実施形態で示した素子評価回路の基板
４０に挿脱自在に収容されるものであり、第１の実施形
態と同様の導電性の金属で構成された台座５１と、該台
座５１上に所定間隔を隔てて形成された第１及び第２の
板部であるセラミック板５２，５３と、セラミック板５
２，５３上にそれぞれ蒸着して形成された第１及び第２
の配線パタンであるマイクロストリップライン５４，５
５と、第１及び第２の接地パタン５６，５７を備えてい
る。接地パタン５６は、セラミック板５２の上部と側面
とに蒸着して形成され、該セラミック板５２の上部で
は、マイクロストリップライン５４を所定の距離を隔て
て両側から挟み、側面では下側で台座５１に接触してい
る。接地パタン５７は、セラミック板５３の上部と側面
とに蒸着して形成され、該セラミック板５３の上部で
は、マイクロストリップライン５５を一定の距離を隔て
て両側から挟み、側面では下側で台座５１に接触してい
る。マイクロストリップライン５４，５５の端部には、
セラミックヘッド５０から接触部５４ａ，５５ａがそれ
ぞれ延設され、収容部４３に収容された状態で、接触部
５４ａ，５５ａが接続基板４０上の両側のマイクロスト
リップライン４１に接続されるようになっている。
ドの構成の斜視図であり、図２中の要素と共通する要素
には共通の符号が付されている。このセラミックヘッド
５０Ａは、第１の実施形態で示した素子評価回路の基板
４０に挿脱自在に収容されるものであり、第１の実施形
態と同様の導電性の金属で構成された台座５１と、該台
座５１上に所定間隔を隔てて形成された第１及び第２の
板部であるセラミック板５２，５３と、セラミック板５
２，５３上にそれぞれ蒸着して形成された第１及び第２
の配線パタンであるマイクロストリップライン５４，５
５と、第１及び第２の接地パタン５６，５７を備えてい
る。接地パタン５６は、セラミック板５２の上部と側面
とに蒸着して形成され、該セラミック板５２の上部で
は、マイクロストリップライン５４を所定の距離を隔て
て両側から挟み、側面では下側で台座５１に接触してい
る。接地パタン５７は、セラミック板５３の上部と側面
とに蒸着して形成され、該セラミック板５３の上部で
は、マイクロストリップライン５５を一定の距離を隔て
て両側から挟み、側面では下側で台座５１に接触してい
る。マイクロストリップライン５４，５５の端部には、
セラミックヘッド５０から接触部５４ａ，５５ａがそれ
ぞれ延設され、収容部４３に収容された状態で、接触部
５４ａ，５５ａが接続基板４０上の両側のマイクロスト
リップライン４１に接続されるようになっている。
【００１３】このセラミックヘッド５０Ａには、新た
に、第１の接触部５６ａと第２の接触部５７ａとが設け
られている。接触部５６ａは、接地パタン５６の端部か
ら、セラミックヘッド５０Ａから突出するように延設さ
れ、接触部５７ａは、接地パタン５７の端部から、セラ
ミックヘッド５０Ａから突出するように延設されてい
る。接触部５６ａ，５７ａを設けたセラミックヘッド５
０Ａは、基板４０の収容部４３に収容されたときに、該
接触部５６ａ，５７ａが、基板４０に形成された接地導
体４２に接するので、この接触部５６ａ，５７ａを接地
導体４２に半田付けすることで、接地パタン５６，５７
が接地導体４２に接続される。これにより、接地パタン
５６，５７と接地導体４２とが同電位になる。このセラ
ミックヘッド５０Ａに測定対象のＩＣ６０が搭載される
と共に、整合用素子が第１の実施形態と同様に実装さ
れ、この状態でＩＣ６０に対する電気特性の評価が行わ
れる。以上のように、この第２の実施形態では、セラミ
ックヘッド５０Ａに接触部５６ａ，５７ａを設けて、基
板４０の接地導体４２に半田付けするようにしたので、
該接地導体４２とセラミックヘッド５０Ａの接地パタン
５６，５７とを同電位に設定することができ、セラミッ
クヘッド５０Ａに存在する寄生キャパシタや寄生インダ
クタ等を軽減できて測定精度が向上する。
に、第１の接触部５６ａと第２の接触部５７ａとが設け
られている。接触部５６ａは、接地パタン５６の端部か
ら、セラミックヘッド５０Ａから突出するように延設さ
れ、接触部５７ａは、接地パタン５７の端部から、セラ
ミックヘッド５０Ａから突出するように延設されてい
る。接触部５６ａ，５７ａを設けたセラミックヘッド５
０Ａは、基板４０の収容部４３に収容されたときに、該
接触部５６ａ，５７ａが、基板４０に形成された接地導
体４２に接するので、この接触部５６ａ，５７ａを接地
導体４２に半田付けすることで、接地パタン５６，５７
が接地導体４２に接続される。これにより、接地パタン
５６，５７と接地導体４２とが同電位になる。このセラ
ミックヘッド５０Ａに測定対象のＩＣ６０が搭載される
と共に、整合用素子が第１の実施形態と同様に実装さ
れ、この状態でＩＣ６０に対する電気特性の評価が行わ
れる。以上のように、この第２の実施形態では、セラミ
ックヘッド５０Ａに接触部５６ａ，５７ａを設けて、基
板４０の接地導体４２に半田付けするようにしたので、
該接地導体４２とセラミックヘッド５０Ａの接地パタン
５６，５７とを同電位に設定することができ、セラミッ
クヘッド５０Ａに存在する寄生キャパシタや寄生インダ
クタ等を軽減できて測定精度が向上する。
【００１４】第３の実施形態 図４は、本発明の第３の実施形態を示すセラミックヘッ
ドの構成の斜視図であり、図５は、図４のセラミックヘ
ッドを搭載する基板の平面図である。これらの図４及び
図５において、図２中の要素と共通する要素には共通の
符号が付されている。このセラミックヘッド５０Ｂは、
第１の実施形態と同様の導電性の金属で構成された台座
５１と、該台座５１上に所定間隔を隔てて形成された第
１及び第２の板部であるセラミック板５２，５３と、セ
ラミック板５２，５３上にそれぞれ蒸着して形成された
第１及び第２の配線パタンであるマイクロストリップラ
イン５４，５５とを備えている。セラミック板５２，５
３上には、マイクロストリップライン５４，５５と同様
に形成された第１及び第２のバイアス線７０，７１が形
成されている。バイアス線７０，７１は、マイクロスト
リップライン５４，５５に対してバイアス電位を与える
ものである。マイクロストリップライン５４，５５の端
部には、セラミックヘッド５０Ｂから突出した接触部５
４ａ，５５ａが延設されている。バイアス線７０，７１
の端部には、セラミックヘッド５０Ｂから突出した接触
部７０ａ，７１ｂが延設されている。
ドの構成の斜視図であり、図５は、図４のセラミックヘ
ッドを搭載する基板の平面図である。これらの図４及び
図５において、図２中の要素と共通する要素には共通の
符号が付されている。このセラミックヘッド５０Ｂは、
第１の実施形態と同様の導電性の金属で構成された台座
５１と、該台座５１上に所定間隔を隔てて形成された第
１及び第２の板部であるセラミック板５２，５３と、セ
ラミック板５２，５３上にそれぞれ蒸着して形成された
第１及び第２の配線パタンであるマイクロストリップラ
イン５４，５５とを備えている。セラミック板５２，５
３上には、マイクロストリップライン５４，５５と同様
に形成された第１及び第２のバイアス線７０，７１が形
成されている。バイアス線７０，７１は、マイクロスト
リップライン５４，５５に対してバイアス電位を与える
ものである。マイクロストリップライン５４，５５の端
部には、セラミックヘッド５０Ｂから突出した接触部５
４ａ，５５ａが延設されている。バイアス線７０，７１
の端部には、セラミックヘッド５０Ｂから突出した接触
部７０ａ，７１ｂが延設されている。
【００１５】図４のセラミックヘッド５０Ｂは、例えば
図５のような基板４０Ｂに挿脱自在に搭載される。図５
の基板４０Ｂの表面には、中心導体となるマイクロスト
リップライン４１とその両側に一定の距離をおいて配置
された接地導体４２とが形成されている。接地導体４２
は、図示しないスルーホール等で基板４０Ｂの下側のグ
ランドに接続されている。基板４０Ｂの中心部には、マ
イクロストリップライン４１を分断して開口した収容部
４３が形成されている。セラミックヘッド５０Ｂは、収
容部４３に挿脱自在に収容される。この基板４０Ｂの接
地導体４２は、図１の基板４０とは異なり、図５のよう
に、収容部４３の周囲の一部には形成されず、その部分
にバイアス電位を伝えるパタン４４，４５が形成されて
いる。このバイアス用パタン４４，４５は、セラミック
ヘッド５０Ｂを搭載したときに、接触部７０ａ，７１ａ
が接触するようになっており、バイアス用パタン４４，
４５がセラミックヘッド５０Ｂの接触部７０ａ，７１ａ
とバイアス線７０，７１とを介して、外部から与えられ
たバイアス電位をマイクロストリップライン５４，５５
に与える構成になっている。マイクロストリップライン
４１は、接触部５４ａ，５５ａを介してマイクロストリ
ップライン５４，５５に、測定系に対する信号を入出力
する構成になっている。
図５のような基板４０Ｂに挿脱自在に搭載される。図５
の基板４０Ｂの表面には、中心導体となるマイクロスト
リップライン４１とその両側に一定の距離をおいて配置
された接地導体４２とが形成されている。接地導体４２
は、図示しないスルーホール等で基板４０Ｂの下側のグ
ランドに接続されている。基板４０Ｂの中心部には、マ
イクロストリップライン４１を分断して開口した収容部
４３が形成されている。セラミックヘッド５０Ｂは、収
容部４３に挿脱自在に収容される。この基板４０Ｂの接
地導体４２は、図１の基板４０とは異なり、図５のよう
に、収容部４３の周囲の一部には形成されず、その部分
にバイアス電位を伝えるパタン４４，４５が形成されて
いる。このバイアス用パタン４４，４５は、セラミック
ヘッド５０Ｂを搭載したときに、接触部７０ａ，７１ａ
が接触するようになっており、バイアス用パタン４４，
４５がセラミックヘッド５０Ｂの接触部７０ａ，７１ａ
とバイアス線７０，７１とを介して、外部から与えられ
たバイアス電位をマイクロストリップライン５４，５５
に与える構成になっている。マイクロストリップライン
４１は、接触部５４ａ，５５ａを介してマイクロストリ
ップライン５４，５５に、測定系に対する信号を入出力
する構成になっている。
【００１６】以上のように、この第３の実施形態では、
基板４０Ｂにバイアス用パタン４４，４５を設け、セラ
ミックヘッド５０Ｂに接触部７０ａ，７１ａとバイアス
線７０，７１とを設けたので、マイクロストリップライ
ン５４，５５に対してバイアスをする点を測定対象のＩ
Ｃ６０の近傍にすることができ、ＩＣ６０のドレイン端
子６２からソース端子６３に流れる測定用電流における
電流ロスを最小限に抑えることができ、従来の素子評価
回路を用いた場合よりも、評価精度が向上する。なお、
本発明は、上記実施形態に限定されず種々の変形が可能
である。その変形例としては、例えば次のようなものが
ある。
基板４０Ｂにバイアス用パタン４４，４５を設け、セラ
ミックヘッド５０Ｂに接触部７０ａ，７１ａとバイアス
線７０，７１とを設けたので、マイクロストリップライ
ン５４，５５に対してバイアスをする点を測定対象のＩ
Ｃ６０の近傍にすることができ、ＩＣ６０のドレイン端
子６２からソース端子６３に流れる測定用電流における
電流ロスを最小限に抑えることができ、従来の素子評価
回路を用いた場合よりも、評価精度が向上する。なお、
本発明は、上記実施形態に限定されず種々の変形が可能
である。その変形例としては、例えば次のようなものが
ある。
【００１７】（１） 第３の実施形態では、基板４０Ｂ
を介してバイアス電位を導入しているが、バイアス用パ
タン４４，４５と接触部７０ａ，７１ａとを設けず、直
接バイアス線７０，７１に外部からのバイアス電位を導
入する構成にしてもよい。 （２） 第３の実施形態では、セラミックヘッド５０Ｂ
ではバイアス線７０，７１を備えた構成にしたが、第１
及び第２の発明のように接地パタン５６，５７を設けた
構成にしてもよい。 図６は、図４の変形例を示すセラミックヘッドの平面図
である。例えば、図６のように、各セラミック板５２，
５３上の接地パタン５６，５７の一部を形成をせずに、
そこを通過させるようにバイアス線７０，７１を形成す
ることにより、第１または第２の実施形態の利点と第３
の実施形態の利点の両方を有する素子評価回路が実現で
きる。
を介してバイアス電位を導入しているが、バイアス用パ
タン４４，４５と接触部７０ａ，７１ａとを設けず、直
接バイアス線７０，７１に外部からのバイアス電位を導
入する構成にしてもよい。 （２） 第３の実施形態では、セラミックヘッド５０Ｂ
ではバイアス線７０，７１を備えた構成にしたが、第１
及び第２の発明のように接地パタン５６，５７を設けた
構成にしてもよい。 図６は、図４の変形例を示すセラミックヘッドの平面図
である。例えば、図６のように、各セラミック板５２，
５３上の接地パタン５６，５７の一部を形成をせずに、
そこを通過させるようにバイアス線７０，７１を形成す
ることにより、第１または第２の実施形態の利点と第３
の実施形態の利点の両方を有する素子評価回路が実現で
きる。
【００１８】
【発明の効果】以上詳細に説明したように、第１〜第６
及び第９の発明によれば、ヘッドに形成された第１の板
部上に、グランドに接続される第１の接地パタンを形成
したので、この第１の接地パタンと第１の配線パタンと
の間に整合用素子等を搭載すれば、評価対象の素子の直
近でインピーダンスの整合が行われて測定精度が向上す
る。第７〜第９の発明によれば、ヘッドに形成された第
１の板部上に、第１の配線パタンにバイアス電位を与え
る第１の接地パタンを形成したので、評価対象の素子に
対して直近の位置でバイアス電位が印加できるようにな
り、評価対象の素子の特性に対する測定精度が向上す
る。
及び第９の発明によれば、ヘッドに形成された第１の板
部上に、グランドに接続される第１の接地パタンを形成
したので、この第１の接地パタンと第１の配線パタンと
の間に整合用素子等を搭載すれば、評価対象の素子の直
近でインピーダンスの整合が行われて測定精度が向上す
る。第７〜第９の発明によれば、ヘッドに形成された第
１の板部上に、第１の配線パタンにバイアス電位を与え
る第１の接地パタンを形成したので、評価対象の素子に
対して直近の位置でバイアス電位が印加できるようにな
り、評価対象の素子の特性に対する測定精度が向上す
る。
【図１】本発明の第１の実施形態を示す素子評価回路の
要部の斜視図である。
要部の斜視図である。
【図２】従来の素子評価回路の要部を示す斜視図であ
る。
る。
【図３】本発明の第２の実施形態を示すセラミックヘッ
ドの構成の斜視図である。
ドの構成の斜視図である。
【図４】本発明の第３の実施形態を示すセラミックヘッ
ドの構成の斜視図である。
ドの構成の斜視図である。
【図５】図４のセラミックヘッドを搭載する基板の平面
図である。
図である。
【図６】図４の変形例を示すセラミックヘッドの平面図
である。
である。
４０，４０Ｂ 基板 ４１，５４，５５ マイクロストリップライン ４２ 接地導体 ４３ 収容部 ４４，４５ バイアス用パタン ５０，５０Ｂ セラミックヘッド ５１ 台座 ５２，５３ セラミック板 ５６，５７ 接地パタン ６０ ＩＣ ７０，７１ バイアス線
Claims (9)
- 【請求項１】 中心導体と該中心導体を一定距離を隔て
て挟み且つグランドに接続された接地導体とが表面に形
成されると共に、該中心導体を分断して開口した収容部
を有する基板と、 前記収容部に挿脱自在に収容される台座と、該台座上に
所定の間隔を隔てて形成された絶縁性の第１及び第２の
板部と、該第１及び第２の板部上にそれぞれ形成されて
該収容時に前記分断した中心導体にそれぞれ接続される
第１及び第２の配線パタンとを有するヘッドとを備えた
素子評価回路において、 前記第１の板部上に前記グランドに接続される第１の接
地パタンを形成したことを特徴とする素子評価回路。 - 【請求項２】 前記第１の接地パタンは、前記台座が前
記収容部に収容されたときに前記接地導体に接触する接
触部を設けたことを特徴とする請求項１記載の素子評価
回路。 - 【請求項３】 前記第１の接地パタンは、前記第１の配
線パタンを一定距離を隔てて挟む構成にしたことを特徴
とする請求項１または２記載の素子評価回路。 - 【請求項４】 前記第２の板部上に、前記グランドに接
続される第２の接地パタンを形成したことを特徴とする
請求項１、２または３記載の素子評価回路。 - 【請求項５】 前記第２の接地パタンは、前記台座が前
記収容部に収容されたときに前記接地導体に接触する接
触部を設けたことを特徴とする請求項４記載の素子評価
回路。 - 【請求項６】 前記第２の接地パタンは、前記第２の配
線パタンを一定距離を隔てて挟む構成にしたことを特徴
とする請求項４または５記載の素子評価回路。 - 【請求項７】 中心導体と該中心導体を一定距離を隔て
て挟み且つグランドに接続された接地導体とが表面に形
成されると共に、該中心導体を分断して開口した収容部
を有する基板と、 前記収容部に挿脱自在に収容される台座と、該台座上に
所定の間隔を隔てて形成された絶縁性の第１及び第２の
板部と、該第１及び第２の板部上にそれぞれ形成されて
該収容時に前記分断した中心導体にそれぞれ接続される
第１及び第２の配線パタンとを有するヘッドとを備えた
素子評価回路において、 前記第１の板部上に前記第１の配線パタンにバイアス電
位を与える第１のバイアス線を形成したことを特徴とす
る素子評価回路。 - 【請求項８】 前記第２の板部上に前記第２の配線パタ
ンにバイアス電位を与える第２のバイアス線を形成した
ことを特徴とする請求項７記載の素子評価回路。 - 【請求項９】 前記台座は、該収容時に前記グランドに
接続される導電性部材で構成したことを特徴とする請求
項１、２、３、４、５、６、７または８記載の素子評価
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9242590A JPH1183936A (ja) | 1997-09-08 | 1997-09-08 | 素子評価回路 |
| US09/143,238 US6181147B1 (en) | 1997-09-08 | 1998-08-28 | Device evaluation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9242590A JPH1183936A (ja) | 1997-09-08 | 1997-09-08 | 素子評価回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1183936A true JPH1183936A (ja) | 1999-03-26 |
Family
ID=17091324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9242590A Pending JPH1183936A (ja) | 1997-09-08 | 1997-09-08 | 素子評価回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6181147B1 (ja) |
| JP (1) | JPH1183936A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011099819A (ja) * | 2009-11-09 | 2011-05-19 | Murata Mfg Co Ltd | 電気特性測定基板 |
| JP2015052574A (ja) * | 2013-09-09 | 2015-03-19 | 株式会社東芝 | 高周波特性測定治具装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004279121A (ja) * | 2003-03-13 | 2004-10-07 | Murata Mfg Co Ltd | 電子部品検査装置及び電子部品検査方法 |
| US20070247179A1 (en) * | 2006-04-25 | 2007-10-25 | M/A Com, Inc. | Surface mount component RF test fixture |
| CN104034925A (zh) * | 2014-06-24 | 2014-09-10 | 中国科学院上海微系统与信息技术研究所 | 一种w波段多端口平面电路测试夹具 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2606887B1 (fr) * | 1986-11-18 | 1989-01-13 | Thomson Semiconducteurs | Circuit de mesure des caracteristiques dynamiques d'un boitier pour circuit integre rapide, et procede de mesure de ces caracteristiques dynamiques |
| US5014115A (en) * | 1987-11-16 | 1991-05-07 | Motorola, Inc. | Coplanar waveguide semiconductor package |
| US5420506A (en) * | 1993-06-18 | 1995-05-30 | Industrial Technology Research Institute | Apparatus and method for testing packaged integrated circuits |
| US5506513A (en) * | 1995-01-13 | 1996-04-09 | Bacher; Helmut | Microwave circuit test fixture |
-
1997
- 1997-09-08 JP JP9242590A patent/JPH1183936A/ja active Pending
-
1998
- 1998-08-28 US US09/143,238 patent/US6181147B1/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011099819A (ja) * | 2009-11-09 | 2011-05-19 | Murata Mfg Co Ltd | 電気特性測定基板 |
| JP2015052574A (ja) * | 2013-09-09 | 2015-03-19 | 株式会社東芝 | 高周波特性測定治具装置 |
| US9347980B2 (en) | 2013-09-09 | 2016-05-24 | Kabushiki Kaisha Toshiba | Radio frequency characteristics measurement jig device |
Also Published As
| Publication number | Publication date |
|---|---|
| US6181147B1 (en) | 2001-01-30 |
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Legal Events
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051115 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060314 |