JPH1185308A - 内部クロック発生回路 - Google Patents
内部クロック発生回路Info
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- JPH1185308A JPH1185308A JP9252742A JP25274297A JPH1185308A JP H1185308 A JPH1185308 A JP H1185308A JP 9252742 A JP9252742 A JP 9252742A JP 25274297 A JP25274297 A JP 25274297A JP H1185308 A JPH1185308 A JP H1185308A
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- Japan
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- clock
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- internal clock
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Abstract
(57)【要約】
【課題】 ＰＬＬ回路やＤＬＬ回路による補正を行うこ
となく、クロックバッファ系で生じるスキューを最小限
に抑えられるようにする。 【解決手段】 入力レベルの変動に対して出力レベルが
一定値に止まる飽和特性、および動作点を決める論理閾
値を持たない不飽和型のロジック回路１〜３により内部
クロック発生回路を構成し、その入力クロックとして、
矩形波に比べてエッジカーブが鈍くロジック回路の動作
速度よりも遅い周期の波形を持った三角波を入力するこ
とにより、論理閾値に達するまで回路が実質的に動作し
ないという不都合を防止し、入力クロックに対する内部
クロックの遅延が少なくなるようにして、クロックバッ
ファ系のスキューを少なく抑えられるようにする。
となく、クロックバッファ系で生じるスキューを最小限
に抑えられるようにする。 【解決手段】 入力レベルの変動に対して出力レベルが
一定値に止まる飽和特性、および動作点を決める論理閾
値を持たない不飽和型のロジック回路１〜３により内部
クロック発生回路を構成し、その入力クロックとして、
矩形波に比べてエッジカーブが鈍くロジック回路の動作
速度よりも遅い周期の波形を持った三角波を入力するこ
とにより、論理閾値に達するまで回路が実質的に動作し
ないという不都合を防止し、入力クロックに対する内部
クロックの遅延が少なくなるようにして、クロックバッ
ファ系のスキューを少なく抑えられるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は内部クロック発生回
路に関し、特に、高速の小振幅インタフェース回路で用
いるクロック、例えば積分型入力回路での積分期間を決
めるためのクロックを発生するクロック発生回路に用い
て好適なものである。
路に関し、特に、高速の小振幅インタフェース回路で用
いるクロック、例えば積分型入力回路での積分期間を決
めるためのクロックを発生するクロック発生回路に用い
て好適なものである。
【０００２】
【従来の技術】近年、マイクロプロセッサや半導体メモ
リ等の半導体集積回路（ＬＳＩ）は、処理の高速化等の
ために高い周波数で動作することが要求されている。そ
れに伴い、各ＬＳＩチップ間の同期、あるいは各ＬＳＩ
チップ内の回路の同期をとるためのクロックの周波数が
高まってきている。また、クロック周波数が高まってく
るに従って、当該クロックに同期して送受信するデータ
の振幅が小さくなってきている。
リ等の半導体集積回路（ＬＳＩ）は、処理の高速化等の
ために高い周波数で動作することが要求されている。そ
れに伴い、各ＬＳＩチップ間の同期、あるいは各ＬＳＩ
チップ内の回路の同期をとるためのクロックの周波数が
高まってきている。また、クロック周波数が高まってく
るに従って、当該クロックに同期して送受信するデータ
の振幅が小さくなってきている。
【０００３】例えば、このようなクロックに同期してデ
ータを取り込むような回路を作る場合、通常は各回路が
１系統のクロックに従って動作するように構成されるの
で、発生した１つのクロックを各回路に分配してやる必
要がある。そのため、何らかのバッファリング手段を設
けてクロックを電力増幅して各回路に送らなければなら
ない。
ータを取り込むような回路を作る場合、通常は各回路が
１系統のクロックに従って動作するように構成されるの
で、発生した１つのクロックを各回路に分配してやる必
要がある。そのため、何らかのバッファリング手段を設
けてクロックを電力増幅して各回路に送らなければなら
ない。
【０００４】図４は、従来の内部クロック発生回路の構
成を示す図である。図４に示すように、図示しない発振
回路で発生された、あるいは外部より与えられたクロッ
クは、入力回路４１を経てバッファ回路４２に供給さ
れ、増幅されて図示しない各内部回路に出力される。こ
こで、高周波で動作する回路、例えば非常に高速なＤＲ
ＡＭを例に考えた場合、入力クロックとしては通常、図
５（ａ）に示すように立ち上がりカーブの鋭いなるべく
きれいな矩形波が用いられる。
成を示す図である。図４に示すように、図示しない発振
回路で発生された、あるいは外部より与えられたクロッ
クは、入力回路４１を経てバッファ回路４２に供給さ
れ、増幅されて図示しない各内部回路に出力される。こ
こで、高周波で動作する回路、例えば非常に高速なＤＲ
ＡＭを例に考えた場合、入力クロックとしては通常、図
５（ａ）に示すように立ち上がりカーブの鋭いなるべく
きれいな矩形波が用いられる。
【０００５】
【発明が解決しようとする課題】上述の入力回路４１
は、所定の論理閾値を持ち、矩形波クロックのレベルが
その閾値を越えた時点で動き出す。また、バッファ回路
４２は、ＣＭＯＳのインバータを例えば２個接続して構
成される。このＣＭＯＳのインバータも所定の論理閾値
を持ち、この閾値を境としてクロックの論理値が反転す
る。したがって、見かけ上は、閾値に達するまでは回路
は動作しないことになる。
は、所定の論理閾値を持ち、矩形波クロックのレベルが
その閾値を越えた時点で動き出す。また、バッファ回路
４２は、ＣＭＯＳのインバータを例えば２個接続して構
成される。このＣＭＯＳのインバータも所定の論理閾値
を持ち、この閾値を境としてクロックの論理値が反転す
る。したがって、見かけ上は、閾値に達するまでは回路
は動作しないことになる。
【０００６】また、入力される矩形波のクロックは高速
であっても、回路内部ではそれより遅い速度で動作する
ので、得られる内部クロックの立ち上がり／立ち下がり
は、図５（ｂ）のように遅くなる。よって、バッファ回
路４２の動作点を決める論理閾値に達するまでに時間が
かかってしまい、その結果、得られる内部クロックは、
図５（ｂ）に示すように、入力クロックに対してある時
間だけ遅れた位相差（スキュー）を持つことになる。
であっても、回路内部ではそれより遅い速度で動作する
ので、得られる内部クロックの立ち上がり／立ち下がり
は、図５（ｂ）のように遅くなる。よって、バッファ回
路４２の動作点を決める論理閾値に達するまでに時間が
かかってしまい、その結果、得られる内部クロックは、
図５（ｂ）に示すように、入力クロックに対してある時
間だけ遅れた位相差（スキュー）を持つことになる。
【０００７】このスキューが大きいときは、その内部ク
ロックをそのままの状態で用いると各デバイス間で同期
がうまくとれず、誤動作等の原因となりかねない。そこ
で従来は、ＰＬＬ（Phase Locked Loop ）回路やＤＬＬ
（Delay Locked Loop ）回路によりスキューが小さくな
るように補正していた。ところが、このような方法で
は、ロックインタイムの調整に複雑な処理を要したり、
消費電力が多くなるなどの問題があった。
ロックをそのままの状態で用いると各デバイス間で同期
がうまくとれず、誤動作等の原因となりかねない。そこ
で従来は、ＰＬＬ（Phase Locked Loop ）回路やＤＬＬ
（Delay Locked Loop ）回路によりスキューが小さくな
るように補正していた。ところが、このような方法で
は、ロックインタイムの調整に複雑な処理を要したり、
消費電力が多くなるなどの問題があった。
【０００８】本発明は、このような問題を解決するため
に成されたものであり、ＰＬＬ回路やＤＬＬ回路による
補正を行うことなく、クロックバッファ系で生じるスキ
ューを最小限に抑えられるようにすることを目的とす
る。
に成されたものであり、ＰＬＬ回路やＤＬＬ回路による
補正を行うことなく、クロックバッファ系で生じるスキ
ューを最小限に抑えられるようにすることを目的とす
る。
【０００９】
【課題を解決するための手段】本発明の内部クロック発
生回路は、入力クロックを処理して内部クロックを発生
する内部クロック発生回路であって、入力クロックの振
幅より充分大きなダイナミックレンジを持ち、且つ、入
力クロックを構成するフーリエ成分（高調波成分）に対
して充分大きな帯域幅を持つロジック回路で上記内部ク
ロック発生回路を構成し、上記内部クロック発生回路へ
の入力クロックとして、矩形波に比べて立ち上がり／立
ち下がりの遅い波形を持ったクロックを入力するように
したことを特徴とする。
生回路は、入力クロックを処理して内部クロックを発生
する内部クロック発生回路であって、入力クロックの振
幅より充分大きなダイナミックレンジを持ち、且つ、入
力クロックを構成するフーリエ成分（高調波成分）に対
して充分大きな帯域幅を持つロジック回路で上記内部ク
ロック発生回路を構成し、上記内部クロック発生回路へ
の入力クロックとして、矩形波に比べて立ち上がり／立
ち下がりの遅い波形を持ったクロックを入力するように
したことを特徴とする。
【００１０】ここで、上記ロジック回路は、動作点を決
める論理閾値を持たない不飽和型のロジック回路であっ
ても良い。また、上記入力クロックは、上記ロジック回
路の動作速度よりも遅い周期の三角波または正弦波の波
形を持ったクロックであっても良い。また、上記ロジッ
ク回路は、クロックが入力される不飽和型入力回路と、
上記不飽和型入力回路の出力を増幅する不飽和型バッフ
ァ回路とにより構成しても良い。また、上記ロジック回
路は、クロックが入力される不飽和型入力回路と、上記
不飽和型入力回路の出力を増幅する不飽和型バッファ回
路と、上記不飽和型バッファ回路に比べて不飽和度が低
い特性を持ち、上記不飽和型バッファ回路の出力を増幅
する準不飽和型バッファ回路とにより構成しても良い。
める論理閾値を持たない不飽和型のロジック回路であっ
ても良い。また、上記入力クロックは、上記ロジック回
路の動作速度よりも遅い周期の三角波または正弦波の波
形を持ったクロックであっても良い。また、上記ロジッ
ク回路は、クロックが入力される不飽和型入力回路と、
上記不飽和型入力回路の出力を増幅する不飽和型バッフ
ァ回路とにより構成しても良い。また、上記ロジック回
路は、クロックが入力される不飽和型入力回路と、上記
不飽和型入力回路の出力を増幅する不飽和型バッファ回
路と、上記不飽和型バッファ回路に比べて不飽和度が低
い特性を持ち、上記不飽和型バッファ回路の出力を増幅
する準不飽和型バッファ回路とにより構成しても良い。
【００１１】本発明の他の特徴とするところは、積分型
入力回路での積分期間を決定するための内部クロックを
発生する内部クロック発生回路において、矩形波に比べ
て立ち上がり／立ち下がりが遅く、回路の動作速度より
も遅い周期の波形を持ったクロックが入力される回路で
あって、入力クロックの振幅より充分大きなダイナミッ
クレンジを持ち、且つ、入力クロックを構成するフーリ
エ成分（高調波成分）に対して充分大きな帯域幅を持つ
入力回路と、上記不飽和型の入力回路の出力を増幅する
ことにより内部クロックを発生する不飽和型のバッファ
回路とを備えたことを特徴とする。
入力回路での積分期間を決定するための内部クロックを
発生する内部クロック発生回路において、矩形波に比べ
て立ち上がり／立ち下がりが遅く、回路の動作速度より
も遅い周期の波形を持ったクロックが入力される回路で
あって、入力クロックの振幅より充分大きなダイナミッ
クレンジを持ち、且つ、入力クロックを構成するフーリ
エ成分（高調波成分）に対して充分大きな帯域幅を持つ
入力回路と、上記不飽和型の入力回路の出力を増幅する
ことにより内部クロックを発生する不飽和型のバッファ
回路とを備えたことを特徴とする。
【００１２】上記のように構成した本発明によれば、入
力クロックから内部クロックを発生するロジック回路
は、その動作点を決める論理閾値も飽和特性も持たない
ので、論理閾値に達するまで回路が実質的に動作しない
という不都合を防止できる。また、不飽和型の回路では
飽和型の回路に比べて動作速度が速く、しかも、この不
飽和型の回路に入力されるクロックは、矩形波に比べて
立ち上がり／立ち下がりが遅く、回路の動作速度よりも
遅い周期を持った波形であるので、ロジック回路から
は、入力クロックがほとんど遅延することなくそのまま
増幅されて出力される。そのため、入力クロックに対す
る内部クロックの遅延はわずかで済み、内部クロックの
入力クロックに対する位相差であるスキューが少なく抑
えられるようになる。
力クロックから内部クロックを発生するロジック回路
は、その動作点を決める論理閾値も飽和特性も持たない
ので、論理閾値に達するまで回路が実質的に動作しない
という不都合を防止できる。また、不飽和型の回路では
飽和型の回路に比べて動作速度が速く、しかも、この不
飽和型の回路に入力されるクロックは、矩形波に比べて
立ち上がり／立ち下がりが遅く、回路の動作速度よりも
遅い周期を持った波形であるので、ロジック回路から
は、入力クロックがほとんど遅延することなくそのまま
増幅されて出力される。そのため、入力クロックに対す
る内部クロックの遅延はわずかで済み、内部クロックの
入力クロックに対する位相差であるスキューが少なく抑
えられるようになる。
【００１３】
【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。図１は、本発明に係る内部クロッ
ク発生回路の一実施形態を示す図であり、図２は、図１
に示した本実施形態による内部クロック発生回路の動作
を説明するための図である。以下、この図１および図２
を用いて本実施形態の内部クロック発生回路について説
明する。
に基づいて説明する。図１は、本発明に係る内部クロッ
ク発生回路の一実施形態を示す図であり、図２は、図１
に示した本実施形態による内部クロック発生回路の動作
を説明するための図である。以下、この図１および図２
を用いて本実施形態の内部クロック発生回路について説
明する。
【００１４】図１において、１は不飽和型入力回路であ
り、図示しない発振回路で発生された、あるいは外部よ
り与えられたクロックが入力される。ここで不飽和型と
は、入力クロックの振幅より充分大きなダイナミックレ
ンジを持ち、且つ、入力クロックを構成するフーリエ成
分（高調波成分）に対して充分大きな帯域幅を持つこと
を言い、入力クロックの信号レベルが変動しても出力ク
ロックの信号レベルが一定となる領域を持たないことを
言う。
り、図示しない発振回路で発生された、あるいは外部よ
り与えられたクロックが入力される。ここで不飽和型と
は、入力クロックの振幅より充分大きなダイナミックレ
ンジを持ち、且つ、入力クロックを構成するフーリエ成
分（高調波成分）に対して充分大きな帯域幅を持つこと
を言い、入力クロックの信号レベルが変動しても出力ク
ロックの信号レベルが一定となる領域を持たないことを
言う。
【００１５】これを回路的に言うと、回路を構成するＭ
ＯＳトランジスタなどにおいて、ドレイン電流がドレイ
ン電圧によらず一定となる動作領域、あるいはバイポー
ラトランジスタにおいて、コレクタ電流がコレクタ電圧
によらず一定となる動作領域を有しないことを言う。こ
の不飽和型入力回路１は、例えばカレントミラー型の差
動増幅回路により構成される。カレントミラー型の差動
増幅回路による不飽和型入力回路１は、動作点を決定す
る論理閾値も持たない。
ＯＳトランジスタなどにおいて、ドレイン電流がドレイ
ン電圧によらず一定となる動作領域、あるいはバイポー
ラトランジスタにおいて、コレクタ電流がコレクタ電圧
によらず一定となる動作領域を有しないことを言う。こ
の不飽和型入力回路１は、例えばカレントミラー型の差
動増幅回路により構成される。カレントミラー型の差動
増幅回路による不飽和型入力回路１は、動作点を決定す
る論理閾値も持たない。
【００１６】２は不飽和型バッファであり、例えばカレ
ントミラー型のＣＭＯＳ差動アンプにより構成される。
ここでの不飽和型の意味も、入力クロックの信号レベル
が変動しても出力クロックの信号レベルが一定となる領
域を持たないことを言う。よって、この不飽和型バッフ
ァ２も論理閾値を持たない。３は準不飽和型バッファで
あり、例えばＡＧＣ（Auto Gain Contorol）付きの差動
アンプにより構成される。ここで、準不飽和型とは、不
飽和型バッファ２に比べて不飽和度が低いこと、すなわ
ち、やや飽和特性を持つことを言う。これらの不飽和型
バッファ２および準不飽和型バッファ３によってバッフ
ァ回路が構成される。
ントミラー型のＣＭＯＳ差動アンプにより構成される。
ここでの不飽和型の意味も、入力クロックの信号レベル
が変動しても出力クロックの信号レベルが一定となる領
域を持たないことを言う。よって、この不飽和型バッフ
ァ２も論理閾値を持たない。３は準不飽和型バッファで
あり、例えばＡＧＣ（Auto Gain Contorol）付きの差動
アンプにより構成される。ここで、準不飽和型とは、不
飽和型バッファ２に比べて不飽和度が低いこと、すなわ
ち、やや飽和特性を持つことを言う。これらの不飽和型
バッファ２および準不飽和型バッファ３によってバッフ
ァ回路が構成される。
【００１７】上記のように構成した本実施形態の内部ク
ロック発生回路に入力するクロックは、例えば図２
（ａ）に示すような三角波である。この三角波は、矩形
波に比べて立ち上がり／立ち下がりが遅く、バッファ回
路の差動ロジックの動作速度よりも遅い周期を持つ波形
である。このような波形のクロックを入力すれば、各回
路１〜３は動作点を決める論理閾値を持たないし、各回
路１〜３の動作速度の方がクロック周期よりも速いの
で、クロックがほとんど遅延することなく各回路１〜３
から出力される。
ロック発生回路に入力するクロックは、例えば図２
（ａ）に示すような三角波である。この三角波は、矩形
波に比べて立ち上がり／立ち下がりが遅く、バッファ回
路の差動ロジックの動作速度よりも遅い周期を持つ波形
である。このような波形のクロックを入力すれば、各回
路１〜３は動作点を決める論理閾値を持たないし、各回
路１〜３の動作速度の方がクロック周期よりも速いの
で、クロックがほとんど遅延することなく各回路１〜３
から出力される。
【００１８】また、不飽和型入力回路１および不飽和型
バッファ２では、入力されたクロックに対して出力され
るクロックの信号レベルが飽和することはない。したが
って、不飽和型バッファ２から出力されるクロックは、
図２（ｂ）のようになり、入力クロックに対する遅延は
少なく、波形は依然として三角波のままである。その
後、準不飽和型バッファ３により処理されて出力される
内部クロックは、三角波の頂点部分がある値でクリップ
されることにより、図２（ｃ）のような台形の波形とな
る。
バッファ２では、入力されたクロックに対して出力され
るクロックの信号レベルが飽和することはない。したが
って、不飽和型バッファ２から出力されるクロックは、
図２（ｂ）のようになり、入力クロックに対する遅延は
少なく、波形は依然として三角波のままである。その
後、準不飽和型バッファ３により処理されて出力される
内部クロックは、三角波の頂点部分がある値でクリップ
されることにより、図２（ｃ）のような台形の波形とな
る。
【００１９】しかし、この準不飽和型バッファ３も、多
少の飽和特性は持つものの動作点を決める論理閾値を持
たないので、論理閾値に達するまで回路が実質的に動作
しない不都合が防止でき、かつ、純粋な飽和型のバッフ
ァ回路に比べて速い動作速度を確保できるので、入力さ
れたクロックに対する遅延はわずかで済む。これによ
り、全体として見ても、三角波の入力クロックに対する
内部クロックの位相差であるスキューは、従来に比べて
格段に少なくなる。
少の飽和特性は持つものの動作点を決める論理閾値を持
たないので、論理閾値に達するまで回路が実質的に動作
しない不都合が防止でき、かつ、純粋な飽和型のバッフ
ァ回路に比べて速い動作速度を確保できるので、入力さ
れたクロックに対する遅延はわずかで済む。これによ
り、全体として見ても、三角波の入力クロックに対する
内部クロックの位相差であるスキューは、従来に比べて
格段に少なくなる。
【００２０】以上のように、本実施形態では、飽和特性
や論理閾値を持たない不飽和型のロジック回路で内部ク
ロック発生回路を構成し、その入力クロックとして、回
路の動作速度よりも遅い周期を持つ三角波を用いたの
で、クロックバッファ系で生じるスキューを最小限に抑
えることができ、ＰＬＬ回路やＤＬＬ回路によるスキュ
ーの補正は行う必要がなくなる。不飽和ロジックでは消
費電力が多少大きくなるが、非常に高速なクロックを用
いる場合は、飽和ロジックでも貫通電流は大きいので、
ＰＬＬ回路やＤＬＬ回路を用いることに比べてはるかに
得策である。
や論理閾値を持たない不飽和型のロジック回路で内部ク
ロック発生回路を構成し、その入力クロックとして、回
路の動作速度よりも遅い周期を持つ三角波を用いたの
で、クロックバッファ系で生じるスキューを最小限に抑
えることができ、ＰＬＬ回路やＤＬＬ回路によるスキュ
ーの補正は行う必要がなくなる。不飽和ロジックでは消
費電力が多少大きくなるが、非常に高速なクロックを用
いる場合は、飽和ロジックでも貫通電流は大きいので、
ＰＬＬ回路やＤＬＬ回路を用いることに比べてはるかに
得策である。
【００２１】なお、以上の実施形態では、入力クロック
として三角波のクロックを用いているが、回路の動作速
度よりも遅いトランジェントタイムを持つ波形であれ
ば、例えば正弦波のようなものでも良い。
として三角波のクロックを用いているが、回路の動作速
度よりも遅いトランジェントタイムを持つ波形であれ
ば、例えば正弦波のようなものでも良い。
【００２２】また、不飽和型バッファ２および準不飽和
型バッファ３を従属接続してバッファ回路を構成してい
るが、バッファ回路はこのように必ずしも多段である必
要はなく、１つの不飽和型バッファにより構成しても良
い。なお、上述の実施形態において最終段に準不飽和型
バッファ３を設けているのは、図示しない後段の内部回
路に内部クロックを供給するときに、三角波の波形を多
少でも矩形に近づけるようにするためである。
型バッファ３を従属接続してバッファ回路を構成してい
るが、バッファ回路はこのように必ずしも多段である必
要はなく、１つの不飽和型バッファにより構成しても良
い。なお、上述の実施形態において最終段に準不飽和型
バッファ３を設けているのは、図示しない後段の内部回
路に内部クロックを供給するときに、三角波の波形を多
少でも矩形に近づけるようにするためである。
【００２３】すなわち、従来例の説明で述べたように、
高周波で動作する非常に高速なＤＲＡＭなどを内部回路
として考えた場合、動作の基準となるクロックは、矩形
波に近い方が好ましい。そのため、本実施形態では、論
理閾値は持たないがやや飽和特性を持つ回路を最終段に
使用することにより、矩形に近い台形の波形を持った内
部クロックを得るようにしている。
高周波で動作する非常に高速なＤＲＡＭなどを内部回路
として考えた場合、動作の基準となるクロックは、矩形
波に近い方が好ましい。そのため、本実施形態では、論
理閾値は持たないがやや飽和特性を持つ回路を最終段に
使用することにより、矩形に近い台形の波形を持った内
部クロックを得るようにしている。
【００２４】これに対して、内部クロックを積分型入力
回路に供給する場合には、三角波のクロックをそのまま
用いることが可能である。すなわち、積分型入力回路は
その初段に積分回路が設けられ、これに与えられる内部
クロックは、その積分回路での積分期間を決める信号と
してのみ用いられる。つまり、三角波のような波形の内
部クロックであっても、データと内部クロックとの位相
関係さえ合っていれば、積分期間をほぼ正しく決定する
ことが可能だからである（積分期間が多少狭かったり広
かったりしても、データの０／１を判定する積分値にそ
れほど大きな差はでない）。
回路に供給する場合には、三角波のクロックをそのまま
用いることが可能である。すなわち、積分型入力回路は
その初段に積分回路が設けられ、これに与えられる内部
クロックは、その積分回路での積分期間を決める信号と
してのみ用いられる。つまり、三角波のような波形の内
部クロックであっても、データと内部クロックとの位相
関係さえ合っていれば、積分期間をほぼ正しく決定する
ことが可能だからである（積分期間が多少狭かったり広
かったりしても、データの０／１を判定する積分値にそ
れほど大きな差はでない）。
【００２５】図３は、本発明に係る内部クロック発生回
路の他の実施形態を示す図であり、ここで発生した内部
クロックを積分型入力回路およびそれ以外の他の内部回
路に供給する適用例を示した図である。図３に示すよう
に、本実施形態では、不飽和型の差動アンプ１１〜１３
を３段に接続し、入力される三角波あるいは正弦波のク
ロックを増幅するようにしている。もちろん、本発明は
この数に限定されるものではない。
路の他の実施形態を示す図であり、ここで発生した内部
クロックを積分型入力回路およびそれ以外の他の内部回
路に供給する適用例を示した図である。図３に示すよう
に、本実施形態では、不飽和型の差動アンプ１１〜１３
を３段に接続し、入力される三角波あるいは正弦波のク
ロックを増幅するようにしている。もちろん、本発明は
この数に限定されるものではない。
【００２６】本実施形態の内部クロック発生回路では、
図１の準不飽和型バッファ３に相当するやや飽和特性を
持つバッファ回路は用いていない。したがって、３段目
の不飽和型差動１３から出力される内部クロックの波形
は、入力クロックと同様に三角波あるいは正弦波のまま
である。これらの不飽和型差動アンプ１１〜１３により
生成された内部クロックは、積分型入力回路１４および
飽和型のバッファ回路１５に供給される。
図１の準不飽和型バッファ３に相当するやや飽和特性を
持つバッファ回路は用いていない。したがって、３段目
の不飽和型差動１３から出力される内部クロックの波形
は、入力クロックと同様に三角波あるいは正弦波のまま
である。これらの不飽和型差動アンプ１１〜１３により
生成された内部クロックは、積分型入力回路１４および
飽和型のバッファ回路１５に供給される。
【００２７】積分型入力回路１４は、初段部分に同じ構
成の積分回路を２つ備えている。このうち１つの積分回
路について説明すると、当該積分回路は、与えられる内
部クロックに基づいて積分期間を決めるためのスイッチ
として機能するＰＭＯＳトランジスタ２１ａと、小振幅
のデータが供給されるＰＭＯＳトランジスタ２２ａと、
基準電圧Ｖref が供給されるＰＭＯＳトランジスタ２３
ａと、上記データ用のＰＭＯＳトランジスタ２２ａに接
続されたコンデンサ２４ａと、上記基準電圧用のＰＭＯ
Ｓトランジスタ２３ａに接続されたコンデンサ２５ａ
と、２つのコンデンサ２４ａ，２５ａにチャージされる
電位の差を増幅するクロスカップルアンプ２６ａとによ
り構成される。もう１つの積分回路の対応する構成に
は、同一数字にｂの符号を付して示している。
成の積分回路を２つ備えている。このうち１つの積分回
路について説明すると、当該積分回路は、与えられる内
部クロックに基づいて積分期間を決めるためのスイッチ
として機能するＰＭＯＳトランジスタ２１ａと、小振幅
のデータが供給されるＰＭＯＳトランジスタ２２ａと、
基準電圧Ｖref が供給されるＰＭＯＳトランジスタ２３
ａと、上記データ用のＰＭＯＳトランジスタ２２ａに接
続されたコンデンサ２４ａと、上記基準電圧用のＰＭＯ
Ｓトランジスタ２３ａに接続されたコンデンサ２５ａ
と、２つのコンデンサ２４ａ，２５ａにチャージされる
電位の差を増幅するクロスカップルアンプ２６ａとによ
り構成される。もう１つの積分回路の対応する構成に
は、同一数字にｂの符号を付して示している。
【００２８】この図３に示したように、本実施形態の内
部クロック発生回路により発生された三角波等の内部ク
ロックは、積分型入力回路１４の初段に設けられている
ＰＭＯＳトランジスタ２１ａ，２１ｂに与えられる。そ
して、これらのＰＭＯＳトランジスタ２１ａ，２１ｂ
は、内部クロックの信号レベルが当該トランジスタの物
理閾値を越えたかどうかによってＯＮ／ＯＦＦとなる。
部クロック発生回路により発生された三角波等の内部ク
ロックは、積分型入力回路１４の初段に設けられている
ＰＭＯＳトランジスタ２１ａ，２１ｂに与えられる。そ
して、これらのＰＭＯＳトランジスタ２１ａ，２１ｂ
は、内部クロックの信号レベルが当該トランジスタの物
理閾値を越えたかどうかによってＯＮ／ＯＦＦとなる。
【００２９】図３に示しているように、本実施形態では
入力クロックとして互いに逆位相のクロックを２つ入力
している。上記２つのＰＭＯＳトランジスタ２１ａ，２
１ｂは、これら位相の異なる入力クロックから生成され
た内部クロックに基づいて、互いに逆の位相でＯＮとな
る。これにより、内部クロックのほぼ半周期ごとに２つ
の積分回路で交互に積分が行われるようになっている。
なお、積分期間が多少重なることはあるが、データの０
／１は積分の容量で決まるので、それほど大きな影響は
ない。
入力クロックとして互いに逆位相のクロックを２つ入力
している。上記２つのＰＭＯＳトランジスタ２１ａ，２
１ｂは、これら位相の異なる入力クロックから生成され
た内部クロックに基づいて、互いに逆の位相でＯＮとな
る。これにより、内部クロックのほぼ半周期ごとに２つ
の積分回路で交互に積分が行われるようになっている。
なお、積分期間が多少重なることはあるが、データの０
／１は積分の容量で決まるので、それほど大きな影響は
ない。
【００３０】このように、積分型入力回路１４は、その
初段に備えられた積分回路で直接積分を行うようになっ
ている。したがって、ＰＭＯＳトランジスタ２１ａ，２
１ｂに与えられる内部クロックのタイミングと、ＰＭＯ
Ｓトランジスタ２２ａ，２２ｂに与えられるデータのタ
イミングとはほぼ一致している必要がある。すなわち、
多くのクロック・スキューがあると、積分期間を正しく
設定できず、データを正しく読めなくなってしまうとい
う不都合がある。これに対して本実施形態の内部クロッ
ク発生回路では、スキューを最小限に抑えることができ
るので、上述のような不都合を確実に防止することがで
きる。
初段に備えられた積分回路で直接積分を行うようになっ
ている。したがって、ＰＭＯＳトランジスタ２１ａ，２
１ｂに与えられる内部クロックのタイミングと、ＰＭＯ
Ｓトランジスタ２２ａ，２２ｂに与えられるデータのタ
イミングとはほぼ一致している必要がある。すなわち、
多くのクロック・スキューがあると、積分期間を正しく
設定できず、データを正しく読めなくなってしまうとい
う不都合がある。これに対して本実施形態の内部クロッ
ク発生回路では、スキューを最小限に抑えることができ
るので、上述のような不都合を確実に防止することがで
きる。
【００３１】一方、上記飽和型バッファ回路１５に供給
された三角波等の内部クロックは、ここで矩形波のクロ
ックに成形された後、他の内部回路１６に供給される。
上述したように、積分型入力回路以外の回路、特に、高
周波で動作する非常に高速な回路では、動作の基準とな
るクロックは矩形波の方が好ましいので、論理閾値を持
つ飽和型のバッファ回路１５によって矩形波のクロック
を得るようにしているものである。
された三角波等の内部クロックは、ここで矩形波のクロ
ックに成形された後、他の内部回路１６に供給される。
上述したように、積分型入力回路以外の回路、特に、高
周波で動作する非常に高速な回路では、動作の基準とな
るクロックは矩形波の方が好ましいので、論理閾値を持
つ飽和型のバッファ回路１５によって矩形波のクロック
を得るようにしているものである。
【００３２】なお、上記実施形態において示した各部の
構成は、何れも本発明を実施するにあたっての具体化の
ほんの一例を示したものに過ぎず、これらによって本発
明の技術的範囲が限定的に解釈されてはならないもので
ある。なお、本発明はその精神、またはその主要な特徴
から逸脱することなく、様々な形で実施することができ
る。したがって、上述の実施形態はあらゆる点において
単なる例示に過ぎず、限定的に解釈してはならない。
構成は、何れも本発明を実施するにあたっての具体化の
ほんの一例を示したものに過ぎず、これらによって本発
明の技術的範囲が限定的に解釈されてはならないもので
ある。なお、本発明はその精神、またはその主要な特徴
から逸脱することなく、様々な形で実施することができ
る。したがって、上述の実施形態はあらゆる点において
単なる例示に過ぎず、限定的に解釈してはならない。
【００３３】
【発明の効果】本発明の内部クロック発生回路は上述し
たように、入力クロックの振幅より充分大きなダイナミ
ックレンジを持ち、且つ、入力クロックを構成するフー
リエ成分（高調波成分）に対して充分大きな帯域幅を持
つロジック回路で上記内部クロック発生回路を構成し、
内部クロック発生回路への入力クロックとして、矩形波
に比べて立ち上がり／立ち下がりの遅い波形を持ったク
ロックを入力するようにしたので、入力クロックに対す
る内部クロックの遅延を少なくすることができ、クロッ
クバッファ系で生じるスキューを従来に比べて格段に少
なくすることができる。これにより、ＰＬＬやＤＬＬ等
の複雑な回路を用いてスキューの補正を行わなくて済
み、消費電力を小さくすることができるようになる。
たように、入力クロックの振幅より充分大きなダイナミ
ックレンジを持ち、且つ、入力クロックを構成するフー
リエ成分（高調波成分）に対して充分大きな帯域幅を持
つロジック回路で上記内部クロック発生回路を構成し、
内部クロック発生回路への入力クロックとして、矩形波
に比べて立ち上がり／立ち下がりの遅い波形を持ったク
ロックを入力するようにしたので、入力クロックに対す
る内部クロックの遅延を少なくすることができ、クロッ
クバッファ系で生じるスキューを従来に比べて格段に少
なくすることができる。これにより、ＰＬＬやＤＬＬ等
の複雑な回路を用いてスキューの補正を行わなくて済
み、消費電力を小さくすることができるようになる。
【図１】本発明に係る内部クロック発生回路の一実施形
態を示す図である。
態を示す図である。
【図２】図１に示した本実施形態による内部クロック発
生回路の動作を説明するための図である。
生回路の動作を説明するための図である。
【図３】本発明に係る内部クロック発生回路の他の実施
形態を示す図であり、発生した内部クロックを積分型入
力回路およびそれ以外の他の内部回路に供給する適用例
を示した図である。
形態を示す図であり、発生した内部クロックを積分型入
力回路およびそれ以外の他の内部回路に供給する適用例
を示した図である。
【図４】従来の内部クロック発生回路の構成例を示す図
である。
である。
【図５】従来の内部クロック発生回路の動作を説明する
ための図である。
ための図である。
１ 不飽和型入力回路 ２ 不飽和型バッファ ３ 準不飽和型バッファ １１〜１３ 不飽和型差動アンプ １４ 積分型入力回路 １５ 飽和型バッファ回路 １６ その他の内部回路 ２１ａ，２１ｂ ＰＭＯＳトランジスタ（積分期間を決
定するスイッチ）
定するスイッチ）
Claims (6)
- 【請求項１】 入力クロックを処理して内部クロックを
発生する内部クロック発生回路であって、 入力クロックの振幅より充分大きなダイナミックレンジ
を持ち、且つ、入力クロックを構成するフーリエ成分
（高調波成分）に対して充分大きな帯域幅を持つロジッ
ク回路で上記内部クロック発生回路を構成し、 上記内部クロック発生回路への入力クロックとして、矩
形波に比べて立ち上がり／立ち下がりの遅い波形を持っ
たクロックを入力するようにしたことを特徴とする内部
クロック発生回路。 - 【請求項２】 上記ロジック回路は、動作点を決める論
理閾値を持たない不飽和型のロジック回路であることを
特徴とする請求項１に記載の内部クロック発生回路。 - 【請求項３】 上記入力クロックは、上記ロジック回路
の動作速度よりも遅い周期の三角波または正弦波の波形
を持ったクロックであることを特徴とする請求項１また
は２に記載の内部クロック発生回路。 - 【請求項４】 上記ロジック回路は、クロックが入力さ
れる不飽和型入力回路と、 上記不飽和型入力回路の出力を増幅する不飽和型バッフ
ァ回路とにより構成されることを特徴とする請求項１〜
３の何れか１項に記載の内部クロック発生回路。 - 【請求項５】 上記ロジック回路は、クロックが入力さ
れる不飽和型入力回路と、 上記不飽和型入力回路の出力を増幅する不飽和型バッフ
ァ回路と、 上記不飽和型バッファ回路に比べて不飽和度が低い特性
を持ち、上記不飽和型バッファ回路の出力を増幅する準
不飽和型バッファ回路とにより構成されることを特徴と
する請求項１〜３の何れか１項に記載の内部クロック発
生回路。 - 【請求項６】 積分型入力回路での積分期間を決定する
ための内部クロックを発生する内部クロック発生回路に
おいて、 矩形波に比べて立ち上がり／立ち下がりが遅く、回路の
動作速度よりも遅い周期の波形を持ったクロックが入力
される回路であって、入力クロックの振幅より充分大き
なダイナミックレンジを持ち、且つ、入力クロックを構
成するフーリエ成分（高調波成分）に対して充分大きな
帯域幅を持つ入力回路と、上記不飽和型の入力回路の出
力を増幅することにより内部クロックを発生する不飽和
型のバッファ回路とを備えたことを特徴とする内部クロ
ック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9252742A JPH1185308A (ja) | 1997-09-02 | 1997-09-02 | 内部クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9252742A JPH1185308A (ja) | 1997-09-02 | 1997-09-02 | 内部クロック発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1185308A true JPH1185308A (ja) | 1999-03-30 |
Family
ID=17241651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9252742A Withdrawn JPH1185308A (ja) | 1997-09-02 | 1997-09-02 | 内部クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1185308A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100355981B1 (ko) * | 1999-07-19 | 2002-10-12 | 미쓰비시덴키 가부시키가이샤 | 클럭 생성 회로 |
| WO2004055988A3 (en) * | 2002-12-13 | 2004-11-04 | Koninkl Philips Electronics Nv | Coarse delay tuner circuits with edge suppressors in delay locked loops |
| US8519758B2 (en) | 2010-03-11 | 2013-08-27 | Samsung Electronics Co., Ltd. | Digital DLL including skewed gate type duty correction circuit and duty correction method thereof |
| CN113437968A (zh) * | 2020-03-23 | 2021-09-24 | 力旺电子股份有限公司 | 多相位时钟产生器及其相关频率合成器 |
-
1997
- 1997-09-02 JP JP9252742A patent/JPH1185308A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100355981B1 (ko) * | 1999-07-19 | 2002-10-12 | 미쓰비시덴키 가부시키가이샤 | 클럭 생성 회로 |
| WO2004055988A3 (en) * | 2002-12-13 | 2004-11-04 | Koninkl Philips Electronics Nv | Coarse delay tuner circuits with edge suppressors in delay locked loops |
| CN100337401C (zh) * | 2002-12-13 | 2007-09-12 | 皇家飞利浦电子股份有限公司 | 延迟锁定环中的具有边沿抑制器的粗延迟调谐器电路 |
| US8519758B2 (en) | 2010-03-11 | 2013-08-27 | Samsung Electronics Co., Ltd. | Digital DLL including skewed gate type duty correction circuit and duty correction method thereof |
| CN113437968A (zh) * | 2020-03-23 | 2021-09-24 | 力旺电子股份有限公司 | 多相位时钟产生器及其相关频率合成器 |
| CN113437968B (zh) * | 2020-03-23 | 2023-12-19 | 力旺电子股份有限公司 | 多相位时钟产生器及其相关频率合成器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041102 |