JPH118533A - 電圧制御発振回路 - Google Patents
電圧制御発振回路Info
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- JPH118533A JPH118533A JP9161678A JP16167897A JPH118533A JP H118533 A JPH118533 A JP H118533A JP 9161678 A JP9161678 A JP 9161678A JP 16167897 A JP16167897 A JP 16167897A JP H118533 A JPH118533 A JP H118533A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 39
- 230000010355 oscillation Effects 0.000 claims description 22
- 238000010586 diagram Methods 0.000 description 13
- 239000013078 crystal Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】ＰＬＬの電圧制御発振回路の動作にて生じる電
源変動に起因するノイズの発生を抑制する。 【解決手段】リングオシレータ１０１は、ＶＤＤ或いは
ＶＳＳに対して互いに対称な回路構成とする２相／１相
変換回路１０２と２相／１相変換回路１０３に差動信号
を出力し、２相／１相変換回路１０２と２相／１相変換
回路１０３では各々が発生する電源変動を打ち消すよう
に動作する。
源変動に起因するノイズの発生を抑制する。 【解決手段】リングオシレータ１０１は、ＶＤＤ或いは
ＶＳＳに対して互いに対称な回路構成とする２相／１相
変換回路１０２と２相／１相変換回路１０３に差動信号
を出力し、２相／１相変換回路１０２と２相／１相変換
回路１０３では各々が発生する電源変動を打ち消すよう
に動作する。
Description
【０００１】
【発明の属する技術分野】本発明は、クロックジェネレ
ータとして用いるＰＬＬの電圧制御発振回路に関するも
のである。
ータとして用いるＰＬＬの電圧制御発振回路に関するも
のである。
【０００２】
【従来の技術】従来のＰＬＬでは、構成が簡単な単出力
型リングオシレータを用いて電圧制御発振回路を構成す
ることがある。また、十分な出力振幅を得るために差動
出力型リングオシレータを用いる場合があるが、消費電
流が大きくなる。更にＰＬＬをクロックジェネレータと
して用いる場合には、いずれの方式も採ることが出来る
が、電圧制御発振回路の動作が出力波形に影響を及ぼさ
ないことが求められる。
型リングオシレータを用いて電圧制御発振回路を構成す
ることがある。また、十分な出力振幅を得るために差動
出力型リングオシレータを用いる場合があるが、消費電
流が大きくなる。更にＰＬＬをクロックジェネレータと
して用いる場合には、いずれの方式も採ることが出来る
が、電圧制御発振回路の動作が出力波形に影響を及ぼさ
ないことが求められる。
【０００３】
【発明が解決しようとする課題】しかし実際は、十分な
出力振幅を得るために差動出力型リングオシレータを用
いる場合が多く、前記差動出力型リングオシレータと組
み合わせて使用する２相／１相変換回路の動作時に出力
負荷に流出入する電流のため、電源ライン上に過渡的な
電源変動が生じ、これがノイズとなってＰＬＬの出力信
号に影響を与える。結果としてこれがＰＬＬのクロック
出力信号にジッターを生じさせる原因となっている。
出力振幅を得るために差動出力型リングオシレータを用
いる場合が多く、前記差動出力型リングオシレータと組
み合わせて使用する２相／１相変換回路の動作時に出力
負荷に流出入する電流のため、電源ライン上に過渡的な
電源変動が生じ、これがノイズとなってＰＬＬの出力信
号に影響を与える。結果としてこれがＰＬＬのクロック
出力信号にジッターを生じさせる原因となっている。
【０００４】
【課題を解決するための手段】そこで本発明は、前述の
課題を解決するために２相／１相変換回路で生じる電源
変動を、その変化分を打ち消すように互いに動作する複
数の２相／１相変換回路を設ける構成とすることで解決
する。
課題を解決するために２相／１相変換回路で生じる電源
変動を、その変化分を打ち消すように互いに動作する複
数の２相／１相変換回路を設ける構成とすることで解決
する。
【０００５】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。
基づいて説明する。
【０００６】（実施例１）図１は、請求項１記載の発明
に係る電圧制御発振回路の実施例を示す図である。図１
に示すようにリングオシレータ１０１の２つの出力Ｘお
よびＸＸは、２相／１相変換回路１０２および２相／１
相変換回路１０３の入力Ｘ、入力ＸＡにそれぞれ接続さ
れる。図２はリングオシレータ１０１の内部構成を示す
図である。２０１は電圧を電流に変換するＶ／Ｉ変換回
路であり、２０２の可変電流源を制御する。また、２０
３は１種の差動入力型オペアンプであり３段の直列接続
で自励発振し、電源電流を可変電流源２０２で変化させ
ることにより、発振周波数が変化するものである。ま
た、図３は２相／１相変換回路１０２の内部構成を示す
図、図４は２相／１相変換回路１０３の内部構成を示す
図である。２相／１相変換回路１０２と２相／１相変換
回路１０３は、お互いにＶＤＤ或いはＶＳＳに対して対
称な回路構成とする。
に係る電圧制御発振回路の実施例を示す図である。図１
に示すようにリングオシレータ１０１の２つの出力Ｘお
よびＸＸは、２相／１相変換回路１０２および２相／１
相変換回路１０３の入力Ｘ、入力ＸＡにそれぞれ接続さ
れる。図２はリングオシレータ１０１の内部構成を示す
図である。２０１は電圧を電流に変換するＶ／Ｉ変換回
路であり、２０２の可変電流源を制御する。また、２０
３は１種の差動入力型オペアンプであり３段の直列接続
で自励発振し、電源電流を可変電流源２０２で変化させ
ることにより、発振周波数が変化するものである。ま
た、図３は２相／１相変換回路１０２の内部構成を示す
図、図４は２相／１相変換回路１０３の内部構成を示す
図である。２相／１相変換回路１０２と２相／１相変換
回路１０３は、お互いにＶＤＤ或いはＶＳＳに対して対
称な回路構成とする。
【０００７】そして図６は本発明の電圧制御発振回路が
搭載されるクロックジェネレータ向けＰＬＬの構成を示
す図である。図６において６０１は水晶振動子、６０２
は水晶発振回路、６０３は位相比較回路、６０４は低域
フィルター、６０５は電圧制御発振回路、６０６はプロ
グラマブルディバイダである。
搭載されるクロックジェネレータ向けＰＬＬの構成を示
す図である。図６において６０１は水晶振動子、６０２
は水晶発振回路、６０３は位相比較回路、６０４は低域
フィルター、６０５は電圧制御発振回路、６０６はプロ
グラマブルディバイダである。
【０００８】従来は、図７のように差動型リングオシレ
ータ１０１と２相／１相変換回路７０２を組み合わせて
電圧制御発振回路を構成する。ここで２相／１相変換回
路７０２の内部構成は図３と同じである。この時、入力
端Ｖｉｎの電圧Ｖｉｎと出力端Ｏｕｔにおける出力周波
数ｆ（Ｘ）は図８に示す関係となる。例えば電圧Ｖｉｎ
がＶ１の時の出力端Ｏｕｔにおける周波数はｆ（１）と
なる。この時の各部の波形を示したものが図９である。
図９において波形Ａおよび波形ＸＡは図７における２相
／１相変換回路７０２の入力端ＡおよびＸＡのもの、波
形Ｏｕｔは図７における２相／１相変換回路７０２の出
力端Ｏｕｔのもの、波形ＩＡは図３における出力端Ｏｕ
ｔＡ側の電流源流れる電流の波形である。そして波形Ｖ
ＤＤはこの電圧制御発振器の電源電圧の変動を示すもの
である。
ータ１０１と２相／１相変換回路７０２を組み合わせて
電圧制御発振回路を構成する。ここで２相／１相変換回
路７０２の内部構成は図３と同じである。この時、入力
端Ｖｉｎの電圧Ｖｉｎと出力端Ｏｕｔにおける出力周波
数ｆ（Ｘ）は図８に示す関係となる。例えば電圧Ｖｉｎ
がＶ１の時の出力端Ｏｕｔにおける周波数はｆ（１）と
なる。この時の各部の波形を示したものが図９である。
図９において波形Ａおよび波形ＸＡは図７における２相
／１相変換回路７０２の入力端ＡおよびＸＡのもの、波
形Ｏｕｔは図７における２相／１相変換回路７０２の出
力端Ｏｕｔのもの、波形ＩＡは図３における出力端Ｏｕ
ｔＡ側の電流源流れる電流の波形である。そして波形Ｖ
ＤＤはこの電圧制御発振器の電源電圧の変動を示すもの
である。
【０００９】ところで従来の回路では、この電流ＩＡに
よって生じる電源電圧の変動がＰＬＬの出力特性、特に
ジッターに大きく影響していた。すなわち電圧制御発振
回路の動作による電源電圧の変動がノイズとなり、これ
が他の回路に影響を与え、ジッターを悪化させていた。
よって生じる電源電圧の変動がＰＬＬの出力特性、特に
ジッターに大きく影響していた。すなわち電圧制御発振
回路の動作による電源電圧の変動がノイズとなり、これ
が他の回路に影響を与え、ジッターを悪化させていた。
【００１０】そこで本発明は、これらの影響を低減する
ために図１のような回路構成とするものである。
ために図１のような回路構成とするものである。
【００１１】図１の構成において入力端ＶｉｎにＶ１を
加えるとｆ（Ｘ）の周波数を持つ波形がリングオシレー
タから差動出力として出力され、２相／１相変換回路１
０２と２相／１相変換回路１０３に入力される。この時
の各部の波形を示すものが図５である。図５において波
形Ｘおよび波形ＸＸは図１におけるリングオシレータ１
０１の出力端ＸおよびＸＸのもの、波形ＯｕｔＡは図１
における２相／１相変換回路１０２の出力端ＯｕｔＡの
もの、波形ＯｕｔＢは図１における２相／１相変換回路
１０３の出力端ＯｕｔＢのもの、波形ＩＡは図３におけ
る出力端ＯｕｔＡ側の電流源に流れる電流の波形、波形
ＩＢは図４における出力端ＯｕｔＢ側の電流源に流れる
電流の波形である。そして波形ＶＤＤＡは２相／１相変
換回路１０２の動作により生じる電源電圧の変動、波形
ＶＤＤＢは２相／１相変換回路１０３の動作により生じ
る電源電圧の変動であり、波形ＶＤＤはＶＤＤＡとＶＤ
ＤＢの和の電源電圧の変動を示すものである。ＯｕｔＡ
とＯｕｔＢは、２相／１相変換回路１０２と２相／１相
変換回路１０３の各々の入力端ＡおよびＸＡに入る信号
がちょうど反対となるため、お互いに反転の信号とな
る。この場合のＶＤＤＡおよびＶＤＤＢに生じる変化分
ΔＶは、２相／１相変換回路１０２と２相／１相変換回
路１０３がＶＤＤおよびＶＳＳに対して対称な回路構成
であるため、ＶＤＤＡ、ＶＤＤＢにおいてもその大きさ
は等しくなり、方向が互いに反対となる。また、タイミ
ングも同時期となる。よって結果として変化分のΔＶは
ＶＤＤにおいて打ち消される事となる。
加えるとｆ（Ｘ）の周波数を持つ波形がリングオシレー
タから差動出力として出力され、２相／１相変換回路１
０２と２相／１相変換回路１０３に入力される。この時
の各部の波形を示すものが図５である。図５において波
形Ｘおよび波形ＸＸは図１におけるリングオシレータ１
０１の出力端ＸおよびＸＸのもの、波形ＯｕｔＡは図１
における２相／１相変換回路１０２の出力端ＯｕｔＡの
もの、波形ＯｕｔＢは図１における２相／１相変換回路
１０３の出力端ＯｕｔＢのもの、波形ＩＡは図３におけ
る出力端ＯｕｔＡ側の電流源に流れる電流の波形、波形
ＩＢは図４における出力端ＯｕｔＢ側の電流源に流れる
電流の波形である。そして波形ＶＤＤＡは２相／１相変
換回路１０２の動作により生じる電源電圧の変動、波形
ＶＤＤＢは２相／１相変換回路１０３の動作により生じ
る電源電圧の変動であり、波形ＶＤＤはＶＤＤＡとＶＤ
ＤＢの和の電源電圧の変動を示すものである。ＯｕｔＡ
とＯｕｔＢは、２相／１相変換回路１０２と２相／１相
変換回路１０３の各々の入力端ＡおよびＸＡに入る信号
がちょうど反対となるため、お互いに反転の信号とな
る。この場合のＶＤＤＡおよびＶＤＤＢに生じる変化分
ΔＶは、２相／１相変換回路１０２と２相／１相変換回
路１０３がＶＤＤおよびＶＳＳに対して対称な回路構成
であるため、ＶＤＤＡ、ＶＤＤＢにおいてもその大きさ
は等しくなり、方向が互いに反対となる。また、タイミ
ングも同時期となる。よって結果として変化分のΔＶは
ＶＤＤにおいて打ち消される事となる。
【００１２】
【発明の効果】以上説明したように本発明によれば、電
圧制御発振回路に複数の２相／１相変換回路を設け、各
々が発生する電源変動を打ち消すような２相／１相変換
回路の構成とすることで、電圧制御発振回路としては電
源変動を発生しないためノイズとはならず、前記電圧制
御発振回路が搭載されたＰＬＬにおいてもジッターに影
響を及ぼさない。
圧制御発振回路に複数の２相／１相変換回路を設け、各
々が発生する電源変動を打ち消すような２相／１相変換
回路の構成とすることで、電圧制御発振回路としては電
源変動を発生しないためノイズとはならず、前記電圧制
御発振回路が搭載されたＰＬＬにおいてもジッターに影
響を及ぼさない。
【図１】本発明の一実施例を示す構成図。
【図２】図１におけるリングオシレータの内部構成図。
【図３】図１における２相／１相変換回路の内部構成
図。
図。
【図４】図１における２相／１相変換回路の内部構成
図。
図。
【図５】図１における各部動作波形を説明するための
図。
図。
【図６】本発明の電圧制御発振回路が利用されるＰＬＬ
の構成図。
の構成図。
【図７】従来の電圧制御発振回路を示す構成図。
【図８】電圧制御発振回路の入出力特性を示す図。
【図９】従来の電圧制御発振回路における各部の動作波
形を示す図。
形を示す図。
１０１：リングオシレータ １０２：２相／１相変換回路 １０３：２相／１相変換回路 ２０１：Ｖ／Ｉ変換回路 ２０２：可変電流源 ２０３：差動入力型オペアンプ ６０１：水晶振動子 ６０２：水晶発振回路 ６０３：位相比較回路 ６０４：低域フィルター ６０５：電圧制御発振回路 ６０６：プログラマブルディバイダ ７０２：２相／１相変換回路
Claims (1)
- 【請求項１】差動出力型のリングオシレータと、前記リ
ングオシレータの差動出力を同相に変換する２相／１相
変換回路で構成する電圧制御発振回路において、正電源
電位および負電源電位に対して対称の回路構成とする前
記２相／１相変換回路を１対以上有し、発振動作で生じ
る電源変動を抑えることを特徴とする電圧制御発振回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9161678A JPH118533A (ja) | 1997-06-18 | 1997-06-18 | 電圧制御発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9161678A JPH118533A (ja) | 1997-06-18 | 1997-06-18 | 電圧制御発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH118533A true JPH118533A (ja) | 1999-01-12 |
| JPH118533A5 JPH118533A5 (ja) | 2004-09-24 |
Family
ID=15739771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9161678A Withdrawn JPH118533A (ja) | 1997-06-18 | 1997-06-18 | 電圧制御発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH118533A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003026129A1 (fr) * | 2001-09-12 | 2003-03-27 | Thine Electronics, Inc. | Circuit integre semiconducteur |
-
1997
- 1997-06-18 JP JP9161678A patent/JPH118533A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003026129A1 (fr) * | 2001-09-12 | 2003-03-27 | Thine Electronics, Inc. | Circuit integre semiconducteur |
| US7129795B2 (en) | 2001-09-12 | 2006-10-31 | Thine Electronics, Inc. | Semiconductor integrated circuit with wiring arrangement for N-stage amplifying |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040602 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041221 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20050107 |