JPH118536A - パルス発生回路 - Google Patents
パルス発生回路Info
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- JPH118536A JPH118536A JP9173073A JP17307397A JPH118536A JP H118536 A JPH118536 A JP H118536A JP 9173073 A JP9173073 A JP 9173073A JP 17307397 A JP17307397 A JP 17307397A JP H118536 A JPH118536 A JP H118536A
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- circuit
- signal
- frequency
- noise
- clock
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/06—Clock generators producing several clock signals
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- Physics & Mathematics (AREA)
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- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】マイクロコンピュータのクロック信号パルス発
生回路におけるノイズ除去の電源電圧依存性を低減する
パルス発生回路の提供。 【解決手段】発振器１０１のクロックパルスを整形後、
分周回路１０３で分周し、この分周回路１０３の入力信
号または出力信号から任意の信号を選択する選択回路１
０４の後段にノイズ除去回路を設け、広範囲の動作電源
電圧に対して、ノイズの影響を受けないパルスを発生で
きる。
生回路におけるノイズ除去の電源電圧依存性を低減する
パルス発生回路の提供。 【解決手段】発振器１０１のクロックパルスを整形後、
分周回路１０３で分周し、この分周回路１０３の入力信
号または出力信号から任意の信号を選択する選択回路１
０４の後段にノイズ除去回路を設け、広範囲の動作電源
電圧に対して、ノイズの影響を受けないパルスを発生で
きる。
Description
【０００１】
【発明の属する技術分野】本発明は、パルス発生回路に
関し、特に、マイクロコンピュータ等の動作クロックを
生成するためのパルス発生回路に関する。
関し、特に、マイクロコンピュータ等の動作クロックを
生成するためのパルス発生回路に関する。
【０００２】
【従来の技術】マイクロコンピュータの動作クロックを
生成する際に用いられるパルス発生回路の従来技術とし
て、例えば特開平５−２９９９８５号公報の記載が参照
される。上記公報には、発振回路をマイクロコンピュー
タ等の各種回路に接続したとき誤動作の原因と考えられ
るノイズを発振波形より除去できる構成として、発振回
路により発生され波形整形回路で波形整形されたクロッ
クパルスを分周する分周回路の前段に、分周回路の入力
の立ち上がりおよび立ち下がりの変化を遅延させるディ
ジタルローパスフィルタを設けた回路構成が提案されて
いる。
生成する際に用いられるパルス発生回路の従来技術とし
て、例えば特開平５−２９９９８５号公報の記載が参照
される。上記公報には、発振回路をマイクロコンピュー
タ等の各種回路に接続したとき誤動作の原因と考えられ
るノイズを発振波形より除去できる構成として、発振回
路により発生され波形整形回路で波形整形されたクロッ
クパルスを分周する分周回路の前段に、分周回路の入力
の立ち上がりおよび立ち下がりの変化を遅延させるディ
ジタルローパスフィルタを設けた回路構成が提案されて
いる。
【０００３】マイクロコンピュータの動作クロックを生
成するための従来のパルス発生回路は、図５に示される
ような構成とされている。
成するための従来のパルス発生回路は、図５に示される
ような構成とされている。
【０００４】すなわち、図５を参照すると、インバータ
ゲート５０６と水晶振動子５０７の共振で発振した結果
生じる正弦波が、シュミット・トリガ回路５０２で波形
整形される。波形整形後の信号は、ノイズ除去回路５０
３でノイズが除去された後、分周回路５０４で分周され
る。
ゲート５０６と水晶振動子５０７の共振で発振した結果
生じる正弦波が、シュミット・トリガ回路５０２で波形
整形される。波形整形後の信号は、ノイズ除去回路５０
３でノイズが除去された後、分周回路５０４で分周され
る。
【０００５】分周回路５０４の次段に設けられた選択回
路５０５は、分周回路５０４の出力信号または入力信号
から任意の信号を選択する。そして、選択回路５０５で
選択された信号が、マイクロコンピュータの動作クロッ
クであるシステムクロックとなる。
路５０５は、分周回路５０４の出力信号または入力信号
から任意の信号を選択する。そして、選択回路５０５で
選択された信号が、マイクロコンピュータの動作クロッ
クであるシステムクロックとなる。
【０００６】なお、図５に示したパルス発生回路は、上
記公報に記載の構成に基づくものである（但し、分周回
路が複数の分周出力信号を出力し、選択回路にて分周回
路の入力信号およぶ分周回路の出力信号を選択してシス
テムクロックとする構成は上記公報記載の回路に追加さ
れたものである）。
記公報に記載の構成に基づくものである（但し、分周回
路が複数の分周出力信号を出力し、選択回路にて分周回
路の入力信号およぶ分周回路の出力信号を選択してシス
テムクロックとする構成は上記公報記載の回路に追加さ
れたものである）。
【０００７】次に、従来のマイクロコンピュータの動作
クロック生成におけるノイズ除去動作について説明す
る。
クロック生成におけるノイズ除去動作について説明す
る。
【０００８】図５において、ノイズ除去回路５０３は、
例えば、図６に示すような構成とされる。図６に示した
ノイズ除去回路の動作を、図７の信号波形図を参照して
以下に説明する。なお、図７において、７０３は遅延回
路６０１の出力ノード７０３の信号、７０４はＡＮＤゲ
ート６０２の出力ノード７０４の信号、７０５はＮＯＲ
ゲート６０３の出力ノード７０５の信号、７０６はＮＯ
Ｒゲート６０４の出力ノード７０６の信号（インバータ
６０６の入力信号）をそれぞれ示している。
例えば、図６に示すような構成とされる。図６に示した
ノイズ除去回路の動作を、図７の信号波形図を参照して
以下に説明する。なお、図７において、７０３は遅延回
路６０１の出力ノード７０３の信号、７０４はＡＮＤゲ
ート６０２の出力ノード７０４の信号、７０５はＮＯＲ
ゲート６０３の出力ノード７０５の信号、７０６はＮＯ
Ｒゲート６０４の出力ノード７０６の信号（インバータ
６０６の入力信号）をそれぞれ示している。
【０００９】図６及び図７を参照すると、遅延時間Ｔの
遅延回路６０１と、ＡＮＤゲート６０２により、入力信
号７０１の立ち上がりが遅れた信号７０４が得られる。
また、遅延回路６０１とＮＯＲゲート６０３により、入
力信号７０１の立ち下がりが遅れた信号の反転信号７０
５が得られる。
遅延回路６０１と、ＡＮＤゲート６０２により、入力信
号７０１の立ち上がりが遅れた信号７０４が得られる。
また、遅延回路６０１とＮＯＲゲート６０３により、入
力信号７０１の立ち下がりが遅れた信号の反転信号７０
５が得られる。
【００１０】出力と入力が交差接続されたＮＯＲゲート
６０４、６０５と、インバータゲート６０２より成るフ
リップフロップ回路により、入力信号７０１より時間Ｔ
遅れた出力信号７０２が得られる。なお遅延回路６０１
は縦続接続されたインバータ６０７、６０８、及びイン
バータ６０７の出力に接続される容量６０９からなる。
６０４、６０５と、インバータゲート６０２より成るフ
リップフロップ回路により、入力信号７０１より時間Ｔ
遅れた出力信号７０２が得られる。なお遅延回路６０１
は縦続接続されたインバータ６０７、６０８、及びイン
バータ６０７の出力に接続される容量６０９からなる。
【００１１】入力信号７０１に、遅延回路６０１の遅延
時間Ｔよりも短いノイズがのっている場合について、図
６及び図８のタイミング波形図を参照して以下に説明す
る。なお、図８において、８０１は図６の遅延回路６０
１の入力信号、８０３は遅延回路６０１の出力ノード７
０３の信号、８０４はＡＮＤゲート６０２の出力ノード
７０４の信号、７０５はＮＯＲゲート６０３の出力ノー
ド７０５の信号、８０６はＮＯＲゲート６０４の出力ノ
ード７０６の信号（インバータ６０６の入力信号）、８
０２はインバータゲート６０６の出力信号をそれぞれ示
している。
時間Ｔよりも短いノイズがのっている場合について、図
６及び図８のタイミング波形図を参照して以下に説明す
る。なお、図８において、８０１は図６の遅延回路６０
１の入力信号、８０３は遅延回路６０１の出力ノード７
０３の信号、８０４はＡＮＤゲート６０２の出力ノード
７０４の信号、７０５はＮＯＲゲート６０３の出力ノー
ド７０５の信号、８０６はＮＯＲゲート６０４の出力ノ
ード７０６の信号（インバータ６０６の入力信号）、８
０２はインバータゲート６０６の出力信号をそれぞれ示
している。
【００１２】遅延回路６の遅延時間Ｔよりも短いハイレ
ベル幅のノイズ（図８の入力信号８０１のｔｐｗ１参
照）は、遅延回路６０１と、ＡＮＤゲート６０２により
除去され、遅延時間Ｔよりも短いローレベル幅のノイズ
（図８の入力信号８０１のｔｐｗ２参照）は、遅延回路
６０１とＮＯＲゲート６０３により除去される。従っ
て、どちらのタイプのノイズも出力信号８０２にはのっ
てこない。
ベル幅のノイズ（図８の入力信号８０１のｔｐｗ１参
照）は、遅延回路６０１と、ＡＮＤゲート６０２により
除去され、遅延時間Ｔよりも短いローレベル幅のノイズ
（図８の入力信号８０１のｔｐｗ２参照）は、遅延回路
６０１とＮＯＲゲート６０３により除去される。従っ
て、どちらのタイプのノイズも出力信号８０２にはのっ
てこない。
【００１３】ここで、図６の遅延回路６０１について詳
しく説明する。容量６０９は、配線容量やＭＯＳトラン
ジスタのゲート容量といった寄生容量、または人為的に
作製した容量であり、インバータゲート６０７内部のＭ
ＯＳトランジスタが、この容量６０９を充放電する。充
放電するための時間が遅延回路の遅延時間を決定する。
しく説明する。容量６０９は、配線容量やＭＯＳトラン
ジスタのゲート容量といった寄生容量、または人為的に
作製した容量であり、インバータゲート６０７内部のＭ
ＯＳトランジスタが、この容量６０９を充放電する。充
放電するための時間が遅延回路の遅延時間を決定する。
【００１４】従って、遅延回路６０１の遅延時間Ｔを決
定するためには、容量６０９の容量値と、この容量を充
放電するインバータゲート６０７内部のＭＯＳトランジ
スタのゲート幅とゲート長を決定すれば良い。
定するためには、容量６０９の容量値と、この容量を充
放電するインバータゲート６０７内部のＭＯＳトランジ
スタのゲート幅とゲート長を決定すれば良い。
【００１５】しかしながら、この遅延時間はＭＯＳトラ
ンジスタの特性から、電圧依存性を有し、動作電源電圧
が高くなると、遅延時間が小さくなり、動作電源電圧が
低くなると遅延時間が増大する。
ンジスタの特性から、電圧依存性を有し、動作電源電圧
が高くなると、遅延時間が小さくなり、動作電源電圧が
低くなると遅延時間が増大する。
【００１６】従って、動作電源電圧が最低のときでも、
波形整形後の発振器の出力信号を通過させることができ
るように、遅延回路６０１の設計をしなければならな
い。
波形整形後の発振器の出力信号を通過させることができ
るように、遅延回路６０１の設計をしなければならな
い。
【００１７】
【発明が解決しようとする課題】上述した従来の動作ク
ロック用のパルス発生回路では、動作電源電圧が下がる
と、ノイズ除去回路に使用している遅延回路の遅延時間
が大きくなるために、動作電源電圧が最低のときに、発
振器本来の信号を除去しないように、設計しなければな
らない。
ロック用のパルス発生回路では、動作電源電圧が下がる
と、ノイズ除去回路に使用している遅延回路の遅延時間
が大きくなるために、動作電源電圧が最低のときに、発
振器本来の信号を除去しないように、設計しなければな
らない。
【００１８】この結果、動作電源電圧が高いときには、
ノイズ除去の効果が低下してしまうという問題点があっ
た。
ノイズ除去の効果が低下してしまうという問題点があっ
た。
【００１９】通常、動作電源電圧範囲の広いマイクロコ
ンピュータでは、動作電源電圧の高いときには、高速の
動作クロックを選択して、高速動作が可能となり、動作
電源電圧が低いときには、低速の動作クロックを選択し
て、低速動作させる、という仕様になっている。そし
て、ユーザが多用するのは、最高速での動作、すなわ
ち、動作電源電圧を高くしたときの動作である。
ンピュータでは、動作電源電圧の高いときには、高速の
動作クロックを選択して、高速動作が可能となり、動作
電源電圧が低いときには、低速の動作クロックを選択し
て、低速動作させる、という仕様になっている。そし
て、ユーザが多用するのは、最高速での動作、すなわ
ち、動作電源電圧を高くしたときの動作である。
【００２０】しかしながら、前述したように、動作電源
電圧が高いときの方が、ノイズ除去効果が低く、ノイズ
が内部に達してしまうということは、マイクロコンピュ
ータの誤動作を起こす可能性が高くなってしまう、とい
うことである。
電圧が高いときの方が、ノイズ除去効果が低く、ノイズ
が内部に達してしまうということは、マイクロコンピュ
ータの誤動作を起こす可能性が高くなってしまう、とい
うことである。
【００２１】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、マイクロコンピ
ュータのクロック信号パルスを発生する回路に用いて好
適とされる、ノイズ除去の電源電圧依存性を低減するパ
ルス発生回路を提供することにある。
てなされたものであって、その目的は、マイクロコンピ
ュータのクロック信号パルスを発生する回路に用いて好
適とされる、ノイズ除去の電源電圧依存性を低減するパ
ルス発生回路を提供することにある。
【００２２】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るマイクロコンピュータのクロック信号
パルス発生回路は、発振器の出力信号を波形整形したク
ロックパルス信号を分周する分周回路と、前記分周回路
の出力または前記分周回路の入力から任意の信号を選択
する選択回路と、を備えたマイクロコンピュータにおい
て、前記選択回路の後段にノイズ除去回路を設けたこと
を特徴とする。
め、本発明に係るマイクロコンピュータのクロック信号
パルス発生回路は、発振器の出力信号を波形整形したク
ロックパルス信号を分周する分周回路と、前記分周回路
の出力または前記分周回路の入力から任意の信号を選択
する選択回路と、を備えたマイクロコンピュータにおい
て、前記選択回路の後段にノイズ除去回路を設けたこと
を特徴とする。
【００２３】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明のパルス発生回路は、その好ましい
実施の形態において、発振器の出力信号を波形整形した
クロックパルス信号を分周する分周回路と、この分周回
路の１又は複数の分周出力、及び、この分周回路の入力
のうちから任意の信号を選択する選択回路と、この選択
回路からの出力信号を入力してノイズ除去を行いマイク
ロコンピュータ等のディジタル回路の動作を制御するシ
ステムクロック信号を出力するノイズ除去回路と、を備
えている。そして、ノイズ除去回路としては、例えば、
所定の遅延時間Ｔのパルス幅のノイズを入力信号から除
去するための遅延回路、論理ゲートを備えて構成され
る。
に説明する。本発明のパルス発生回路は、その好ましい
実施の形態において、発振器の出力信号を波形整形した
クロックパルス信号を分周する分周回路と、この分周回
路の１又は複数の分周出力、及び、この分周回路の入力
のうちから任意の信号を選択する選択回路と、この選択
回路からの出力信号を入力してノイズ除去を行いマイク
ロコンピュータ等のディジタル回路の動作を制御するシ
ステムクロック信号を出力するノイズ除去回路と、を備
えている。そして、ノイズ除去回路としては、例えば、
所定の遅延時間Ｔのパルス幅のノイズを入力信号から除
去するための遅延回路、論理ゲートを備えて構成され
る。
【００２４】
【実施例】本発明の実施例について図面を参照して以下
に説明する。
に説明する。
【００２５】［実施例１］図１は、本発明の第１の実施
例をなすクロック生成用パルス発生回路の構成を示す図
ある。
例をなすクロック生成用パルス発生回路の構成を示す図
ある。
【００２６】図１を参照すると、発振器１０１の出力が
シュミット・トリガ回路１０２で波形整形される。波形
整形後の信号は分周回路１０３で分周される。分周回路
１０３の次段に設けられた選択回路１０４は、分周回路
１０３の任意の分周出力信号または入力信号を選択し、
選択回路１０４で選択された信号は、ノイズ除去回路１
０５を通り、ノイズが除去される。ノイズ除去後の信号
が、マイクロコンピュータの動作クロックであるシステ
ムクロック１１３となる。
シュミット・トリガ回路１０２で波形整形される。波形
整形後の信号は分周回路１０３で分周される。分周回路
１０３の次段に設けられた選択回路１０４は、分周回路
１０３の任意の分周出力信号または入力信号を選択し、
選択回路１０４で選択された信号は、ノイズ除去回路１
０５を通り、ノイズが除去される。ノイズ除去後の信号
が、マイクロコンピュータの動作クロックであるシステ
ムクロック１１３となる。
【００２７】ここで、ノイズ除去回路１０５の回路構成
は、例えば、図６に示したような構成から成る。ここ
で、遅延回路６０１の遅延時間Ｔは、図１に示した選択
回路１０４が高速の動作クロックを選択できるような動
作電源電圧のときに、発振器１０１の出力信号と同じ周
波数のクロック信号を通過させることができるように、
設定されている。
は、例えば、図６に示したような構成から成る。ここ
で、遅延回路６０１の遅延時間Ｔは、図１に示した選択
回路１０４が高速の動作クロックを選択できるような動
作電源電圧のときに、発振器１０１の出力信号と同じ周
波数のクロック信号を通過させることができるように、
設定されている。
【００２８】ユーザは、動作電源電圧が高い場合には、
システムクロックとして高速なクロックを選択可能で、
動作電源電圧が低い場合には、システムクロックとして
低速なクロックを選択する。
システムクロックとして高速なクロックを選択可能で、
動作電源電圧が低い場合には、システムクロックとして
低速なクロックを選択する。
【００２９】図２は、本発明の第１の実施例の動作を説
明するためのタイミング波形図である。図１及び図２を
参照して、本発明の第１の実施例の動作について以下に
説明する。
明するためのタイミング波形図である。図１及び図２を
参照して、本発明の第１の実施例の動作について以下に
説明する。
【００３０】図２において、２１１はシュミット・トリ
ガ回路１０２を通った波形整形後の発振器出力信号であ
り、図１のノード１１１における信号である。この信号
２１１の周波数は、発振器１０１に使用する水晶振動子
１０７によって決まる固定値である。信号２１１は、図
１の分周回路１０３により、信号２１１よりも低い周波
数の信号に変換される。
ガ回路１０２を通った波形整形後の発振器出力信号であ
り、図１のノード１１１における信号である。この信号
２１１の周波数は、発振器１０１に使用する水晶振動子
１０７によって決まる固定値である。信号２１１は、図
１の分周回路１０３により、信号２１１よりも低い周波
数の信号に変換される。
【００３１】ユーザが選択回路１０４により、分周回路
１０３の入力信号、または、出力信号より任意の信号を
選択し、選択回路１０４の出力ノード１１２に出力され
る。ノード１１２における信号が、図２の２１２−Ｈ、
２１２−Ｌである。このうち、２１２−Ｈは、分周回路
１０３の入力信号を選択した場合の信号であり、２１２
−Ｌは、分周回路１０３により２分周された信号であ
る。高い周波数と低い周波数の使い分け方は、動作電源
電圧が十分に高い場合には、図２の２１２−Ｈのよう
な、発振器１０１の出力信号と同じ高い周波数をそのま
ま使用し、動作電源電圧が低い場合には、図２の２１２
−Ｌのように、分周回路１０３で分周後の低い周波数の
信号を使用する。
１０３の入力信号、または、出力信号より任意の信号を
選択し、選択回路１０４の出力ノード１１２に出力され
る。ノード１１２における信号が、図２の２１２−Ｈ、
２１２−Ｌである。このうち、２１２−Ｈは、分周回路
１０３の入力信号を選択した場合の信号であり、２１２
−Ｌは、分周回路１０３により２分周された信号であ
る。高い周波数と低い周波数の使い分け方は、動作電源
電圧が十分に高い場合には、図２の２１２−Ｈのよう
な、発振器１０１の出力信号と同じ高い周波数をそのま
ま使用し、動作電源電圧が低い場合には、図２の２１２
−Ｌのように、分周回路１０３で分周後の低い周波数の
信号を使用する。
【００３２】ユーザにより選択された信号２１２−Ｈ、
２１２−Ｌは、図１のノイズ除去回路１０５を通り、そ
れぞれ、図２の２１３−Ｈ、２１３−Ｌのようなシステ
ムクロックになる。ここで、信号２１３−Ｈは、信号２
１２−Ｈに対して、時間Ｔ１の遅延を持ち、信号２１３
−Ｌは、信号２１２−Ｌに対して、時間Ｔ２の遅延を持
つ。ここで、時間Ｔ１やＴ２は、ノイズ除去回路１０５
の内部に使用してている遅延回路の遅延時間であり、Ｔ
１は動作電源電圧が高いときの遅延時間、Ｔ２は動作電
源電圧の低いときの遅延時間である。
２１２−Ｌは、図１のノイズ除去回路１０５を通り、そ
れぞれ、図２の２１３−Ｈ、２１３−Ｌのようなシステ
ムクロックになる。ここで、信号２１３−Ｈは、信号２
１２−Ｈに対して、時間Ｔ１の遅延を持ち、信号２１３
−Ｌは、信号２１２−Ｌに対して、時間Ｔ２の遅延を持
つ。ここで、時間Ｔ１やＴ２は、ノイズ除去回路１０５
の内部に使用してている遅延回路の遅延時間であり、Ｔ
１は動作電源電圧が高いときの遅延時間、Ｔ２は動作電
源電圧の低いときの遅延時間である。
【００３３】図３は、発振器１０１の出力信号にノイズ
がのってきた場合の一例を示すタイミング波形図であ
る。発振器１０１の出力信号に、図３に３１１として示
すようなノイズがのっている場合を説明する。ノイズが
のった発振器出力信号３１１が、図１の分周回路１０３
を通過することにより、信号３１２−Ｈや信号３１２−
Ｌが得られる。
がのってきた場合の一例を示すタイミング波形図であ
る。発振器１０１の出力信号に、図３に３１１として示
すようなノイズがのっている場合を説明する。ノイズが
のった発振器出力信号３１１が、図１の分周回路１０３
を通過することにより、信号３１２−Ｈや信号３１２−
Ｌが得られる。
【００３４】動作電源電圧が高いときには、遅延時間Ｔ
１よりも短いパルスのノイズは除去されるので、信号３
１３−Ｈのように、ノイズが除去された信号が得られ、
動作電源電圧が低いときには、遅延時間Ｔ２よりも短い
パルスのノイズが除去されるので、信号３１３−Ｌのよ
うに、ノイズが除去された信号が得られる。
１よりも短いパルスのノイズは除去されるので、信号３
１３−Ｈのように、ノイズが除去された信号が得られ、
動作電源電圧が低いときには、遅延時間Ｔ２よりも短い
パルスのノイズが除去されるので、信号３１３−Ｌのよ
うに、ノイズが除去された信号が得られる。
【００３５】［実施例２］次に、本発明の第２の実施例
について図面を参照して説明する。
について図面を参照して説明する。
【００３６】図４は、本発明の第２の実施例をなすパル
ス発生回路の構成を示す図である。図４を参照すると、
発振器４０１の出力がシュミット・トリガ回路４０２を
通り、第１のノイズ除去回路４０３に入る。ここでは、
次段の分周回路４０４が誤動作するような極めて短いパ
ルスのノイズを除去する。
ス発生回路の構成を示す図である。図４を参照すると、
発振器４０１の出力がシュミット・トリガ回路４０２を
通り、第１のノイズ除去回路４０３に入る。ここでは、
次段の分周回路４０４が誤動作するような極めて短いパ
ルスのノイズを除去する。
【００３７】第１のノイズ除去回路４０３により、短い
パルスのノイズが除去された信号は、分周回路４０４で
分周され、さらに、選択回路４０５で選択された任意の
分周信号が第２のノイズ除去回路４０６を通り、ノイズ
が除去される。ノイズが除去された信号が、マイクロコ
ンピュータのシステムクロックとなる。ここで、第１、
第２のノイズ除去回路４０３、４０６としては、例え
ば、図６に示したような構成から成る。
パルスのノイズが除去された信号は、分周回路４０４で
分周され、さらに、選択回路４０５で選択された任意の
分周信号が第２のノイズ除去回路４０６を通り、ノイズ
が除去される。ノイズが除去された信号が、マイクロコ
ンピュータのシステムクロックとなる。ここで、第１、
第２のノイズ除去回路４０３、４０６としては、例え
ば、図６に示したような構成から成る。
【００３８】本実施例は、前記第１の実施例よりも、回
路規模が大きくなるが、より安全性を強化できるという
利点がある。
路規模が大きくなるが、より安全性を強化できるという
利点がある。
【００３９】
【発明の効果】以上説明したように、本発明によれば、
ノイズ除去回路を発振器の出力信号を分周する分周回路
と、分周信号を選択する選択回路の後に配置するため、
ノイズ除去回路の動作電源電圧依存性による制約を回避
することが可能となり、広い動作電源電圧でノイズを除
去する効果を発揮することができるという効果を奏す
る。
ノイズ除去回路を発振器の出力信号を分周する分周回路
と、分周信号を選択する選択回路の後に配置するため、
ノイズ除去回路の動作電源電圧依存性による制約を回避
することが可能となり、広い動作電源電圧でノイズを除
去する効果を発揮することができるという効果を奏す
る。
【図１】本発明の第１の実施例のパルス発生回路の構成
を示す図である。
を示す図である。
【図２】本発明の第１の実施例のパルス発生回路の動作
を説明するための信号波形図である。
を説明するための信号波形図である。
【図３】本発明の第１の実施例のパルス発生回路の動作
を説明するための信号波形図である。
を説明するための信号波形図である。
【図４】本発明を用いた第２の実施例のパルス発生回路
の構成を示す図である。
の構成を示す図である。
【図５】従来のパルス発生回路の構成を示す図である。
【図６】本発明の実施例、及び従来のパルス発生回路で
用いられるノイズ除去回路の一例を示す図である。
用いられるノイズ除去回路の一例を示す図である。
【図７】図６の遅延回路の動作を説明するための信号波
形図である。
形図である。
【図８】図６の遅延回路の動作を説明するための信号波
形図である。
形図である。
１０１ 発振器 １０２ シュミット・トリガ回路 １０３ 分周回路 １０４ 選択回路 １０５ ノイズ除去回路 １０６ インバータゲート １０７ 水晶振動子 １０８ 抵抗 １０９、１１０ 容量 ２１１ 図１の１１１における信号 ２１２−Ｈ 図１の１１２における信号（分周前の周波
数を選択した場合） ２１３−Ｈ 図１の１１３における信号（分周前の周波
数を選択した場合） ２１２−Ｌ 図１の１１２における信号（分周前の周波
数を選択した場合） ２１３−Ｌ 図１の１１２における信号（分周前の周波
数を選択した場合） ３１１ 図１の１１１における信号 ３１２−Ｈ 図１の１１２における信号（分周前の周波
数を選択した場合） ３１３−Ｈ 図１の１１３における信号（分周前の周波
数を選択した場合） ３１２−Ｌ 図１の１１２における信号（分周前の周波
数を選択した場合） ３１３−Ｌ 図１の１１２における信号（分周前の周波
数を選択した場合） ４０１ 発振器 ４０２ シュミット・トリガ回路 ４０３、４０６ ノイズ除去回路 ４０４ 分周回路 ５０１ 発振器 ５０２ シュミット・トリガ回路 ５０３ ノイズ除去回路 ５０４ 分周回路 ５０５ 選択回路 ５０６ インバータゲート ５０７ 水晶振動子 ５０８ 抵抗 ５０９、５１０ 容量 ６０１ 遅延回路 ６０２ ＡＮＤゲート ６０３、６０４、６０５ ＮＯＲゲート ６０６、６０７、６０８ インバータゲート ６０９ 容量 ７０１ 図６の７０１における信号 ７０２ 図６の７０２における信号 ７０３ 図６の７０３における信号 ７０４ 図６の７０４における信号 ７０５ 図６の７０５における信号 ７０６ 図６の７０６における信号 ８０１ 図６の７０１における信号 ８０２ 図６の７０２における信号 ８０３ 図６の７０３における信号 ８０４ 図６の７０４における信号 ８０５ 図６の７０５における信号 ８０６ 図６の７０６における信号
数を選択した場合） ２１３−Ｈ 図１の１１３における信号（分周前の周波
数を選択した場合） ２１２−Ｌ 図１の１１２における信号（分周前の周波
数を選択した場合） ２１３−Ｌ 図１の１１２における信号（分周前の周波
数を選択した場合） ３１１ 図１の１１１における信号 ３１２−Ｈ 図１の１１２における信号（分周前の周波
数を選択した場合） ３１３−Ｈ 図１の１１３における信号（分周前の周波
数を選択した場合） ３１２−Ｌ 図１の１１２における信号（分周前の周波
数を選択した場合） ３１３−Ｌ 図１の１１２における信号（分周前の周波
数を選択した場合） ４０１ 発振器 ４０２ シュミット・トリガ回路 ４０３、４０６ ノイズ除去回路 ４０４ 分周回路 ５０１ 発振器 ５０２ シュミット・トリガ回路 ５０３ ノイズ除去回路 ５０４ 分周回路 ５０５ 選択回路 ５０６ インバータゲート ５０７ 水晶振動子 ５０８ 抵抗 ５０９、５１０ 容量 ６０１ 遅延回路 ６０２ ＡＮＤゲート ６０３、６０４、６０５ ＮＯＲゲート ６０６、６０７、６０８ インバータゲート ６０９ 容量 ７０１ 図６の７０１における信号 ７０２ 図６の７０２における信号 ７０３ 図６の７０３における信号 ７０４ 図６の７０４における信号 ７０５ 図６の７０５における信号 ７０６ 図６の７０６における信号 ８０１ 図６の７０１における信号 ８０２ 図６の７０２における信号 ８０３ 図６の７０３における信号 ８０４ 図６の７０４における信号 ８０５ 図６の７０５における信号 ８０６ 図６の７０６における信号
Claims (3)
- 【請求項１】発振器の出力信号を波形整形したクロック
パルス信号を分周する分周回路と、 前記分周回路の出力または前記分周回路の入力から任意
の信号を選択する選択回路と、 を備えたマイクロコンピュータにおいて、 前記選択回路の後段にノイズ除去回路を設けたことを特
徴とするマイクロコンピュータのクロック信号パルス発
生回路。 - 【請求項２】発振器の出力信号を波形整形したクロック
パルス信号を分周する分周回路と、 前記分周回路の１又は複数の分周出力、及び、前記分周
回路の入力のうちから任意の信号を選択する選択回路
と、 前記選択回路からの出力信号を入力してノイズ除去を行
いマイクロコンピュータ等のディジタル回路の動作を制
御するシステムクロック信号を出力するノイズ除去回路
と、 を少なくとも備えたことを特徴とするパルス発生回路。 - 【請求項３】前記分周回路の前段に波形整形したクロッ
クパルス信号のノイズ除去を行う第２のノイズ除去回路
を備えたことを特徴とする請求項２記載のパルス発生回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9173073A JPH118536A (ja) | 1997-06-13 | 1997-06-13 | パルス発生回路 |
| KR1019980021849A KR100353103B1 (ko) | 1997-06-13 | 1998-06-12 | 펄스발생회로 |
| US09/096,733 US6061804A (en) | 1997-06-13 | 1998-06-12 | Pulse generating circuit for providing a low-noise microprocessor clock signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9173073A JPH118536A (ja) | 1997-06-13 | 1997-06-13 | パルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH118536A true JPH118536A (ja) | 1999-01-12 |
Family
ID=15953713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9173073A Pending JPH118536A (ja) | 1997-06-13 | 1997-06-13 | パルス発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6061804A (ja) |
| JP (1) | JPH118536A (ja) |
| KR (1) | KR100353103B1 (ja) |
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| US6359489B1 (en) * | 2000-10-05 | 2002-03-19 | Silicon Integrated Systems Corp. | Clock signal generation and buffer circuit having high noise immunity and low power consumption |
| JP2005102047A (ja) * | 2003-09-26 | 2005-04-14 | Renesas Technology Corp | クロック入力回路 |
| JP4328319B2 (ja) * | 2005-08-02 | 2009-09-09 | 富士通マイクロエレクトロニクス株式会社 | クロック供給回路 |
| CN101401306B (zh) * | 2006-03-10 | 2011-10-26 | Nxp股份有限公司 | 用于晶体振荡器的脉冲整形电路 |
| WO2007144808A2 (en) * | 2006-06-15 | 2007-12-21 | Nxp B.V. | A method of providing a clock frequency for a processor |
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|---|---|---|---|---|
| US526661A (en) * | 1894-09-25 | Mel vest de ver westcott | ||
| JPH0721943B2 (ja) * | 1984-06-30 | 1995-03-08 | 株式会社東芝 | デ−タ復調方式 |
| US4837643A (en) * | 1986-11-07 | 1989-06-06 | Archive Corporation | Circuit for controlling frequency and phase of voltage controlled oscillator in a data smoother for a streaming cartridge tape drive |
| US4859968A (en) * | 1988-08-16 | 1989-08-22 | Integrated Technologies Solutions, Inc. | Frequency generator |
| US5276661A (en) * | 1990-07-18 | 1994-01-04 | Sundstrand Corporation | Master clock generator for a parallel variable speed constant frequency power system |
| US5142247A (en) * | 1991-08-06 | 1992-08-25 | Compaq Computer Corporation | Multiple frequency phase-locked loop clock generator with stable transitions between frequencies |
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- 1997-06-13 JP JP9173073A patent/JPH118536A/ja active Pending
-
1998
- 1998-06-12 KR KR1019980021849A patent/KR100353103B1/ko not_active Expired - Fee Related
- 1998-06-12 US US09/096,733 patent/US6061804A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR100353103B1 (ko) | 2002-12-11 |
| US6061804A (en) | 2000-05-09 |
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Legal Events
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010626 |