JPH118565A - 送受信装置 - Google Patents

Abstract

(57)【要約】 【課題】 小型で簡易な複数の送受信装置間で、メモリ
などの増設を行わずに、データの送受信を確実に行うこ
とができる送受信装置を提供する。 【解決手段】 送受信装置１は、データを入力する入力
部３、データの表示を行う表示部６と、データを送信す
る送信部４、データを受信する受信部５、及びこれら各
装置部３〜６を制御する制御部２を有している。制御部
２は、各装置部３〜６を制御するＣＰＵ１１、制御命令
などを記憶するＲＯＭ１２、及び送受信データなどを一
時的に記憶するＲＡＭ１３を有している。ＲＡＭ１３
は、複数のレジスタ１３ａ〜１３ｆを有する。また、入
力部３は、送信するデータを設定する４つのスイッチを
有している。制御部２は、ヘッダ復調処理４０１で、
「１」ビットのデータの数をカウントし、その値で乱数
値Ｎを求め、これによって、受信処理の長さを決定す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データの送受信装
置に関し、特に、非同期でデータの送信及び受信を行う
送受信装置に関する。

【０００２】

【従来の技術】従来の送受信装置は、データを入力する
入力部、データや制御命令の表示を行う表示部と、デー
タを送信する送信部、データを受信する受信部、及びこ
れら各装置部を制御する制御部を有している。制御部
は、各装置部とそれぞれインターフーイスを介して接続
され、各装置部を制御するＣＰＵ、制御命令などを記憶
するＲＯＭ（Read Only Memory）、及び送受信データな
どを一時的に記憶する複数のバッファからなるＲＡＭ
（Random Access Memory）を有している。

【０００３】この様な、従来の送受信装置において、入
力部から入力されたデータが、制御部内のＲＡＭに記憶
される。ＣＰＵは、送信部にＲＡＭ内のデータにヘッダ
を付して送出し、送信部は、ＣＰＵからの送信データを
受けて、これを送信する。尚、このＲＡＭ内に記憶され
たデータは、後に受信されるデータと比較される。

【０００４】データの受信において、受信部は、非同期
のデータを受信するため高周波数のサンプルクロックで
データを受信する。受信されたデータは標本化され、制
御部内のＲＡＭに蓄えられる。データの受信が全て完了
したら、ＣＰＵは、ＲＡＭに蓄えられたデータを、予め
送信時にＲＡＭに記憶したデータと比較し、データの判
定を行う。この判定の結果、受信したデータと予め記憶
しているデータが一致した場合、正しいデータを受信し
たことになり、ＣＰＵは、表示部にこの受信データを送
出する。表示部は、ＣＰＵから送られてきたデータを表
示する。

【０００５】上述のように、従来の送受信装置は、複数
の送受信装置間でお互いにデータの送信処理と受信処理
を周期的に繰り返し、相手が送信したデータを受信した
ときにはそのデータを表示部に表示するようにしてい
た。

【０００６】この様な、従来の送受信装置において、お
互いにデータを送受信する複数の送受信装置の仕様が同
一の仕様であった場合、送信処理と受信処理の時間（サ
ンプリング回数）及びその周期が同一であるため、お互
いの送信処理と受信処理の位相が一致し、一方が送信処
理を行っているとき、他方も送信処理を行い、一方が受
信処理を行っているとき、他方も受信処理を行い、結局
お互いにデータを受信できない可能性があった。

【０００７】図１１は、２つの送受信装置で、お互いの
送信処理と受信処理の位相が一致している場合を表して
いる。図１１において、各処理の下に示された数字は、
その処理の回数（即ち処理時間の長さ）を示し、送信処
理においては、データの送信回数は１回であり、受信処
理においては、データの受信回数は３回である。

【０００８】即ち、２つの送受信装置３１、３２が、図
１１の様な状態になった場合、お互いにデータを受信で
きない状態となる。

【０００９】この様な不具合を解決するために、従来の
送受信装置において、受信処理のサンプリング回数（処
理時間の長さ）を変化させる処理が施されている。この
処理としては、例えば、乱数値を使用して受信処理のサ
ンプリング回数を受信処理の度に変化させる方式があ
る。この場合、乱数値の生成方法としては、ＣＰＵによ
って毎回乱数値を計算で求める方法や、乱数テーブルを
ＲＯＭなどに設けて、これを参照する方法などがある。

【００１０】この様にして、従来の送受信装置は、乱数
値を使用することによって、受信処理のサンプリング回
数を変化させてデータの送受信を行っていた。

【００１１】

【発明が解決しようとする課題】しかしながら、乱数値
をＣＰＵによって毎回計算で求める従来の送受信装置に
よると、浮動小数点演算などの複雑な演算処理を受信処
理の度に行う必要があるため、４ビットＣＰＵを使用し
たような小型で容易な送受信装置では、乱数値を求める
ことが困難であるという問題があった。

【００１２】また、ＲＯＭなどの内部メモリに乱数テー
ブルを設け、これを参照して乱数値を求める従来の送受
信装置によると、メモリを増設しなければならず、コス
トがかかるという問題があった。

【００１３】従って、本発明の目的は、小型で容易な複
数の送受信装置間で、メモリなどの増設を行わずに、デ
ータの送受信を確実に行うことができる送受信装置を提
供することである。

【００１４】

【課題を解決するための手段】本発明は、以上に述べた
目的を実現するため、所定の送信データを設定する設定
手段と、送信データに基づく送信信号を送信する送信手
段と、受信信号を受信する受信手段と、送信手段が送信
信号を送信するとき、送信データにヘッダを付して送信
信号とし、受信手段が受信を開始してから送信信号に含
まれるヘッダと該ヘッダを受信する前に受信したノイズ
信号を検出し、ノイズ信号に応じて受信手段による次回
の受信の期間を決定する制御手段と、を備えることを特
徴とする送受信装置を提供する。

【００１５】

【発明の実施の形態】以下本発明の送受信装置を詳細に
説明する。

【００１６】図１は本発明の送受信装置の実施の一形態
を示す。本発明の送受信装置１は、データを入力する入
力部３、データや制御命令の表示を行う表示部６と、デ
ータを送信する送信部４、データを受信する受信部５、
及びこれら各装置部３〜６を制御する制御部２を有して
いる。制御部２は、各装置部３〜６とそれぞれインター
フェース（図示せず）を介して接続され、各装置部３〜
６を制御するＣＰＵ１１、制御命令などを記憶するＲＯ
Ｍ１２、及び送受信データなどを一時的に記憶するＲＡ
Ｍ１３を有している。

【００１７】ＲＡＭ１３は、受信処理の時に使用される
ワーク用のワークレジスタ１３ａ、受信データを記憶す
る受信レジスタ１３ｂ、識別データ（送信データ）を記
憶するデータレジスタ１３ｃ、受信処理の行われたサン
プリング回数を記憶するサンプルカウントレジスタ１３
ｄ、受信処理のサンプリング回数（乱数値Ｎ）を記憶す
る乱数値レジスタ１３ｅ、乱数値Ｎを算出するときの使
用されるカウンタ値を記憶するカウンタレジスタ１３ｆ
などの複数のレジスタを有する。また、入力部３は、送
信するデータを設定する４つのスイッチを有している。

【００１８】図２は、本発明の送受信装置１におけるデ
ータ送受信処理の全体的なフローを示す。送受信装置１
において、入力部３の４つのスイッチの内、任意のスイ
ッチを押すことによって送信データとなる識別データ
（ＩＤ）コードがセットされる（２０１）。即ち、４つ
のスイッチの内、押し下げられたスイッチからの電気信
号がハイレベル（Ｈ）の信号となり、押されていないス
イッチからの電気信号がローレベル（Ｌ）の信号となっ
て、制御部２のＣＰＵ１１へ、送出される。ＣＰＵ１１
は、入力部３から入力された電気信号に対応して、Ｈレ
ベルの信号に対してはビットを「オン」にし、Ｌレベル
の信号に対してはビットを「オフ」にして、送信用のデ
ータを、制御部２内のＲＡＭ１３に記憶する。このＩＤ
コードは、具体的には、送受信処理の品質を保つために
バイフェーズ信号として送受信され、２ビットの構成で
オフ「０」又はオン「１」を示す。即ち、オフ「０」の
データ（Ｌ）は、”１０”の２ビットで示され、オン
「１」のデータ（Ｈ）は、”０１”の制御部２ビットで
示される。従って、ＣＰＵ１１は、入力部３から入力さ
れた４つの電気信号を８ビットのデータとして、ＲＡＭ
１３のデータレジスタ１３ｃに記憶する。

【００１９】その後、ＣＰＵ１１は、各値の初期化を行
う（２０２）。即ち、ワークレジスタ１３ａ、受信レジ
スタ１３ｂ、サンプルカウントレジスタ１３ｄ、乱数値
レジスタ１３ｅ、及びカウンタレジスタ１３ｆをクリア
する。

【００２０】初期化が終了したら、データの送信処理を
行う（２０３）。ＣＰＵ１１は、送信部４にハイレベル
（Ｈ）の送信制御信号（Txcont＝1)を送出し、送信部４
は、この送信制御信号（Ｈ）を受けて、電源がオンにな
る。ＣＰＵ１１は、データレジスタ１３ｃのデータの先
頭にＲＯＭ１２内に記憶しているヘッダを付与し、更に
データの最後尾に、送受信時のエラーからデータを回復
するためのＥＣ（Error Correction code)を付加して送
信データを形成し、それを送信部４に送出する。送信部
４は、この送信データを搬送波に変調して電波として送
信する（２０３）。尚、このデータレジスタ１３ｃに記
憶されているデータ（ＩＤコード）は、後に受信される
データと比較される。送信が終了したら、ＣＰＵ１１
は、電源節約のため、送信部４にローレベル（Ｌ）の送
信制御信号（Txcont＝0)を送出し、送信部４は、この送
信制御信号（Ｌ）を受けて、電源がオフになる。

【００２１】データの送信処理（２０３）が終了する
と、データの受信処理が行われる（２０４）。ＣＰＵ１
１は、データの受信処理の開始時に、受信部５へハイレ
ベル（Ｈ）の受信制御信号（Rxcont＝1)を送出し、受信
部５の電源をオンにする。また、受信が終了したら、Ｃ
ＰＵ１１は、電源節約のため、受信部５にローレベル
（Ｌ）の送信制御信号（Rxcont＝0)を送出し、受信部５
の電源をオフにする。

【００２２】図３は、受信処理を表す。受信処理２０４
は先ず、乱数値Ｎを算出する。乱数値Ｎは、後段の受信
データ処理３０４のサンプリング数を示すものであり、
この値によって、受信データ処理３０４の期間が決定さ
れる。ＣＰＵ１１は、カウンタレジスタ１３ｆから乱数
カウンタ値を読み出す。尚、この乱数カウンタ値につい
ては後に詳述する。最初の受信処理では、図２のステッ
プ２０２で初期化されているため、この値は「０」であ
る。また、ＣＰＵ１１は、受信するデータの数に応じて
予め設定されている基本受信数をＲＯＭ１２から読み出
す。尚、この基本受信数は、送受信する相手の送受信装
置１の数に応じて、入力部３からユーザが入力するよう
にしてもよい。更に、ＣＰＵ１１は、１つの他の送受信
装置１から送出されるデータを読み出すのに必要なサン
プリング数をＲＯＭ１２から読み出す。ＣＰＵ１１は、
これら、基本受信数、乱数カウンタ値、及びサンプリン
グ数を用いて乱数値Ｎ（受信データ処理３０４のサンプ
リング数）を算出する。（数１）は、乱数値Ｎを求める
式を表す。 （数１） 乱数値Ｎ＝（基本受信数＋乱数カウンタ値）×サンプリ
ング数

【００２３】ＣＰＵ１１は、この（数１）で求めた乱数
値Ｎを、乱数値レジスタ１３ｅに記憶する（３０１）。

【００２４】次に、ＣＰＵ１１は、カウンタレジスタ１
３ｆとサンプルカウントレジスタ１３ｄをクリアする
（３０２、３０３）。このサンプルカウントレジスタ１
３ｄは、受信処理で発生したサンプリング数をカウント
するものであり、一種のタイマの役割を担うものであ
る。これらの初期化を全て終えると、受信データ処理を
行う（３０４）。

【００２５】図４は、図３の受信データ処理３０４を表
したものである。受信データ処理３０４は、ヘッダ復調
処理４０１と受信データ復調処理４０３の２つの処理を
行う。受信データ処理３０４において、最初にヘッダ復
調処理４０１が行われる。

【００２６】図５は、図４のヘッダ復調処理４０１を表
したものである。図５のヘッダ復調処理４０１におい
て、先ず、ＣＰＵ１１は、受信部５にハイレベル（Ｈ）
の受信制御信号を送る。受信部５は、ＣＰＵからの受信
制御信号（Ｈ）を受け取ると、電源がオンになり、非同
期のデータ（ＲｘＤ）を受信するため高周波数のサンプ
リングパルスでデータの受信を開始する。受信されたデ
ータは標本化され、１ビットずつＲＡＭ１３内のワーク
レジスタ１３ａのＬＳＢ(Least Significant Bit) に蓄
えられる（５０１）。ＣＰＵ１１は、格納されたビッ
ト、即ちＬＳＢに蓄えられたビットが「１」であるかど
うかをチェックする（５０２）。

【００２７】もし、ワークレジスタ１３ａのＬＳＢに蓄
えられたビットが、「１」であった場合、ＣＰＵ１１
は、カウンタレジスタ１３ｆの値を「１」増やす（５０
３）。ワークレジスタ１３ａのＬＳＢに蓄えられたビッ
トが、「１」でなかった場合（即ち、「０」の場合）、
ＣＰＵ１１は、カウンタレジスタ１３ｆの値をそのまま
維持する。このカウンタレジスタ１３ｆの値が、次回の
受信処理２０４のステップ３０１（図３）で乱数値Ｎを
求めるのに使用される。ＣＰＵ１１は、サンプリングし
たデータを１ビットずつＬＳＢに格納する度に、ワーク
レジスタ１３ａの格納部分を１ビットずつ左にシフト
し、シリアル／パラレル変換処理を行う（５０４）。

【００２８】図４に戻って、ＣＰＵ１１は、ヘッダ復調
処理４０１によってワークレジスタ１３ａに蓄えられた
データと、ＲＯＭ１２内に記憶されているヘッダ期待値
とを比較する（４０２）。これらのデータが一致した場
合には、受信すべきデータのヘッダが検出されたことと
なり、ＣＰＵ１１は、受信データ復調処理を行う（４０
３）。

【００２９】受信データ復調処理４０３において、ＣＰ
Ｕ１１は、ヘッダに続いて送信されてくるデータを受信
して１ビットずつ順番に標本化し、ＲＡＭ１３内のワー
クレジスタ１３ａのＬＳＢに蓄える。このとき、サンプ
リングデータを１ビットずつ格納する度に、ワークレジ
スタ１３ａの格納部分を１ビットずつ左にシフトし、シ
リアル／パラレル変換処理を行う。また、サンプルクロ
ックを発生して受信データを復調する毎に、サンプルカ
ウントレジスタ１３ｄの値をカウントアップする。

【００３０】ステップ４０２で、所定数のサンプルクロ
ックでヘッダの検出の確認ができなかった場合、又は、
ステップ４０３の受信データ復調処理が終了した場合、
受信データ処理３０４が終了する。

【００３１】図３に戻って、受信データ処理３０４が終
了したら、サンプルカウントレジスタ１３ｄの値、即ち
タイマ値と、乱数値レジスタ１３ｅ内の乱数値Ｎとを比
較する（３０５）。タイマ値が乱数値Ｎ以上となるま
で、受信データ処理を繰り返す（３０４、３０５）。タ
イマ値が乱数値Ｎ以上となったら、乱数値Ｎによって決
められた所定回数の受信データ処理３０４を行ったこと
になり、受信処理２０４が終了する。

【００３２】上述したように、複数回の受信データ処理
３０４でカウントされた乱数カウント値、即ち、カウン
タレジスタ１３ｆの値を使用して、次回の受信処理２０
４での受信データ処理３０４のサンプリング回数を決定
する乱数値Ｎが算出されるので、受信処理２０４の処理
時間が毎回変化する。

【００３３】図２に戻って、受信処理２０４が終了する
と、表示処理２０５を開始する。ＣＰＵ１１は、ワーク
レジスタ１３ａ内の受信データが、データレジスタ１３
ｃ内にある自分が送出したデータと同じかどうかを比較
する。同一の場合には、正しいデータの受信が完了した
ことになり、ＣＰＵ１１は、受信データをワークレジス
タ１３ａから受信レジスタ１３ｂへ移動する。ＣＰＵ１
１は、受信レジスタ１３ｂの８ビットのデータを、４ビ
ットのＩＤコードに変換し、それぞれのビットが”１”
を示すときにはハイレベル信号（Ｈ）を、”０”を示す
ときにはローレベル信号（Ｌ）を、表示部６に送出す
る。表示部６は、ＣＰＵ１１から送られてきたレベル信
号に応じて、４つのＬＥＤ (Light Emitting Diodes)を
点灯及び消滅させる（２０５）。尚、正しいデータが受
信されなかったときは、受信レジスタ１３ｂの値が全て
「０」であるので、結局、表示部６への信号は全てロー
レベル信号（Ｌ）となり、表示部６のＬＥＤは、全て消
滅したままとなる。

【００３４】図６は、送信されてきたデータの受信の様
子を示す。図６の（１）は、フレーム(Frame) を示し、
（２）は、受信部５の電源をオン・オフにする受信制御
信号(Rxcont) を示す。（３）は、送受信装置１内のＣ
ＰＵ１１のサンプルクロック信号 (Sample clock) を示
し、ＣＰＵ１１がＲｘＤを取り込むタイミングを１つの
信号の立ち上がり部で示す。（４）は、受信データ(Rx
D) を示す。また、（５）は、送受信装置１のＣＰＵ１
１の処理内容(Process) を示す。

【００３５】図６において、送信処理２０３の後、受信
処理２０４のヘッダ復調処理４０１が開始される。送信
側の送受信装置３１と受信側の送受信装置３２は非同期
であるため、受信側の送受信装置３２の受信する（４）
の受信データの最初は、ノイズ信号である。このノイズ
の後にヘッダが検出される。このノイズの受信からヘッ
ダの検出までが、ヘッダ復調処理となり、この間に検出
された「１」ビットの数がカウンタレジスタ１３ｆに蓄
えられる。このヘッダの検出後、受信データ復調処理４
０３がなされ、更に、図３のステップ３０４及び３０５
で示したように、受信データ処理３０４が所定数（乱数
値Ｎで決定されるサンプリング回数）だけ繰り返され
る。尚、受信データは、予め決められたパターンのヘッ
ダ、ヘッダの直後に付加された４つのバイフェーズ信号
で示されたデータ、及びエラー回復用のＥＣの順で構成
されている。

【００３６】図７は、２つの送受信装置３１、３２でお
互いにデータを送受信する様子を示したものである。送
信及び受信の下に示された数字はそれぞれの処理回数を
示しており、送信処理２０３の処理回数は１ずつとなっ
ている。最初の送信処理２０３は、送受信装置３１、３
２で、同一のタイミングで行われているが、受信処理２
０４は、送受信装置３１では３（３＋０）回、及び送受
信装置３２では５（３＋２）回となっている。ここで、
最初の数字の「３」は、

【数１】の「基本受信数」であり、次の加算されている
数字は「乱数カウンタ値」である。

【００３７】図７に示したように、受信処理２０４の長
さが、その処理の度毎に、「乱数カウンタ値」によっ
て、ランダムに変化している。これによって、送受信装
置３１、３２の送受信のタイミングがずれ、確実にデー
タの送受信が行えるようになる。

【００３８】図８は、強制的な送信処理の一例を示して
いる。図８において、送受信装置１の状態に拘わらず、
図２で示した、ステップ２０１及びステップ２０２と同
様の処理であるＩＤコードの設定処理を行って、送信用
のＩＤコードがセットされる（８０１）。次に、入力部
３に付いている強制送信キー（図示せず）が押し下げら
れ（Ｌ）、強制送信信号が、入力部３から制御部２のＣ
ＰＵ１１に送出される（８０２）。ＣＰＵ１１は、この
強制送信信号を受信して、図２のステップ２０３と同様
の送信処理を行う。この場合、送信処理は、入力部３の
強制送信キーが押し下げられている間、送信処理を繰り
返すようにしてもよく、また、所定の回数の送信処理を
行って終了してもよい（８０３）。

【００３９】

【実施例】図９は、本発明の複数の送受信装置１による
データの送受信の一実施例を示す。図９において、デー
タの送受信の基準の送受信装置を、○で示した送受信装
置２１とする。この送受信装置２１の周りには、○及び
×で示した複数の送受信装置２２〜２９がある。これら
送受信装置２１〜２９の各送受信装置のデータの送信距
離をｒとする。送受信装置２１を基準に考えると、送受
信装置２１をその中心にして半径ｒの点線で示した円２
０の内部にある○印で示した送受信装置２２〜２５が、
送受信装置２１とのデータの送受信を行うことができ、
この円２０の外側にある送受信装置２６〜２９は、送受
信装置２１と送受信を行うことができない。

【００４０】基準とした送受信装置２１は、送受信装置
２２〜２５から送信されたデータを受信する。受信した
データのＩＤが、それぞれ自己のＩＤと同じ場合には、
そのＩＤを表示部６に表示して、データの送受信可能な
領域（円２０内）に他の送受信装置２２〜２５が存在す
ることを知らせる。同様に送受信装置２２〜２５のそれ
ぞれは、送受信装置２１の送信したＩＤを受信し、受信
したＩＤが自己のＩＤと同じ場合には、それぞれの表示
部６に送受信装置２１のＩＤを表示する。このとき、他
の送受信可能な送受信装置のＩＤも同様に表示する。

【００４１】このように、全ての送受信装置２１〜２９
は、同一のＩＤを持つ場合、相互にデータの送受信を行
っている。尚、送受信装置の製造コスト等の理由から、
全ての送受信装置２１〜２９は、同一の仕様が望まし
く、また、回路規模を小さくするために、データの送受
信においては、周波数多重ではなく時分割多重で行うの
が望ましい。

【００４２】図１０は、本発明の送受信装置１によるデ
ータの送受信の様子を示す。図１０の（１）は、データ
のフレーム(Frame) 示す。（２）は送信データ(TxD) ９
１を示し、（３）は、送信制御信号 (Txcont) を示す。
また（４）は受信データ(RxD) ９２を示し及び（５）
は、受信制御信号 (Rxcont) を示す。（６）は、送受信
装置１内の基準クロック(clk) を示す。更に、（７）
は、送信データ(Txd) ９１の概略を示す。

【００４３】図１０の（２）及び（３）において、送信
制御信号（３）がＨレベルの時に、送信部４の電源がオ
ンされ、データ９１の送信（２）が行われる。同様にし
て、（４）及び（５）において、受信制御信号がＨレベ
ルと時に、受信部５の電源がオンされ、データ９２の受
信（３）が行われている。尚、データの送信より受信の
方が多い時間を必要とするのは、送信データ９１が自己
のＩＤ１つのみであるのに対して、受信データ９２は、
複数の他の送受信装置から受信するからである。

【００４４】図１０の（３）及び（５）から明らかなよ
うに、送信制御信号と受信制御信号のＨレベルが交互に
周期的に繰り返されている。即ち、一時点では、送信部
４又は受信部５の何れか一方の電源がオンされ、他方の
電源がオフにされている。更に、図９には示していない
が、表示部６にデータを表示している場合には、双方の
電源がオフにされる。この電源操作によって、消費電力
の節約が図られる。

【００４５】図１０の（７）において、上述したよう
に、送信データ９１は、データ部分の先頭に、予め決め
られた所定の値のヘッダが付加されており、また、その
後ろにはバイフェーズ信号の「０」が付与されている。
このヘッダとバイフェーズ信号の「０」によって、受信
側で送信されたヘッダの検出が出来るようになってい
る。また、送信データの最後に訂正符号ＥＣ(Error Cor
rection Cade) が付与され、受信側で、データを受信し
た際に、データエラーが検出でき、また、そのエラーを
訂正できるようになっている。

【００４６】以上、本発明の一例を示したが、ＲＡＭ１
３を複数のレジスタの構成とせず、一般的な構成のメモ
リとし、メモリの領域を分割して、それぞれアドレス制
御によってデータの記憶や制御を行ってもよい。また、
ワークレジスタ１３ａを必ずしも設ける必要はない。更
に、内部にレジスタファイルを持つＣＰＵの場合には、
特にＲＡＭ１３を設けずに、ＣＰＵ内のレジスタファイ
ルを直接利用するようにしてもよい。

【００４７】また、図６において、一般的に、ヘッダの
検出前にノイズデータを受信する様に示しているが、ヘ
ッダの検出前にノイズデータを受信しない場合も考えら
れ、この様な場合には、カウンタレジスタ１３ｆの値
は、ヘッダ部分の「１」ビットの数となる。また、送受
信装置１は、異なるヘッダパターンを持つデータを受信
できるようにすることもでき、検出できるヘッダが複数
ある場合には、これらのヘッダ部分のみで、受信期間を
変化させることもできる。

【００４８】更に、図３から図５において、カウンタレ
ジスタ１３ｆの値の加算処理を、ヘッダが復調されるま
で、即ちノイズ信号の検出からヘッダの検出まで行って
いるが、ノイズ信号のみの値を使用するようにしてもよ
く、また、検出できるヘッダが複数ある場合には、これ
らのヘッダ部分のみでカウントされた値のみを用いても
よい。

【００４９】

【発明の効果】以上述べた通り、本発明の送受信装置に
よれば、ヘッダ復調処理で検出された「１」ビットの数
で受信処理の期間を変化させることとしたので、複数の
送受信装置間で、送信処理と受信処理のタイミングが一
致せず、小型で簡易な複数の送受信装置間で、メモリな
どの増設を行わずに、データの送受信を確実に行うこと
ができるようになった。

【図面の簡単な説明】

【図１】本発明の送受信装置の実施の一形態を示す図で
ある。

【図２】本発明の送受信装置におけるデータ送受信処理
の全体的なフローチャートである。

【図３】図２で示した受信処理のフローチャートであ
る。

【図４】図３で示した受信データ処理のフローチャート
である。

【図５】図４で示したヘッダ復調処理のフローチャート
である。

【図６】送信されてきたデータの受信の様子を示すタイ
ムチャートである。

【図７】本発明の２つの送受信装置間でのデータの送受
信の様子を示すタイムチャートである。

【図８】強制送信処理のフローチャートである。

【図９】本発明の複数の送受信装置によるデータの送受
信の一実施例を示す図である。

【図１０】本発明の送受信装置によるデータの送受信の
様子を示すタイムチャートである。

【図１１】従来の２つの送受信装置間でのデータの送受
信の様子を示すタイムチャートである。

【符号の説明】

１ 送受信装置 ２ 制御部 ３ 入力部 ４ 送信部 ５ 受信部 ６ 表示部 １１ ＣＰＵ １２ ＲＯＭ １３ ＲＡＭ １３ａ ワークレジスタ １３ｂ 受信レジスタ １３ｃ データレジスタ １３ｄ サンプルカウントレジスタ １３ｅ 乱数値レジスタ １３ｆ カウンタレジスタ ２０ 送受信半径

Claims (3)

【特許請求の範囲】
1. 【請求項１】所定の送信データを設定する設定手段と、 前記送信データに基づく送信信号を送信する送信手段
   と、 受信信号を受信する受信手段と、 前記送信手段が前記送信信号を送信するとき、前記送信
   データにヘッダを付して前記送信信号とし、前記受信手
   段が受信を開始してから前記送信信号に含まれるヘッダ
   と該ヘッダを受信する前に受信したノイズ信号を検出
   し、前記ノイズ信号に応じて前記受信手段による次回の
   受信の期間を決定する制御手段と、を備えることを特徴
   とする送受信装置。
2. 【請求項２】前記制御手段は、前記検出されたヘッダに
   応じて前記受信手段による次回の受信の期間を決定する
   ことを特徴とする請求項１記載の送受信装置。
3. 【請求項３】前記制御手段は、前記検出された前記ノイ
   ズ信号及び前記ヘッダに応じて前記受信手段による次回
   の受信の期間を決定することを特徴とする請求項１記載
   の送受信装置。