JPH1186571A - 不揮発性半導体記憶装置およびそのデータ書き込み方法 - Google Patents

不揮発性半導体記憶装置およびそのデータ書き込み方法

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JPH1186571A
JPH1186571A JP24396097A JP24396097A JPH1186571A JP H1186571 A JPH1186571 A JP H1186571A JP 24396097 A JP24396097 A JP 24396097A JP 24396097 A JP24396097 A JP 24396097A JP H1186571 A JPH1186571 A JP H1186571A
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JP
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transistor
threshold voltage
memory device
semiconductor memory
writing
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JP24396097A
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Takeshi Ogishi
毅 大岸
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Sony Corp
Original Assignee
Sony Corp
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Publication date
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    • G11C—STATIC STORES
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    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

(57)【要約】 【課題】メモリセルへの書き込み禁止動作の制御性およ
び特性を改善でき、またチャネル電圧の設定間隔を広く
することができる不揮発性半導体記憶装置およびそのデ
ータ書き込み方法を提供する。 【解決手段】ＮＡＮＤ型フラッシュＥＥＰＲＯＭにおい
て、各ストリングをビット線ＢＬに接続する選択トラン
ジスタＤＳＴ１０をしきい値可変なトランジスタで構成
し、書き込み時に書き込み対象のストリングの選択トラ
ンジスタのしきい値を低しきい値電圧化（１Ｖから０Ｖ
へ遷移させ）し、非選択ブロックにおけるストリングの
選択トランジスタＤＳＴ１０のしきい値電圧は高いしき
い値のまま（１Ｖ）に保持し、書き込み終了後、低しき
い値電圧化した選択されたストリングの選択トランジス
タのしきい値を高いしきい値電圧（１Ｖ）に戻す。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電気的に書き換え
可能な不揮発性メモリ、たとえばフラッシュＥＥＰＲＯ
Ｍ(Electrically Erasable Programmable Read Only Me
mory) 等の不揮発性半導体記憶装置およびそのデータ書
き込み方法に関するものである。
【０００２】
【従来の技術】図８は、ＮＡＮＤ型フラッシュＥＥＰＲ
ＯＭのメモリアレイ構造を示す図である。図８のＮＡＮ
Ｄ型フラッシュＥＥＰＲＯＭは、便宜上、１本のビット
線ＢＬに接続されたＮＡＮＤストリング１本に８個のメ
モリセルトランジスタＭＴ０〜ＭＴ７が接続された場合
のメモリアレイを示している。また、図８（ａ）には書
き込み時の選択されたストリングに対する書き込みバイ
アスを示し、図８（ｂ）には書き込み時の非選択ストリ
ングに対する書き込みバイアスを示している。
【０００３】メモリストリングにおいて、各メモリセル
トランジスタＭＴ０〜ＭＴ７のコントロールゲートＣＧ
がそれぞれワード線ＷＬ０〜ＷＬ７に接続されている。
メモリセルトランジスタＭＴ０のドレインはゲート電極
が選択信号供給線ＤＳＧ１に接続されたＮＭＯＳトラン
ジスタからなる選択トランジスタＤＳＴ１を介してビッ
ト線ＢＬに接続され、メモリセルトランジスタＭＴ７の
ソースはゲート電極が選択信号供給線ＳＳＧ１に接続さ
れたＮＭＯＳトランジスタからなる選択トランジスタＳ
ＳＴ１を介してソース線ＳＲＬに接続されている。
【０００４】なお、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ
の場合、一般的に、ｎ型半導体基板にセルアレイ領域用
の第１のｐウェルおよび周辺回路領域用の第２のｐウェ
ルが形成され、第１のｐウェルにはゲート絶縁膜、フロ
ーティングゲート、層間絶縁膜、およびコントロールゲ
ートを積層したメモリセルが構成され、第２のｐウェル
には周辺回路のＮＭＯＳトランジスタが形成されるとと
もに、この第２のｐウェルにＰＭＯＳトランジスタ用の
ｎウェルが形成される。
【０００５】このような構造を有するＮＡＮＤ型フラッ
シュＥＥＰＲＯＭにおいて、消去動作を行う場合には、
ｎ型基板とｐウェルにたとえば２０Ｖ程度の高電圧を印
加し、コントロールゲートに０Ｖを印加すると、フロー
ティングゲートから基板へトンネル電流が流れ、電子が
抜ける。これにより、メモリセルのしきい値電圧Ｖthが
正から負へシフトする。
【０００６】書き込み動作を行う場合、たとえば図８
（ａ）に示すように、メモリセルトランジスタＭＴ３に
データを書き込む場合には、選択ワード線ＷＬ３に２０
Ｖ、非非選択ワード線ＷＬ０〜ＷＬ２、ＷＬ４〜ＷＬ７
に中間電圧１０Ｖを印加し、選択信号供給線ＤＳＧ１に
３Ｖ、選択信号供給線ＳＳＧ１に０Ｖを印加し、ビット
線ＢＬに０〜３Ｖを印加することにより行う。これによ
り、メモリセルトランジスタＭＴ３にトンネル電流が流
れ、フローティングゲートに電子が注入される。これに
より、たとえばメモリセルのしきい値電圧Ｖthがそのま
まに保持されるか、負から正へシフトする。
【０００７】読み出し動作を行う場合には、ビット線Ｂ
Ｌに３Ｖ、ソース線ＳＲＬに０Ｖを印加し、選択された
メモリトランジスタのコントロールゲートに０Ｖを、非
選択メモリトランジスタのコントロールゲートに５Ｖを
与える。非選択メモリトランジスタは、データのいかん
にかかわらずオン状態である必要がある。このため、メ
モリセルのしきい値電圧Ｖthは所定の電圧、たとえば
３．５Ｖ以下に制御される。選択されたメモリトランジ
スタのコントロールゲートに０Ｖが印加されることによ
り、データが「１」であればしきい値電圧Ｖthが負であ
るため、オン状態（デプレッション状態）になりセル電
流が流れる。一方、データが「０」であれば、しきい値
電圧Ｖthは正であるため、オフ状態（エンハンスメント
状態）となりセル電流が流れない。このように、データ
が「１」であるか「０」であるかはビット線からソース
線に複数個のセルを通してセル電流が流れるか否かで決
まる。
【０００８】上述したように、ＥＰＲＯＭ、フラッシュ
メモリ等の半導体不揮発性記憶装置においては、１個の
メモリセルトランジスタに「０」、「１」の２つの値を
とるデータを記録する２値型のメモリセル構造が通常で
ある。ところが、最近の不揮発性半導体記憶装置の大容
量化の要望に伴い、１個のメモリセルトランジスタに少
なくとも３値以上のデータを記録する、いわゆる、多値
型の不揮発性半導体記憶装置が提案されている（たとえ
ば、「Ａ Ｍｕｌｔｉ−Ｌｅｖｅｌ ３２Ｍｂ Ｆｌａ
ｓｈ Ｍｅｍｏｒｙ」’９５ ＩＳＳＣＣ ｐ１３２〜
参照）。
【０００９】図９はＮＡＮＤ型フラッシュメモリにおい
て、１個のメモリトランジスタに２ビットからなり４値
をとるデータを記録する場合の、しきい値電圧Ｖｔｈレ
ベルとデータ内容（分布）との関係を示す図である。
【００１０】図９において、縦軸はメモリトランジスタ
のしきい値電圧Ｖｔｈを、横軸はメモリトランジスタの
しきい値分布頻度をそれぞれ表している。また、１個の
メモリトランジスタに記録するデータを構成する２ビッ
トデータの内容は、〔Ｄ２，Ｄ１〕で表され、〔Ｄ２，
Ｄ１〕＝〔１，１〕，〔１，０〕，〔０，１〕，〔０，
０〕の４状態が存在する。すなわち、データ「０」、デ
ータ「１」、データ「２」、データ「３」の４状態が存
在する。そして、しきい値電圧の分布（多値データの分
布）は４値の場合、図９に示すように、正側に３個、負
側に１個となっている。
【００１１】たとえば図１０に示すように、メモリセル
トランジスタＭＴ３にデータを書き込む場合には、選択
ワード線ＷＬ３に２０Ｖ、非選択ワード線ＷＬ０〜ＷＬ
２、ＷＬ４〜ＷＬ７に中間電圧１０Ｖを印加し、選択信
号供給線ＤＳＧ１に３Ｖ、選択信号供給線ＳＳＧ１に０
Ｖを印加し、データ「００」を書き込む場合にはビット
線ＢＬに０Ｖを印加する。データ「０１」を書き込む場
合にはビット線ＢＬに０．７Ｖを印加し、データ「０
２」を書き込む場合には１．４Ｖを印加し、データ「１
１」を書き込む場合にはビット線ＢＬに３Ｖを印加す
る。
【００１２】
【発明が解決しようとする課題】上述したように従来の
ＮＡＮＤ型フラッシュメモリでは、メモリセルへの書き
込み動作は、ビット線ＢＬに０〜３Ｖ程度の電圧、およ
び選択されたストリングの選択トランジスタＤＳＴ１の
ゲート電極に３Ｖ程度の電圧Ｖsgを加えることによって
行う。ここで、ビット線ＢＬに加える電圧は、選択トラ
ンジスタＤＳＴ１を介してメモリセルトランジスタのチ
ャネル電圧を制御し、ワード線に加えられる電圧ととも
に、メモリセルへのデータ書き込みを制御する手段とし
て重要な値となる。
【００１３】ところが、ビット線ＢＬに０〜３Ｖの電圧
を加えた場合であっても、選択されたストリングの選択
トランジスタＤＳＴ１のゲート電圧Ｖsgとそのしきい値
電圧Ｖthsgによって制限され、ビット線ＢＬの最大電圧
が（Ｖsg−Ｖthsg）よりも高い場合には、メモリセルの
チャネル電圧として制御できる範囲は０〜（Ｖsg−Ｖth
sg）Ｖに制限される。これにより、メモリセルへの書き
込み禁止動作の制御性および特性を制限するため、しき
い値電圧Ｖthsgを低くすることが望まれる。
【００１４】また、多値書き込み方式を採用したフラッ
シュメモリにおいては、誤書き込みの防止のため、書き
込みデータに応じたメモリセルのチャネル電圧は、十分
な電圧間隔をおいて設定する必要があるが、そのために
もチャネル電圧の制御範囲を広げるようにしきい値電圧
Ｖthsgを低くすることが望まれる。
【００１５】一方、上記書き込み動作などで、非選択状
態にあるストリングの選択トランジスタのゲート電極に
は、０Ｖなる電圧Ｖsgを加え、ビット線ＢＬに加えられ
た〜３Ｖの電圧により非選択ストリングを介したリーク
電流が流れることを防止する必要がある。すなわち、非
選択ストリングのリーク電流を防止するには、選択トラ
ンジスタのしきい値電圧Ｖthsgを高くすることが望まれ
る。
【００１６】上記のように、ストリングの選択トランジ
スタのしきい値電圧の設定においては、いくつかの特性
を両立させるための相反する条件を満たす必要があり、
全体的には低い特性しか実現できないという不利益があ
る。
【００１７】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、メモリセルへの書き込み禁止動
作の制御性および特性を改善でき、またチャネル電圧の
設定間隔を広くすることができる不揮発性半導体記憶装
置およびそのデータ書き込み方法を提供することにあ
る。
【００１８】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、接続されたワード線およびビット線への
印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化
し、その変化に応じてしきい値電圧が変化するメモリセ
ルトランジスタを有し、上記ビット線の電位に応じたデ
ータの書き込みを行う不揮発性半導体記憶装置であっ
て、上記メモリセルトランジスタと上記ビット線との間
に接続され、ゲート電極への選択信号の入力レベルに応
じてしきい値電圧が可変な選択トランジスタを有する。
【００１９】また、本発明は、接続されたワード線およ
びビット線への印加電圧に応じて電荷蓄積部に蓄積され
た電荷量が変化し、その変化に応じてしきい値電圧が変
化するメモリセルトランジスタを有し、消去動作を行っ
た後に上記ビット線の電位に応じたデータの書き込みを
行う不揮発性半導体記憶装置であって、上記メモリセル
トランジスタと上記ビット線との間に接続され、ゲート
電極への選択信号の入力レベルに応じてしきい値電圧が
可変な選択トランジスタと、上記書き込み前消去動作時
に、上記選択トランジスタのしきい値電圧を低く設定し
て書き込みを行い、書き込み終了したならば上記選択ト
ランジスタのしきい値電圧を書き込み時の設定しきい値
電圧より高く設定する手段とを有する。
【００２０】また、本発明は、接続されたワード線およ
びビット線への印加電圧に応じて電荷蓄積部に蓄積され
た電荷量が変化し、その変化に応じてしきい値電圧が変
化するメモリトランジスタを有し、読み出し時には、し
きい値電圧に応じて設定されるワード線電圧と蓄積電荷
量に基づくデータをビット線に出力するＮＡＮＤ構造の
不揮発性半導体記憶装置であって、上記メモリセルトラ
ンジスタと上記ビット線との間に接続され、ゲート電極
への選択信号の入力レベルに応じてしきい値電圧が可変
な選択トランジスタを有する。
【００２１】また、本発明は、接続されたワード線およ
びビット線への印加電圧に応じて電荷蓄積部に蓄積され
た電荷量が変化し、その変化に応じてしきい値電圧が変
化するメモリトランジスタを有し、上記メモリトランジ
スタのしきい値電圧に応じて１個のメモリトランジスタ
に３値以上の多値データを記録し、読み出し時には、し
きい値電圧に応じて設定されるワード線電圧と蓄積電荷
量に基づくデータをビット線に出力するＮＡＮＤ構造の
不揮発性半導体記憶装置であって、上記メモリセルトラ
ンジスタと上記ビット線との間に接続され、ゲート電極
への選択信号の入力レベルに応じてしきい値電圧が可変
な選択トランジスタを有する。
【００２２】また、本発明では、書き込み動作を行う際
に、上記選択トランジスタのしきい値電圧を低く設定す
る手段を有する。また、本発明では、書き込み動作終了
後、上記選択トランジスタのしきい値電圧を書き込み時
の設定しきい値電圧より高く設定する手段を有する。
【００２３】また、本発明では、上記選択トランジスタ
は、上記メモリセルトランジスタと構造が等価なトラン
ジスタにより構成されている。
【００２４】また、本発明は、接続されたワード線およ
びビット線への印加電圧に応じて電荷蓄積部に蓄積され
た電荷量が変化し、その変化に応じてしきい値電圧が変
化するメモリセルトランジスタを有し、消去動作を行っ
た後に上記ビット線の電位に応じたデータの書き込みを
しきい値電圧可変な選択トランジスタを介して行う不揮
発性半導体記憶装置のデータ書き込み方法であって、書
き込み前消去動作時に、上記選択トランジスタのしきい
値電圧を低く設定し、選択トランジスタのしきい値電圧
が低い状態でデータの書き込みを行い、書き込み終了
後、上記選択トランジスタのしきい値電圧を書き込み時
の設定しきい値電圧より高く設定する。
【００２５】本発明によれば、たとえば所定のメモリセ
ルトランジスタに書き込みを行う場合に、そのメモリセ
ルトランジスタが接続された選択トランジスタのしきい
値電圧が低く設定される。そして、この選択トランジス
タのしきい値電圧が低い状態でデータの書き込みが行わ
れる。書き込みが終了すると、選択トランジスタのしき
い値電圧が書き込み時の設定しきい値電圧より高く設定
される。すなわち、書き込み動作（書き込み前消去動
作）開始前のしきい値電圧に戻される。なお、選択され
ていないメモリセルトランジスタが接続されている選択
トランジスタのしきい値電圧は、高い値のままに保持さ
れ、リーク電流の発生が防止される。
【００２６】
【発明の実施の形態】図１は、本発明に係る不揮発性半
導体記憶装置が適用されるフラッシュメモリのシステム
構成図である。このフラッシュメモリは、メモリアレイ
ＭＡ、ロー回路(Row Circuit) ＲＣ、カラム回路(Colum
n Circuit)ＣＣ、およびウェル電圧制御回路ＷＶＣによ
り構成されている。
【００２７】メモリセルアレイＭＡは、ｎ本のワード線
ＷＬとｍ本のビット線ＢＬで結線された、ｎ×ｍ個のセ
ル（図示せず）を有し、ＮＡＮＤ型メモリストリングに
対応したワード線毎のｋブロックＢＬＫ１〜ＢＬＫｋを
有している。各ワード線ＷＬおよびビット線ＢＬは、セ
ルへのデータ書き込み／読み出し／消去を制御するロー
回路ＲＣおよびカラム回路ＣＣに接続され、所望のアド
レスのセルへのアクセスが制御される。
【００２８】図２は、本発明に係るフラッシュメモリの
メモリセルアレイ構造を示す図である。図２は、便宜
上、１本のビット線ＢＬに接続されたＮＡＮＤストリン
グ１本に８個のメモリセルトランジスタＭＴ１０〜ＭＴ
１７が接続された場合のＮＡＮＤ型フラッシュメモリア
レイを示している。
【００２９】メモリストリングＭＳＴＲにおいては、た
とえばフローティングゲートでの電荷の蓄積、放出によ
りデータの書き込み・消去が可能なｎ型のメモリセルト
ランジスタＭＴ１０〜ＭＴ１７が直列に接続され、各メ
モリセルトランジスタＭＴ１０〜ＭＴ１７のコントロー
ルゲートＣＧがそれぞれワード線ＷＬ１０〜ＷＬ１７に
接続されている。メモリセルトランジスタＭＴ１０のド
レインはゲート電極が選択信号供給線ＤＳＧ１０に接続
された選択トランジスタＤＳＴ１０を介してビット線Ｂ
Ｌに接続され、メモリセルトランジスタＭＴ１７のソー
スはゲート電極が選択信号供給線ＳＳＧ１０に接続され
たＮＭＯＳトランジスタからなる選択トランジスタＳＳ
Ｔ１０を介してソース線ＳＲＬに接続されている。
【００３０】そして、本実施形態に係るメモリストリン
グＭＳＴＲにおける選択トランジスタＤＳＴ１０は、し
きい値Ｖths10 が可変なトランジスタ、たとえばメモリ
セルトランジスタと同様なスタックゲート型のトランジ
スタにより構成されている。選択トランジスタＤＳＴ１
０のしきい値電圧ths10 は、たとえば０Ｖ〜１Ｖ程度の
値に可変とすることができ、後述するように、動作（特
に書き込み動作）に応じて必要なしきい値をとるよう
に、選択信号供給線ＤＳＧ１０への印加電圧が制御され
る。
【００３１】そして、メモリストリングＭＳＴＲの各メ
モリセルトランジスタＭＴ１０〜ＭＴ１７、選択トラン
ジスタＤＳＴ１０，ＳＳＴ１０はｐウェルに形成されて
おり、このｐウェルがウェル電圧制御回路ＷＶＣに接続
されている。また、選択信号供給線ＤＳＧ１０は駆動電
圧ＶＤＳＧの供給ライン（図示せず）に接続され、選択
信号供給線ＳＳＧ１０は駆動電圧ＶＳＳＧの供給ライン
（図示せず）に接続されいる。なお、選択信号供給線Ｄ
ＳＧ１０、ＳＳＧ１０は、たとえば図示しない高耐圧Ｎ
ＭＯＳトランジスタを介して駆動電圧ＶＤＳＧ，ＶＳＳ
Ｇの供給ラインに接続さる。
【００３２】次に、上記構成による消去動作を伴う書き
込み動作について、図３、図４、図５および図６に関連
付けて説明する。ここでは、書き込み動作は図２におけ
るメモリセルトランジスタＭＴ１３に対して行う場合を
例に説明する。なお、図３は書き込み動作を説明するた
めのフローチャート、図４は書き込み前の消去動作時の
選択ストリングと非選択ストリングのバイアス条件を示
す図、図５は書き込み時の選択ストリングと非選択スト
リングのバイアス条件を示す図、図６は書き込み動作後
に選択トランジスタのしきい値電圧を高しきい値化する
場合の選択ストリングと非選択ストリングのバイアス条
件を示す図である。
【００３３】まず、データの書き込み動作に先立って、
書き込み対象の選択ブロックに対する消去動作および選
択ストリングの選択トランジスタのしきい値電圧Ｖths1
0 の低しきい値電圧化が行われる（Ｓ１，Ｓ２）。具体
的には、ウェル電圧制御回路ＷＶＣによりｎ型基板とｐ
ウェルにたとえば２０Ｖ程度の高電圧が印加される。そ
して、図４（ａ）に示すように、ロー回路ＲＣにより選
択されたストリングのメモリセルトランジスタＭＴ１０
〜ＷＬ１７のコントロールゲートが接続されたワード線
ＷＬ１０〜ＷＬ１７に０Ｖが印加されるとともに、選択
トランジスタＤＳＴ１０のゲート電極（コントロールゲ
ートに相当）が接続された選択信号供給線ＤＳＧ１０に
０Ｖ、ソース線ＳＲＬ側の選択トランジスタＳＳＴ１０
のゲート電極が接続された選択信号供給線ＳＳＧ１０に
２０Ｖが印加される。このとき、カラム回路ＣＣ等によ
りビット線ＢＬおよびソース線ＳＲＬはフローティング
状態に保持される。これにより、メモリセルトランジス
タＭＴ１０〜ＷＬ１７のフローティングゲートから基板
へトンネル電流が流れ、電子が抜ける。すなわち、デー
タが消去され、メモリセルのしきい値電圧Ｖthが正から
負へシフトする。また、このとき、ビット線ＢＬ側の選
択トランジスタＤＳＴ１０のしきい値電圧Ｖths10 が１
Ｖから０Ｖに遷移する。すなわち低しきい値電圧化され
る。
【００３４】また、この消去動作時には、非選択ストリ
ングに対しては、図４（ｂ）に示すように、メモリセル
トランジスタＭＴ１０〜ＷＬ１７のコントロールゲート
が接続されたワード線ＷＬ１０〜ＷＬ１７、選択トラン
ジスタＤＳＴ１０，ＳＳＴ１０のゲート電極が接続され
た選択信号供給線ＤＳＧ１０，ＳＳＧ１０に２０Ｖが印
加される。これにより、非選択ストリングのデータの消
去が抑止されるとともに、ビット線ＢＬ側の選択トラン
ジスタＤＳＴ１０のしきい値電圧Ｖths10 が１Ｖのまま
に保持される。すなわち低しきい値電圧化が抑止され
る。
【００３５】以上の消去動作が終了すると、書き込み動
作が行われる（Ｓ３，Ｓ４）。具体的には、たとえば図
５（ａ）に示すように、メモリセルトランジスタＭＴ１
３にデータを書き込む場合には、選択ワード線ＷＬ１３
に２０Ｖ、非選択ワード線ＷＬ１０〜ＷＬ１２、ＷＬ１
４〜ＷＬ１７に中間電圧１０Ｖが印加され、選択信号供
給線ＤＳＧ１に３Ｖ、選択信号供給線ＳＳＧ１に０Ｖが
印加され、ビット線ＢＬに書き込みデータに応じて０Ｖ
または３Ｖが印加される。このとき、ソース線ＳＲＬは
接地レベル（０Ｖ）に保持され、ウェル電圧制御回路２
０によりｐウェル１２に対して０Ｖが印加され、基板も
０Ｖに保持される。これにより、メモリセルトランジス
タＭＴ１３に所望のデータが書き込まれ、他のメモリセ
ルトランジスタＭＴ１０〜ＭＴ１２，ＭＴ１４〜ＭＴ１
７への書き込みは行われない。これにより、たとえばメ
モリセルのしきい値電圧Ｖthがそのままに保持される
か、負から正へシフトする。
【００３６】また、この書き込み動作時には、非選択ス
トリングに対しては、図５（ｂ）に示すように、メモリ
セルトランジスタＭＴ１０〜ＷＬ１７のコントロールゲ
ートが接続されたワード線ＷＬ０〜ＷＬ７、選択トラン
ジスタＤＳＴ１０，ＳＳＴ１０のゲート電極が接続され
た選択信号供給線ＤＳＧ１０，ＳＳＧ１０に０Ｖが印加
される。そして、カラム回路ＣＣ等によりビット線ＢＬ
およびソース線ＳＲＬに０Ｖが印加される。したがっ
て、ビット線ＢＬ側の選択トランジスタＤＳＴ１０のし
きい値電圧Ｖths10 が１Ｖのままに保持されることか
ら、非選択ストリングを介するリーク電流の発生が防止
される。一方、選択ストリングのチャネル電圧は、選択
トランジスタＤＳＴ１０のしきい値電圧Ｖths10 が０Ｖ
となっていることから、０〜３Ｖの範囲で制御可能であ
り、メモリセルへの書き込み禁止動作の制御性および特
性改善が可能である。
【００３７】書き込み動作が終了すると、低しきい値電
圧化されている、選択ストリングのビット線ＢＬ側の選
択トランジスタＤＳＴ１０のしきい値電圧Ｖths10 を０
Ｖから１Ｖに戻す高しきい値電圧化が行われる（Ｓ
５）。具体的には、図６（ａ）に示すように、ワード線
ＷＬ０〜ＷＬ７に０Ｖが印加されるとともに、選択トラ
ンジスタＤＳＴ１０のゲート電極（コントロールゲート
に相当）が接続された選択信号供給線ＤＳＧ１０に２０
Ｖ、ソース線ＳＲＬ側の選択トランジスタＳＳＴ１０の
ゲート電極が接続された選択信号供給線ＳＳＧ１０に０
Ｖが印加される。このとき、カラム回路ＣＣ等によりビ
ット線ＢＬおよびソース線ＳＲＬは０Ｖに保持される。
これにより、ビット線ＢＬ側の選択トランジスタＤＳＴ
１０のしきい値電圧Ｖths10 が０Ｖから１Ｖに遷移す
る。
【００３８】このとき、非選択ストリングに対しては、
図６（ｂ）に示すように、メモリセルトランジスタＭＴ
１０〜ＷＬ１７のコントロールゲートが接続されたワー
ド線ＷＬ０〜ＷＬ７、選択トランジスタＤＳＴ１０，Ｓ
ＳＴ１０のゲート電極が接続された選択信号供給線ＤＳ
Ｇ１０，ＳＳＧ１０に０Ｖが印加される。また、カラム
回路ＣＣ等によりビット線ＢＬおよびソース線ＳＲＬに
０Ｖが印加される。
【００３９】そして、ビット線ＢＬ側の選択トランジス
タＤＳＴ１０のしきい値電圧Ｖths10 を０Ｖから１Ｖに
戻すことにより、書き込み動作が終了する（Ｓ６）。
【００４０】以上のように、本実施形態によれば、ＮＡ
ＮＤ型フラッシュＥＥＰＲＯＭにおいて、各ストリング
をビット線ＢＬに接続する選択トランジスタＤＳＴ１０
をしきい値可変なトランジスタで構成し、書き込み時に
書き込み対象のストリングの選択トランジスタのしきい
値を低しきい値電圧化（１Ｖから０Ｖへ遷移させ）し、
非選択ブロックにおけるストリングの選択トランジスタ
ＤＳＴ１０のしきい値電圧は高いしきい値のまま（１
Ｖ）に保持し、書き込み終了後、低しきい値電圧化した
選択されたストリングの選択トランジスタのしきい値を
高いしきい値電圧（１Ｖ）に戻すようにしたので、非選
択ストリングを介するリーク電流の発生を防止でき、ま
た、選択ストリングのチャネル電圧は、選択トランジス
タＤＳＴ１０のしきい値電圧Ｖths10 が０Ｖとなってい
ることから、０〜３Ｖの範囲で制御可能であり、メモリ
セルへの書き込み禁止動作の制御性および特性改善が可
能となるという利点がある。
【００４１】なお、上述の説明では、２値のデータを記
憶するメモリセルトランジスタを例に説明したが、１個
のメモリセルトランジスタに少なくとも３値以上のデー
タを記録する、いわゆる、多値型の不揮発性半導体記憶
装置にも本発明が適用できることはいうまでもない。
【００４２】たとえば図７に示すように、メモリセルト
ランジスタＭＴ１３にデータを書き込む場合には、選択
ワード線ＷＬ１３に２０Ｖ、非選択ワード線ＷＬ１０〜
ＷＬ１２、ＷＬ１４〜ＷＬ１７に中間電圧１０Ｖが印加
され、しきい値電圧が１Ｖが０Ｖに低電圧化された選択
トランジスタＤＳＴ１０のゲート電極が接続された選択
信号供給線ＤＳＧ１に３Ｖ、選択信号供給線ＳＳＧ１に
０Ｖが印加され、データ「００」を書き込む場合にはビ
ット線ＢＬに０Ｖを印加される。データ「０１」を書き
込む場合にはビット線ＢＬに１Ｖ（従来は０．７Ｖ）が
印加され、データ「０２」を書き込む場合には２Ｖ（従
来は１．４Ｖ）が印加され、データ「１１」を書き込む
場合にはビット線ＢＬに３Ｖが印加される。
【００４３】このように、選択トランジスタＤＳＴ１０
をしきい値可変なトランジスタで構成した多値書き込み
方式を採用したフラッシュメモリにおいては、書き込み
データに応じたメモリセルのチャネル電圧を十分な電圧
間隔をおいて設定することができ、誤書き込みを防止で
きる利点がある。
【００４４】なお、上述した実施形態では、ＮＡＮＤ型
ストリングを例に説明したが、本発明が選択トランジス
タを介してビット線ＢＬとメモリストリングとのデータ
の授受を行う他のフラッシュＥＥＰＲＯＭ、たとえばＤ
ＩＮＯＲ型、ＡＮＤ型等のフラッシュＥＥＰＲＯＭに適
用できることはいうまでもない。
【００４５】
【発明の効果】以上説明したように、本発明によれば、
非選択ストリングを介するリーク電流の発生を防止で
き、また、選択ストリングのチャネル電圧は、選択トラ
ンジスタのしきい値電圧が低電圧に制御されていること
から、広い範囲で制御可能であり、メモリセルへの書き
込み禁止動作の制御性および特性改善が可能となるとい
う利点がある。
【００４６】また、多値書き込み方式を採用したフラッ
シュメモリにおいては、書き込みデータに応じたメモリ
セルのチャネル電圧を十分な電圧間隔をおいて設定する
ことができ、誤書き込みを防止できる利点がある。
【図面の簡単な説明】
【図１】本発明に係るフラッシュメモリのシステム構成
を示すブロック図である。
【図２】本発明に係るＮＡＮＤ型フラッシュメモリのメ
モリセルアレイ構造を示す図である。
【図３】本発明に係るＮＡＮＤ型フラッシュメモリの書
き込み動作を説明するためのフローチャートである。
【図４】本発明に係るＮＡＮＤ型フラッシュメモリにお
ける書き込み前の消去動作時の選択ストリングと非選択
ストリングのバイアス条件を示す図である。
【図５】本発明に係るＮＡＮＤ型フラッシュメモリにお
ける書き込み時の選択ストリングと非選択ストリングの
バイアス条件を示す図である。
【図６】本発明に係るＮＡＮＤ型フラッシュメモリにお
ける書き込み動作後に選択トランジスタのしきい値電圧
を高しきい値化する場合の選択ストリングと非選択スト
リングのバイアス条件を示す図である。
【図７】本発明に係る多値書き込み方式を採用したフラ
ッシュメモリにおける書き込み動作を説明するための図
である。
【図８】ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリア
レイ構造を示す図である。
【図９】本発明に係るＮＡＮＤフラッシュメモリにおい
て、１個のメモリトランジスタに２ビットからなり４値
をとるデータを記録する場合の、しきい値電圧Ｖｔｈレ
ベルとデータの分布との関係を示す図である。
【図１０】従来の多値書き込み方式を採用したフラッシ
ュメモリにおける書き込み動作を説明するための図であ
る。
【符号の説明】 ＭＴ１０〜ＭＴ１７…メモリセルトランジスタ、ＤＳＴ
１０，ＳＳＴ１０…選択トランジスタ、ＷＬ０〜ＷＬ７
…ワード線、ＢＬ…ビット線、ＤＳＧ１０，ＳＳＧ１０
…選択信号供給線、ＲＣ…ロー回路、ＣＣ…カラム回
路、ＷＶＣ…ウェル電圧制御回路。

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 接続されたワード線およびビット線への
    印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化
    し、その変化に応じてしきい値電圧が変化するメモリセ
    ルトランジスタを有し、上記ビット線の電位に応じたデ
    ータの書き込みを行う不揮発性半導体記憶装置であっ
    て、 上記メモリセルトランジスタと上記ビット線との間に接
    続され、ゲート電極への選択信号の入力レベルに応じて
    しきい値電圧が可変な選択トランジスタを有する不揮発
    性半導体記憶装置。
  2. 【請求項２】 書き込み動作を行う際に、上記選択トラ
    ンジスタのしきい値電圧を低く設定する手段を有する請
    求項１記載の不揮発性半導体記憶装置。
  3. 【請求項３】 書き込み動作終了後、上記選択トランジ
    スタのしきい値電圧を書き込み時の設定しきい値電圧よ
    り高く設定する手段を有する請求項１記載の不揮発性半
    導体記憶装置。
  4. 【請求項４】 上記書き込み動作終了後、上記選択トラ
    ンジスタのしきい値電圧を上記書き込み時の設定しきい
    値電圧より高く設定する手段を有する請求項２記載の不
    揮発性半導体記憶装置。
  5. 【請求項５】 上記選択トランジスタは、上記メモリセ
    ルトランジスタと構造が等価なトランジスタにより構成
    されている請求項１記載の不揮発性半導体記憶装置。
  6. 【請求項６】 上記選択トランジスタは、上記メモリセ
    ルトランジスタと構造が等価なトランジスタにより構成
    されている請求項２記載の不揮発性半導体記憶装置。
  7. 【請求項７】 接続されたワード線およびビット線への
    印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化
    し、その変化に応じてしきい値電圧が変化するメモリセ
    ルトランジスタを有し、消去動作を行った後に上記ビッ
    ト線の電位に応じたデータの書き込みを行う不揮発性半
    導体記憶装置であって、 上記メモリセルトランジスタと上記ビット線との間に接
    続され、ゲート電極への選択信号の入力レベルに応じて
    しきい値電圧が可変な選択トランジスタと、 上記書き込み前消去動作時に、上記選択トランジスタの
    しきい値電圧を低く設定して書き込みを行い、書き込み
    終了したならば上記選択トランジスタのしきい値電圧を
    書き込み時の設定しきい値電圧より高く設定する手段と
    を有する不揮発性半導体記憶装置。
  8. 【請求項８】 上記選択トランジスタは、上記メモリセ
    ルトランジスタと構造が等価なトランジスタにより構成
    されている請求項７記載の不揮発性半導体記憶装置。
  9. 【請求項９】 接続されたワード線およびビット線への
    印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化
    し、その変化に応じてしきい値電圧が変化するメモリト
    ランジスタを有し、読み出し時には、しきい値電圧に応
    じて設定されるワード線電圧と蓄積電荷量に基づくデー
    タをビット線に出力するＮＡＮＤ構造の不揮発性半導体
    記憶装置であって、 上記メモリセルトランジスタと上記ビット線との間に接
    続され、ゲート電極への選択信号の入力レベルに応じて
    しきい値電圧が可変な選択トランジスタを有する不揮発
    性半導体記憶装置。
  10. 【請求項１０】 書き込み動作を行う際に、上記選択ト
    ランジスタのしきい値電圧を低く設定する手段を有する
    請求項９記載の不揮発性半導体記憶装置。
  11. 【請求項１１】 書き込み動作終了後、上記選択トラン
    ジスタのしきい値電圧を書き込み時の設定しきい値電圧
    より高く設定する手段を有する請求項９記載の不揮発性
    半導体記憶装置。
  12. 【請求項１２】 上記書き込み動作終了後、上記選択ト
    ランジスタのしきい値電圧を上記書き込み時の設定しき
    い値電圧より高く設定する手段を有する請求項１０記載
    の不揮発性半導体記憶装置。
  13. 【請求項１３】 上記選択トランジスタは、上記メモリ
    セルトランジスタと構造が等価なトランジスタにより構
    成されている請求項９記載の不揮発性半導体記憶装置。
  14. 【請求項１４】 上記選択トランジスタは、上記メモリ
    セルトランジスタと構造が等価なトランジスタにより構
    成されている請求項１０記載の不揮発性半導体記憶装
    置。
  15. 【請求項１５】 接続されたワード線およびビット線へ
    の印加電圧に応じて電荷蓄積部に蓄積された電荷量が変
    化し、その変化に応じてしきい値電圧が変化するメモリ
    トランジスタを有し、上記メモリトランジスタのしきい
    値電圧に応じて１個のメモリトランジスタに３値以上の
    多値データを記録し、読み出し時には、しきい値電圧に
    応じて設定されるワード線電圧と蓄積電荷量に基づくデ
    ータをビット線に出力するＮＡＮＤ構造の不揮発性半導
    体記憶装置であって、 上記メモリセルトランジスタと上記ビット線との間に接
    続され、ゲート電極への選択信号の入力レベルに応じて
    しきい値電圧が可変な選択トランジスタを有する不揮発
    性半導体記憶装置。
  16. 【請求項１６】 書き込み動作を行う際に、上記選択ト
    ランジスタのしきい値電圧を低く設定する手段を有する
    請求項１５記載の不揮発性半導体記憶装置。
  17. 【請求項１７】 書き込み動作終了後、上記選択トラン
    ジスタのしきい値電圧を書き込み時の設定しきい値電圧
    より高く設定する手段を有する請求項１５記載の不揮発
    性半導体記憶装置。
  18. 【請求項１８】 上記書き込み動作終了後、上記選択ト
    ランジスタのしきい値電圧を上記書き込み時の設定しき
    い値電圧より高く設定する手段を有する請求項１６記載
    の不揮発性半導体記憶装置。
  19. 【請求項１９】 上記選択トランジスタは、上記メモリ
    セルトランジスタと構造が等価なトランジスタにより構
    成されている請求項１５記載の不揮発性半導体記憶装
    置。
  20. 【請求項２０】 上記選択トランジスタは、上記メモリ
    セルトランジスタと構造が等価なトランジスタにより構
    成されている請求項１６記載の不揮発性半導体記憶装
    置。
  21. 【請求項２１】 接続されたワード線およびビット線へ
    の印加電圧に応じて電荷蓄積部に蓄積された電荷量が変
    化し、その変化に応じてしきい値電圧が変化するメモリ
    セルトランジスタを有し、消去動作を行った後に上記ビ
    ット線の電位に応じたデータの書き込みをしきい値電圧
    可変な選択トランジスタを介して行う不揮発性半導体記
    憶装置のデータ書き込み方法であって、 書き込み前消去動作時に、上記選択トランジスタのしき
    い値電圧を低く設定し、 選択トランジスタのしきい値電圧が低い状態でデータの
    書き込みを行い、 書き込み終了後、上記選択トランジスタのしきい値電圧
    を書き込み時の設定しきい値電圧より高く設定する不揮
    発性半導体記憶装置のデータ書き込み方法。
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100331563B1 (ko) * 1999-12-10 2002-04-06 윤종용 낸드형 플래쉬 메모리소자 및 그 구동방법
KR100536536B1 (ko) * 2001-03-06 2005-12-16 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치
WO2006059374A1 (ja) * 2004-11-30 2006-06-08 Spansion Llc 半導体装置および半導体装置の制御方法
WO2006059375A1 (ja) * 2004-11-30 2006-06-08 Spansion Llc 半導体装置および半導体装置の制御方法
US7079437B2 (en) 2002-09-30 2006-07-18 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having configuration of NAND strings with dummy memory cells adjacent to select transistors
JP2008091011A (ja) * 2006-09-29 2008-04-17 Hynix Semiconductor Inc フラッシュメモリ素子とそのプログラム方法
JP2009026458A (ja) * 2008-10-20 2009-02-05 Toshiba Corp 半導体記憶装置
WO2009089197A1 (en) * 2008-01-10 2009-07-16 Spansion Llc Non-volatile memory device and methods of using it
JP2011028845A (ja) * 2010-11-08 2011-02-10 Spansion Llc 半導体装置および半導体装置の制御方法
JP2011198435A (ja) * 2010-03-23 2011-10-06 Toshiba Corp 不揮発性半導体記憶装置
US9589640B2 (en) 2015-01-09 2017-03-07 Samsung Electronics Co., Ltd. Data storage device including nonvolatile memory device and operating method thereof
US10593691B2 (en) 2017-12-25 2020-03-17 Toshiba Memory Corporation Three-dimensional non-volatile memory device with cut off time control

Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100331563B1 (ko) * 1999-12-10 2002-04-06 윤종용 낸드형 플래쉬 메모리소자 및 그 구동방법
KR100536536B1 (ko) * 2001-03-06 2005-12-16 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치
US7692969B2 (en) 2002-09-30 2010-04-06 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device including plural memory cells and a dummy cell coupled to an end of a memory cell
US8879326B2 (en) 2002-09-30 2014-11-04 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device including plural memory cells and a dummy cell coupled to an end of a memory cell
US8482984B2 (en) 2002-09-30 2013-07-09 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device including plural memory cells and a dummy cell coupled to an end of a memory cell
US7079437B2 (en) 2002-09-30 2006-07-18 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having configuration of NAND strings with dummy memory cells adjacent to select transistors
US8274834B2 (en) 2002-09-30 2012-09-25 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device including plural memory cells and a dummy cell coupled to an end of a memory cell
US7263000B2 (en) 2002-09-30 2007-08-28 Kabushiki Kaisha Toshiba NAND type memory with dummy cells adjacent to select transistors being biased at different voltage during data erase
US7898867B2 (en) 2002-09-30 2011-03-01 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device including plural memory cells and a dummy cell coupled to an end of a memory cell
JP4672673B2 (ja) * 2004-11-30 2011-04-20 スパンション エルエルシー 半導体装置および半導体装置の制御方法
GB2434676A (en) * 2004-11-30 2007-08-01 Spansion Llc Semiconductor device and semiconductor device control method
JPWO2006059375A1 (ja) * 2004-11-30 2008-06-05 スパンション エルエルシー 半導体装置および半導体装置の制御方法
WO2006059374A1 (ja) * 2004-11-30 2006-06-08 Spansion Llc 半導体装置および半導体装置の制御方法
WO2006059375A1 (ja) * 2004-11-30 2006-06-08 Spansion Llc 半導体装置および半導体装置の制御方法
GB2434676B (en) * 2004-11-30 2009-11-18 Spansion Llc Semiconductor device and method of controlling said semiconductor device
US7251161B2 (en) 2004-11-30 2007-07-31 Spansion Llc Semiconductor device and method of controlling said semiconductor device
JP4698605B2 (ja) * 2004-11-30 2011-06-08 スパンション エルエルシー 半導体装置および半導体装置の制御方法
US7286398B2 (en) 2004-11-30 2007-10-23 Spansion Llc Semiconductor device and method of controlling said semiconductor device
JPWO2006059374A1 (ja) * 2004-11-30 2008-06-05 スパンション エルエルシー 半導体装置および半導体装置の制御方法
JP2008091011A (ja) * 2006-09-29 2008-04-17 Hynix Semiconductor Inc フラッシュメモリ素子とそのプログラム方法
WO2009089197A1 (en) * 2008-01-10 2009-07-16 Spansion Llc Non-volatile memory device and methods of using it
JP2009026458A (ja) * 2008-10-20 2009-02-05 Toshiba Corp 半導体記憶装置
JP2011198435A (ja) * 2010-03-23 2011-10-06 Toshiba Corp 不揮発性半導体記憶装置
JP2011028845A (ja) * 2010-11-08 2011-02-10 Spansion Llc 半導体装置および半導体装置の制御方法
US9589640B2 (en) 2015-01-09 2017-03-07 Samsung Electronics Co., Ltd. Data storage device including nonvolatile memory device and operating method thereof
US10593691B2 (en) 2017-12-25 2020-03-17 Toshiba Memory Corporation Three-dimensional non-volatile memory device with cut off time control

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