JPH1187268A - 半導体装置、半導体装置の製造方法、および半導体装置の製造装置 - Google Patents

半導体装置、半導体装置の製造方法、および半導体装置の製造装置

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JPH1187268A
JPH1187268A JP24385897A JP24385897A JPH1187268A JP H1187268 A JPH1187268 A JP H1187268A JP 24385897 A JP24385897 A JP 24385897A JP 24385897 A JP24385897 A JP 24385897A JP H1187268 A JPH1187268 A JP H1187268A
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JP
Japan
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tungsten film
semiconductor substrate
wiring layer
semiconductor device
tungsten
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JP24385897A
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English (en)
Inventor
Takashi Harada
剛史 原田
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Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
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Publication date
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Abstract

(57)【要約】 【課題】選択的タングステン気相成長によりスルーホー
ルを埋め込む場合、配線層間の接触抵抗を実用上十分に
低くできる半導体装置、半導体装置の製造方法、および
半導体装置の製造装置を提供する。 【解決手段】半導体基板１０１上にアルミニウム合金膜
を用いて下部配線層１０２を形成する。次に、下部配線
層１０２上に層間絶縁膜１０３を堆積し、スルーホール
１０４を形成する。次に、選択的タングステン気相成長
により、下部配線層１０２のスルーホール１０４露出部
に第１タングステン膜１０５を成長させる。この際、半
導体基板１０１の温度を２００〜２６０℃とする。次
に、選択的タングステン気相成長により、第１タングス
テン膜１０５上に第２タングステン膜１０７を成長さ
せ、スルーホール１０４を埋め込む。この際、半導体基
板１０１の温度を２８０〜３４０℃とする。最後に、上
部配線層１０８を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置、半導
体装置の製造方法、および半導体装置の製造装置に関す
る。
【０００２】
【従来の技術】半導体装置の高集積化に伴って配線層が
多層（mutilevel）化し、また、配線層間を接続するス
ルーホールのアスペクト比は増大している。そのため、
高アスペクト比のスルーホールを確実に埋め込む技術の
必要性が高まっている。また、製造原価の低減という観
点から、配線工程の単純化が求められている。以上のよ
うな要求に答える技術として、選択的タングステン気相
成長がある。
【０００３】図１１（ｄ）に選択的タングステン気相成
長を用いて製造した半導体装置の腰部断面図を示す。図
１１（ｄ）の半導体装置は、半導体基板１と、半導体基
板１上に形成された下部配線層２と、下部配線層２上に
位置するスルーホール４を有する層間絶縁膜３と、スル
ーホール４内に埋め込まれたタングステン膜５と、タン
グステン膜５を介して下部配線層に電気的に接続されて
いる上部配線層７とを備えている。
【０００４】次に、図１１（ａ）〜（ｄ）を参照しなが
ら、上記半導体装置の製造方法を簡単に説明する。
【０００５】まず、図１１（ａ）に示すように半導体基
板１上に下部配線層２を形成する。次に、図１１（ｂ）
に示すように半導体基板１および下部配線層２上に層間
絶縁膜３を堆積し、下部配線層２上の所定の位置にスル
ーホール４を形成する。次に、図１１（ｃ）に示すよう
に、六フッ化タングステンとシランを用いた選択的タン
グステン気相成長により、下部配線層２のうちスルーホ
ール４を介して露出する部分の上に選択的にタングステ
ン膜５を成長させる。最後に、図１１（ｄ）に示すよう
に上部配線層７を形成する。
【０００６】
【発明が解決しようとする課題】選択的タングステン気
相成長によりスルーホール４の埋め込みを行なう場合、
配線層（２および７）間の接触抵抗（以後スルーホール
抵抗と記す）は、事実上、下部配線層２とタングステン
膜５の界面の抵抗、およびタングステン膜５の比抵抗に
より決まる。上述の従来技術には、スルーホール抵抗が
高く、半導体装置の動作速度の向上を妨げるという大き
な問題がある。
【０００７】本発明の主要な目的は、選択的タングステ
ン気相成長を用いた場合でも、スルーホール抵抗を実用
上十分に低下させた半導体装置を提供することにある。
また、本発明の他の目的は、そのような半導体装置の製
造方法および半導体装置の製造装置を提供することにあ
る。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、前記半導体基板上に金属膜または金属合
金膜を用いて形成された下部配線層と、前記下部配線層
上に位置するスルーホールを有して前記下部配線層上に
形成された層間絶縁膜と、前記スルーホール中に埋め込
まれたシリコン原子を含むタングステン膜と、前記タン
グステン膜上に形成された上部配線層とを備えた半導体
装置であって、前記下部配線層中において前記タングス
テン膜と接する部分のフッ素原子濃度は５．０×１０20
個／ｃｍ3以下であり、しかも、前記タングステン膜は
シリコン原子濃度が２．０ａｔ％以下となる部分を有し
ている。
【０００９】本発明の半導体装置の製造方法は、金属膜
または金属合金膜を用いて半導体基板上に下部配線層を
形成する工程と、前記下部配線層上に層間絶縁膜を堆積
する工程と、前記下部配線層に達するスルーホールを前
記層間絶縁膜中に形成する工程と、前記下部配線層のう
ち前記スルーホールを介して露出する部分の上のみに選
択的に第１タングステン膜を成長させる工程と、前記第
１タングステン膜の上のみに選択的に第２タングステン
膜を成長させる工程と、前記第２タングステン膜上に上
部配線層を形成する工程とを包含し、しかも前記第１タ
ングステン膜を成長させる工程における前記半導体基板
の温度と、前記第２タングステン膜を成長させる工程に
おける前記半導体基板の温度とが異なる。
【００１０】前記第１タングステン膜を成長させる工程
における半導体基板の温度を２００℃以上２６０℃以下
とすることが好ましい。
【００１１】前記第２タングステン膜を成長させる工程
における半導体基板の温度を２８０℃以上３４０℃以下
とすることが好ましい。
【００１２】本発明の半導体装置の製造装置は、気相成
長チャンバを備えた半導体装置の製造装置であって、前
記気相成長チャンバは、半導体基板を保持および加熱す
る機能を有するサセプタと、前記半導体基板を加熱する
機能を有する、前記サセプタ以外の加熱器と、前記サセ
プタ上の前記半導体基板を六フッ化タングステンを含む
混合ガスに暴露する機構とを有する。
【００１３】前記半導体基板を六フッ化タングステンを
含む混合ガスに暴露する際に、前記半導体基板の温度が
２００℃以上２６０℃以下となるように制御された後、
前記半導体基板の温度が２８０℃以上３４０℃以下とな
るように制御されることが好ましい。
【００１４】前記半導体基板の温度が２８０℃以上３４
０℃以下となるように制御されるとき、少なくとも前記
加熱器が用いられることが好ましい。
【００１５】本発明の他の半導体装置の製造装置は、半
導体基板を保持および加熱する機能を有する第１サセプ
タと、前記第１サセプタ上に置かれた前記半導体基板を
六フッ化タングステンを含む混合ガスに暴露する第１機
構とを有する第１気相成長チャンバと、前記半導体基板
を保持および加熱する機能を有する第２サセプタと、前
記第２サセプタ上に置かれた前記半導体基板を六フッ化
タングステンを含む混合ガスに暴露する第２機構とを有
する第２気相成長チャンバとを備えた半導体装置の製造
装置であって、動作時において、前記第１気相成長チャ
ンバ内の前記サセプタの温度と前記第２気相成長チャン
バ内の前記サセプタの温度とが異なる。
【００１６】前記半導体基板を六フッ化タングステンを
含む混合ガスに暴露する際に、前記第１気相成長チャン
バ内の前記半導体基板の温度が２００℃以上２６０℃以
下となるように制御される構成とすることが好ましい。
【００１７】前記半導体基板を六フッ化タングステンを
含む混合ガスに暴露する際に、前記第２気相成長チャン
バ内の前記半導体基板の温度が２８０℃以上３４０℃以
下となるように制御される構成とすることが好ましい。
本発明の他の半導体装置は、半導体基板と、前記半導体
基板上に金属膜または金属合金膜を用いて形成された下
部配線層と、前記下部配線層上に位置するスルーホール
を有して前記下部配線層上に形成された層間絶縁膜と、
前記スルーホール中に埋め込まれたシリコン原子を含む
タングステン膜と、前記タングステン膜上に形成された
上部配線層とを備えた半導体装置であって、前記タング
ステン膜は、前記下部配線に接する第１タングステン膜
と、前記第１タングステン膜上に設けられた第２タング
ステン膜とを含んでおり、前記第２タングステン膜のシ
リコン濃度は前記第１タングステン膜のシリコン濃度よ
りも小さいことを特徴とする。
【００１８】前記第１タングステン膜は、前記第２タン
グステン膜の成長温度よりも低い温度で成長させられた
ものであることが好ましい。
【００１９】前記第１タングステン膜の厚さは、前記第
２タングステン膜の厚さよりも小さいことが好ましい。
【００２０】
【発明の実施の形態】前述した従来の方法により半導体
装置を製造すると、下部配線層とタングステン膜の界面
に厚さ１０ｎｍ程度の中間層が生成する。この中間層
は、アルミニウムに六フッ化タングステンの構成元素で
あるフッ素が拡散することによって生成したものであ
る。この層の比抵抗はアルミニウムやタングステンの比
抵抗と比較して著しく高く、下部配線層とタングステン
膜の界面の抵抗を増大させる。下部配線層とタングステ
ン膜の界面の抵抗は、選択的タングステン気相成長の際
の半導体基板の温度が高くなるほど上昇する。これは、
中間層中のフッ素原子濃度が増大するためである。
【００２１】また、六フッ化タングステンとシランを用
いた選択的タングステン気相成長により堆積したタング
ステン膜中にはシリコン原子が多く含有される。このシ
リコン原子は、膜中を運動する電子を散乱し、結果とし
てタングステン膜の比抵抗の増大をもたらす。タングス
テン膜の比抵抗は、選択的タングステン気相成長の際の
半導体基板の温度が低くなるほど上昇する。これは、タ
ングステン膜中のシリコン原子濃度が増大するためであ
る。
【００２２】本発明では、タングステン膜の選択成長に
際して、下部配線層に接触する下部と接触しない上部と
でタングステン膜の成長条件を変化させることにより、
中間層のフッ素原子濃度を低く抑えながら、タングステ
ン膜中のシリコン原子濃度の増加を抑えた半導体装置を
提供する。具体的には、下部配線層に接触する底部のタ
ングステン膜を形成する時には、シリコン原子濃度の増
加は気にすることなくフッ素の拡散が生じにくい条件で
第１タングステン膜の成長を行う。次に、ある程度の厚
さに第１タングステン膜を成長させた後、今度はシリコ
ン原子濃度が低く抑えられる条件で第２タングステン膜
の成長を行う。この第２タングステン膜の成長時は、そ
の下にすでに第１タングステン膜が存在するため、フッ
素原子の拡散を気にすることなく、シリコン原子濃度を
低下させる最適な条件でタングステン膜の成長行うこと
ができる。
【００２３】後に詳しく説明するように、フッ素の拡散
を抑える成長条件と、シリコン原子濃度を低く抑える成
長条件とは両立しない。このため、従来のように一つの
条件（たとえば基板温度を一定にする条件で）でタング
ステン成長膜の形成を行うと、中間層の抵抗またはタン
グステン膜自体の抵抗のいずれか一方が高くなるため、
本発明の半導体装置が示すような低いスルーホール抵抗
は得られない。本発明は、この点に着目してなされたも
のであり、２段階にわけてタングステン膜の成長を行う
ことに大きな特徴を有している。
【００２４】以下、添付図面を参照しながら本発明の実
施形態を説明する。
【００２５】（第１の実施形態）図１（ａ）から（ｅ）
を参照する。
【００２６】図１（ｅ）に示される半導体装置は、半導
体基板１０１と、半導体基板１０１上に形成された下部
配線層１０２と、下部配線層１０２上に位置するスルー
ホール１０４を有する層間絶縁膜１０３と、スルーホー
ル１０４内に埋め込まれた第１タングステン膜１０５
と、スルーホール１０４内にあって第１タングステン膜
１０５上に設けられた第２タングステン膜１０７と、第
２タングステン膜１０７上に形成された上部配線層１０
８とを備えている。
【００２７】下部配線層１０２と第１タングステン膜１
０５の界面には中間層１０６が形成されているが、本実
施形態においては、中間層１０６中のフッ素原子濃度は
５．０×１０20個／ｃｍ3以下となるように調整されて
いる。
【００２８】また、第２タングステン膜１０７中のシリ
コン原子濃度は２．０ａｔ％以下となるように調整され
ている。
【００２９】このような構成とすることにより、従来の
技術と比較してスルーホール抵抗を低下させることが可
能となる。その理由は以下の通りである。
【００３０】中間層１０６中のフッ素原子濃度が５．０
×１０20個／ｃｍ3以下の場合には、下部配線層１０２
と第１タングステン膜１０５の界面の抵抗は十分に小さ
く、スルーホール抵抗は概ねスルーホール１０４に埋め
込まれる第２タングステン膜１０７の比抵抗により決ま
る。第２タングステン膜１０７の比抵抗は、膜中のシリ
コン原子濃度を２．０ａｔ％以下としているために、従
来の技術におけるタングステン膜５の比抵抗と比較して
低下する。この比抵抗の低下に相当する分だけスルーホ
ール抵抗を低下させることができる。
【００３１】次に、この半導体装置の製造方法を説明す
る。
【００３２】まず、図１（ａ）に示すように、半導体基
板１０１上に下部配線層１０２を形成する。下部配線層
１０２の形成は、アルミニウム合金膜をスパッタリング
法により半導体基板１０１上の全面に堆積させた後、リ
ソグラフィー法およびドライエッチング法により所定の
形状に加工することにより行なう。本実施形態では、下
部配線層１０２の厚さを５００ｎｍとしている。また、
アルミニウム合金膜の組成はアルミニウムが９９．５ｗ
ｔ％、銅が０．５ｗｔ％である。
【００３３】次に、図１（ｂ）に示すように、プラズマ
励起方式の気相成長法により層間絶縁膜１０３を堆積し
た後、リソグラフィー法およびドライエッチング法によ
り下部配線層１０２上の所定の位置にスルーホール１０
４を形成する。本実施形態では、下部配線層１０２上の
層間絶縁膜１０３の厚さ、すなわちスルーホール１０４
の深さを１０００ｎｍとしている。
【００３４】次に、六フッ化タングステンとシランを用
いた選択的タングステン気相成長により、図１（ｃ）に
示すように、下部配線層１０２のうちスルーホール１０
４を介して露出している部分の上に選択的に第１タング
ステン膜１０５を成長させる。第１タングステン膜１０
５の成長時には、半導体基板１０１の温度を２２０℃、
六フッ化タングステンの分圧を０．３５Ｐａ、シランの
分圧を０．２５Ｐａとしている。また、形成する第１タ
ングステン１０５の厚さは、スルーホールの深さよりも
充分に小さくなるようにする。本実施形態では、第１タ
ングステン膜１０５の厚さを１００ｎｍとしている。第
１タングステン膜１０５の成長とともに、下部配線層１
０２と第１タングステン膜１０５の界面に厚さ約１０ｎ
ｍの中間層１０６が形成されるが、上記のような成長条
件の場合には中間層１０６中のフッ素原子濃度は約２．
０×１０20個／ｃｍ3に抑えられる。この第１タングス
テン膜１０５の厚さは約３０ｎｍ以上に設定することが
好ましい。その理由は、第１タングステン膜１０５を３
０ｎｍを下回る厚さになるように薄く成長させた場合、
第１タングステン膜１０５が連続した層に成長しておら
ず、第２タングステン膜１０７成長時において、六フッ
化タングステンの拡散を充分に阻止することができない
からである。また、第１タングステン膜１０５の厚さの
上限は、スルーホール抵抗を如何に小さく抑えるかに依
存して決定されるが、第２タングステン膜１０７の厚さ
よりも薄く設定することが好ましい。比抵抗の相対的に
低い第２タングステン膜１０７を用いてスルーホール内
を半分以上埋め込むことが、抵抗低減の観点から好まし
いからである。
【００３５】次に、図１（ｄ）に示すように、六フッ化
タングステンとシランを用いた選択的タングステン気相
成長により、第１タングステン膜１０５の上に選択的に
第２タングステン膜１０７を成長させる。第２タングス
テン膜１０７の成長時には、半導体基板１０１の温度を
３００℃、六フッ化タングステンの分圧を０．３５Ｐ
ａ、シランの分圧を０．２５Ｐａとしている。また、本
実施形態では、第２タングステン膜１０７の厚さを９０
０ｎｍとしている。これによりスルーホール１０４は完
全に埋め込まれる。第２タングステン膜１０７中にはシ
リコン原子が含まれるが、上記のような成長条件の場合
にはシリコン原子濃度は約１ａｔ％となる。
【００３６】最後に、図１（ｅ）に示すように、第２タ
ングステン膜１０７上に上部配線層１０８を形成する。
上部配線層１０８の形成は、下部配線層１０２と同様の
方法で行なうことができる。本実施形態では、上部配線
層１０８の厚さおよびアルミニウム合金の組成を下部配
線層１０２と同一としている。
【００３７】このような方法により半導体装置を製造す
ると、下部配線層１０２と第１タングステン膜１０５の
界面に形成される中間層１０６中のフッ素原子濃度は約
２．０×１０20個／ｃｍ3となり、かつ、第２タングス
テン膜１０７中のシリコン原子濃度は約１ａｔ％となる
ので、スルーホール抵抗を従来の技術と比較して低下さ
せることができる。
【００３８】図２に第１の実施形態における半導体装置
の製造装置の構成を示す。図２の装置は、導入チャンバ
１０９と、中間チャンバ１１０と、気相成長チャンバ１
１１とを備えている。導入チャンバ１０９と中間チャン
バ１１０の中間にはバルブ１１２が設置され、中間チャ
ンバ１１０と気相成長チャンバ１１１の中間にはバルブ
１１３が設置されている。
【００３９】図３に気相成長チャンバ１１１の構成を示
す。図３のチャンバ１１１は、六フッ化タングステン導
入口１１６とシラン導入口１１７と排気口１１８を有し
ており、その内部には半導体基板（ウェハ）を保持する
サセプタ１１４が設けられている。サセプタ１１４の内
部には抵抗加熱機構１１５が設置されており、サセプタ
１１４を介して半導体基板を加熱することができる。ま
た、抵抗加熱機構１１５以外の加熱器として、ランプ加
熱機構１１９が設けられている。
【００４０】この半導体装置の製造装置の動作は以下の
通りである。
【００４１】まず、導入チャンバ１０９を大気解放し、
図１（ｂ）までの工程が終了した半導体基板１０１を導
入チャンバ１０９内に導入した後に、導入チャンバ１０
９内部の大気を排気する。導入チャンバ１０９の排気は
ロータリーポンプとルーツブロワーポンプを直列に接続
したものによって行なう。導入チャンバ１０９内部の圧
力が１．０×１０-1Ｐａ以下になるまで排気を継続す
る。
【００４２】導入チャンバ１０９の内部の圧力が１．０
×１０-1Ｐａに到達したら、バルブ１１２を通じて半導
体基板１０１を中間チャンバ１１０に搬送する。中間チ
ャンバ１１０の内部ははターボ分子ポンプによって排気
されており、１．０×１０-3Ｐａ程度の圧力に維持され
ている。続いて、バルブ１１３を通じて半導体基板１０
１を気相成長チャンバ１１１に搬送する。気相成長チャ
ンバ１１１の内部は排気口１１８を通じてターボ分子ポ
ンプにより排気されており、そのベース圧力は１．０×
１０-5Ｐａ程度である。
【００４３】気相成長チャンバ１１１に搬送された半導
体基板１０１は、図３に示すサセプタ１１４の上に保持
される。サセプタ１１４は抵抗加熱機構１１５により２
４０℃に加熱されている。サセプタ１１４上の半導体基
板１０１は接触による熱移動により加熱され、やがて定
常温度である２２０℃に達する。サセプタ１１４の加熱
温度は、半導体基板１０１の定常温度が所望の値となる
ように設定する。本実施形態では、サセプタ１１４の温
度と半導体基板１０１の定常温度との間の差異は２０℃
程度である。
【００４４】半導体基板１０１が定常温度に到達した
ら、六フッ化タングステン導入口１１６から六フッ化タ
ングステンを、シラン導入口１１７からシランを導入す
る。この際、六フッ化タングステンの分圧が０．３５Ｐ
ａ、シランの分圧が０．２５Ｐａとなるよう、六フッ化
タングステン導入口１１６からの六フッ化タングステン
の導入量、シラン導入口１１７からのシラン導入量、お
よび排気口１１８からの排気速度を調節する。導入を開
始してから３０秒後に六フッ化タングステンおよびシラ
ンの導入を停止する。以上の動作により、下部配線層１
０２のスルーホール１０４露出部のみに選択的に厚さ１
００ｎｍの第１タングステン膜１０５が成長する（図１
（ｃ）参照）。これとともに、下部配線層１０２と第１
タングステン膜１０５の界面には中間層１０６が形成さ
れるが、中間層１０６中のフッ素原子濃度は約２．０×
１０20個／ｃｍ3となる。
【００４５】次に、ランプ加熱機構１１９を動作させる
ことによって半導体基板１０１の温度を３００℃に上昇
させる。この状態で再度、六フッ化タングステン導入口
１１６から六フッ化タングステンを、シラン導入口１１
７からシランを導入し、六フッ化タングステンの分圧を
０．３５Ｐａ、シランの分圧を０．２５Ｐａとする。導
入を開始してから１８０秒後に六フッ化タングステンお
よびシランの導入を停止する。以上の動作により、第１
タングステン膜１０５上に厚さ９００ｎｍの第２タング
ステン膜１０７が成長する。第２タングステン膜１０７
中にはシリコンが含まれるが、膜中のシリコン原子濃度
は約１ａｔ％となる。
【００４６】最後に、バルブ１１３、中間チャンバ１１
０、バルブ１１２を経由して半導体基板１０１を導入チ
ャンバ１０９に搬送し、導入チャンバ１０９を大気解放
した後に装置外に排出して、動作を終了する。
【００４７】このような装置により半導体装置を製造す
ると、下部配線層１０２と第１タングステン膜１０５に
界面に形成される中間層１０６中のフッ素原子濃度は約
２．０×１０20個／ｃｍ3となり、かつ、第２タングス
テン膜１０７中のシリコン原子濃度は約１ａｔ％とする
ことができるので、スルーホール抵抗を従来の技術と比
較して低下させることができる。
【００４８】本実施形態および従来技術について、スル
ーホール抵抗のスルーホール直径依存性を比較した結果
を図４に示す。図４から明らかなように、本実施形態の
場合、従来の技術と比較してスルーホール抵抗が４割程
度低下している。
【００４９】ここで、第１タングステン膜１０５成長の
際の半導体基板１０１の温度（以後Ｔ１と記す）の設定
方法について説明する。図５にＴ１とスルーホール抵抗
および中間層１０６中のフッ素原子濃度との関係を示
す。図５から明らかなように、Ｔ１が２６０℃を超える
とスルーホール抵抗は著しく上昇する。これは、中間層
１０６中のフッ素原子濃度が増大するためである。一
方、Ｔ１を２００℃以下としてもスルーホール抵抗は上
昇する。これは、第１タングステン膜１０５の成長が不
均一となり、下部配線層１０２のスルーホール１０４露
出部が第１タングステン膜１０５によって十分に被覆さ
れなくなるためである。以上のことから、Ｔ１は２００
℃以上２６０℃以下の温度領域に設定するのが望まし
い。このとき、中間層１０６中のフッ素原子濃度は５．
０×１０20個／ｃｍ3以下となる。
【００５０】続いて、第２タングステン膜１０７成長の
際の半導体基板１０１の温度（以後Ｔ２と記す）の設定
方法について説明する。図６にＴ２とスルーホール抵抗
および第２タングステン膜１０７中のシリコン原子濃度
との関係を示す。図６から明らかなように、Ｔ２が高く
なるほどスルーホール抵抗は低下する。スルーホール抵
抗の低下は、Ｔ２が２８０℃以下の領域で顕著であり、
Ｔ２が２８０℃を超えると飽和傾向を示す。一方、Ｔ２
を３４０℃以上とすると、層間絶縁膜１０３上にもタン
グステン膜が成長するようになる。層間絶縁膜１０３上
に成長したタングステン膜は、上部配線層１０８間のシ
ョートなどの不良を引き起こす。以上のことから、Ｔ２
は２８０℃以上３４０℃以下の温度領域の設定するのが
望ましい。このとき、第２タングステン膜１０７中のシ
リコン原子濃度は２．０ａｔ％以下となる。
【００５１】（第２の実施形態）次に、本発明の第２の
実施形態を説明する。
【００５２】図７に第２の実施形態における半導体装置
の製造装置の構成を示す。図７の装置は、導入チャンバ
１２０と、中間チャンバ１２１と、第１気相成長チャン
バ１２３と、第２気相成長チャンバ１２４とを備えてい
る。導入チャンバ１２０と中間チャンバ１２１の間には
バルブ１２２が設置され、中間チャンバ１２１と第１気
相成長チャンバ１２３との中間にはバルブ１２５が設置
され、中間チャンバ１２１と第２気相成長チャンバ１２
４との間にはバルブ１２６が設置されている。
【００５３】図８に第１気相成長チャンバ１２３の構成
を示す。図８の第１気相成長チャンバ１２３は、六フッ
化タングステン導入口１２９とシラン導入口１３０と排
気口１３１とを有しており、その内部には半導体基板
（ウェハ）１０１を保持するサセプタ１２７が設けられ
ている。サセプタ１２７の内部には抵抗加熱機構１２８
が設置されており、サセプタ１２７を介して半導体基板
１０１を加熱することができる。
【００５４】また、図９に第２気相成長チャンバ１２４
の構成を示す。図９の第２気相成長チャンバ１２４は、
六フッ化タングステン導入口１３４とシラン導入口１３
５と排気口１３６とを有しており、その内部には半導体
基板（ウェハ）１０１を保持するサセプタ１３２が設け
られている。サセプタ１３２の内部には抵抗加熱機構１
３３が設置されており、サセプタ１３２を介して半導体
基板１０１を加熱することができる。このチャンバ１２
４は、図３のチャンバ１２３の構成と同一の構成を有し
ている。
【００５５】本実施形態が第１の実施形態と異なるの
は、第１タングステン膜１０５の成長と第２タングステ
ン膜１０７の成長をそれぞれ別のチャンバで行なってい
るという点である。この半導体装置の製造装置の動作は
以下の通りである。
【００５６】まず、導入チャンバ１２０から半導体基板
１０１を導入し、バルブ１２２、中間チャンバ１２１、
バルブ１２５を経由して第１気相成長チャンバ１２３に
搬送する。第１気相成長チャンバ１２３に搬層された半
導体基板１０１は、抵抗加熱機構１２８により２４０℃
に加熱されたサセプタ１２７上に保持される。半導体基
板１０１の温度が定常温度である２２０℃に到達した
ら、六フッ化タングステン導入口１２９から六フッ化タ
ングステンを、シラン導入口１３０からシランを３０秒
間導入する。続いて、バルブ１２５、中間チャンバ１２
１、バルブ１２６を経由して半導体基板１０１を第２気
相成長チャンバ１２４に搬送する。第２気相成長チャン
バ１２４に搬層された半導体基板１０１は、抵抗加熱機
構１３３により３２０℃に加熱されたサセプタ１３２上
に保持される。この場合半導体基板１０１の定常温度は
３００℃となる。半導体基板１０１の温度が定常温度に
到達したら、六フッ化タングステン導入口１３４から六
フッ化タングステンを、シラン導入口１３５からシラン
を１８０秒間導入する。最後に、バルブ１２６、中間チ
ャンバ１２１、バルブ１２２を経由して半導体基板１０
１を導入チャンバ１２０に搬送し、導入チャンバ１２０
を大気解放した後に装置外に排出して、動作を終了す
る。このような装置により半導体装置を製造すると、第
２タングステン膜１０７成長の際、半導体基板１０１全
面において良好な温度均一性が得られるために、第１の
実施形態の場合と比較してスルーホール抵抗のばらつき
を低下させることができる。
【００５７】本実施形態および第１の実施形態につい
て、スルーホール抵抗のばらつきのスルーホール直径依
存性を比較した結果を図１０に示す。図１０から明らか
なように、本実施形態の場合、第１の実施形態と比較し
て、スルーホール抵抗のばらつきが約１／２となってい
る。
【００５８】以上の実施形態では、多層配線の例として
２層配線の場合を取り上げてきたが、本発明は３層以上
の多層配線にも容易に適用可能である。また、以上の実
施形態では例として配線層の形成にアルミニウム合金膜
を用いる場合を取り上げてきたが、本発明はこれに限ら
れるものではなく、六フッ化タングステンとの反応によ
りその表面にフッ化物を生成する金属膜または金属合金
膜であれば同様に適用可能である。そのような膜の例と
しては銅膜および銅合金膜などが挙げられる。また、第
１の実施形態の場合には気相成長チャンバが１つの場合
について、第２の実施形態の場合には第１気相成長チャ
ンバと第２気相チャンバがそれぞれ１つの場合について
説明を行なったが、これらのチャンバを複数使用した形
態も当然存在する。その他、本発明の趣旨を逸脱しない
範囲で種々の形態に変形して実施することが可能であ
る。
【００５９】なお、本願明細書で用いる「半導体基板」
の用語は、シリコンや化合物半導体から形成された基板
のみならず、絶縁基板上に半導体領域が設けられた基板
をも広く含むものと定義する。本願発明は半導体領域を
用いて形成した半導体素子を相互接続するための多層配
線構造の改良に係わるため、半導体素子や配線を支持す
るための基板の性質には特に制限されるものでない。そ
の観点から、「半導体装置」の用語も、広く半導体素子
を含む装置、たとえば絶縁基板上に形成された薄膜トラ
ンジスタや、それらを含むフラットパネルディスプレイ
等の装置をもカバーするものとする。
【００６０】
【発明の効果】以上のように、請求項１の半導体装置に
よれば、下部配線層とタングステン膜の界面の抵抗は十
分に小さく、また、タングステン膜の比抵抗は従来の技
術と比較して低下する。従って、従来の技術と比較して
スルーホール抵抗を低下した半導体装置が提供され、動
作速度向上を期待できる。
【００６１】また、請求項２の半導体装置の製造方法に
よれば、第１タングステン膜を成長させる工程における
半導体基板の温度と第２タングステン膜を成長させる工
程における半導体基板の温度と別々に設定できるため、
下部配線層とタングステン膜の界面の抵抗を小さくする
とともに、スルーホールを埋め込むタングステン膜の比
抵抗を低下させることができるようになる。
【００６２】請求項３の半導体装置の製造方法によれ
ば、請求項２の半導体装置の製造方法において、第１タ
ングステン膜を成長させる工程における半導体基板の温
度が最適化される。
【００６３】請求項４の半導体装置の製造方法によれ
ば、請求項２の半導体装置の製造方法において、第２タ
ングステン膜を成長させる工程における半導体基板の温
度が最適化される。
【００６４】請求項５の半導体装置の製造装置によれ
ば、第１タングステン膜を成長させる工程と、第２タン
グステン膜を成長させる工程とにおいて、それぞれに最
適な温度で六フッ化タングステンを含む混合ガスに暴露
することができる。そのため、下部配線層とタングステ
ン膜の界面の抵抗を十分に小さく、また、タングステン
膜の比抵抗を従来の技術と比較して低下させることが容
易に行える。
【００６５】請求項６および７の半導体装置の製造装置
によれば、請求項５の半導体装置の製造装置において、
半導体基板を六フッ化タングステンを含む混合ガスに暴
露する際の半導体基板の温度を最適化できる。
【００６６】請求項８の半導体装置の製造装置によれ
ば、第１タングステン膜を成長させる工程と、第２タン
グステン膜を成長させる工程とにおいて、それぞれ最適
な温度で六フッ化タングステンを含む混合ガスに暴露す
ることができる。そのため、下部配線層とタングステン
膜の界面の抵抗を十分に小さく、また、タングステン膜
の比抵抗を従来の技術と比較して低下させることができ
る。また、温度の制御が安定して行えるので、スルーホ
ール抵抗のばらつきも低下させることができる。
【００６７】請求項９および１０の半導体装置の製造装
置によれば、請求項８の半導体装置の製造装置におい
て、半導体基板を六フッ化タングステンを含む混合ガス
に暴露する際の半導体基板の温度を最適化される。
【００６８】請求項１１から１３の半導体装置によれ
ば、シリコン濃度が低く、従って比抵抗も低いタングス
テン膜が直接に下部配線に接触しておらず、相対的にシ
リコン濃度の高いタングステン膜が下部配線に接触して
いる。この結果、タングステン膜成長に際して生じる中
間層の抵抗増加を抑制しながら、タングステン膜の比抵
抗を全体として低く抑え、スルーホール抵抗の低い半導
体装置を提供することができる。
【図面の簡単な説明】
【図１】（ａ）から（ｅ）は、本発明における半導体装
置および半導体装置の製造方法の説明する工程断面図。
【図２】本発明の第１の実施形態における半導体装置の
製造装置の構成図。
【図３】本発明の第１の実施形態における半導体装置の
製造装置の気相成長チャンバの構成図。
【図４】本発明と従来技術とで、スルーホール抵抗のス
ルーホール直径依存性を比較して示すグラフ。
【図５】本発明について、第１タングステン膜成長の際
の半導体基板の温度と、スルーホール抵抗および中間層
中のフッ素原子濃度との関係を示すグラフ。
【図６】本発明について、第２タングステン膜成長の際
の半導体基板の温度と、スルーホール抵抗および第２タ
ングステン膜中のシリコン原子濃度との関係を示すグラ
フ。
【図７】本発明の第２の実施形態における半導体装置の
製造装置の構成図。
【図８】本発明の第２の実施形態における半導体装置の
製造装置の第１気相成長チャンバの構成図。
【図９】本発明の第２の実施形態における半導体装置の
製造装置の第２気相成長チャンバの構成図。
【図１０】本発明の第１の実施形態と第２の実施形態と
で、スルーホール抵抗のばらつきのスルーホール直径依
存性を比較して示すグラフ。
【図１１】（ａ）から（ｄ）は、従来技術における半導
体装置および半導体装置の製造方法を説明するための工
程断面図。
【符号の説明】
１ 半導体基板 ２ 下部配線層 ３ 層間絶縁膜 ４ スルーホール ５ タングステン膜 ６ 中間層 ７ 上部配線層 １０１ 半導体基板 １０２ 下部配線層 １０３ 層間絶縁膜 １０４ スルーホール １０５ 第１タングステン膜 １０６ 中間層 １０７ 第２タングステン膜 １０８ 上部配線層 １０９ 導入チャンバ １１０ 中間チャンバ １１１ 気相成長チャンバ １１２ バルブ １１３ バルブ １１４ サセプタ １１５ 抵抗加熱機構 １１６ 六フッ化タングステン導入口 １１７ シラン導入口 １１８ 排気口 １１９ ランプ加熱機構 １２０ 導入チャンバ １２１ 中間チャンバ １２２ バルブ １２３ 第１気相成長チャンバ １２４ 第２気相成長チャンバ １２５ バルブ １２６ バルブ １２７ サセプタ １２８ 抵抗加熱機構 １２９ 六フッ化タングステン導入口 １３０ シラン導入口 １３１ 排気口 １３２ サセプタ １３３ 抵抗加熱機構 １３４ 六フッ化タングステン導入口 １３５ シラン導入口 １３６ 排気口

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、前記半導体基板上に金属
    膜または金属合金膜を用いて形成された下部配線層と、
    前記下部配線層上に位置するスルーホールを有して前記
    下部配線層上に形成された層間絶縁膜と、前記スルーホ
    ール中に埋め込まれたシリコン原子を含むタングステン
    膜と、前記タングステン膜上に形成された上部配線層と
    を備えた半導体装置であって、 前記下部配線層中において前記タングステン膜と接する
    部分のフッ素原子濃度が５．０×１０20個／ｃｍ3以下
    であり、 前記タングステン膜はシリコン原子濃度が２．０ａｔ％
    以下となる部分を有していることを特徴とする半導体装
    置。
  2. 【請求項２】 金属膜または金属合金膜を用いて半導体
    基板上に下部配線層を形成する工程と、 前記下部配線層上に層間絶縁膜を堆積する工程と、 前記下部配線層に達するスルーホールを前記層間絶縁膜
    中に形成する工程と、 前記下部配線層のうち前記スルーホールを介して露出す
    る部分の上のみに選択的に第１タングステン膜を成長さ
    せる工程と、 前記第１タングステン膜の上のみに選択的に第２タング
    ステン膜を成長させる工程と、 前記第２タングステン膜上に上部配線層を形成する工程
    とを包含し、しかも、 前記第１タングステン膜を成長させる工程における前記
    半導体基板の温度と、前記第２タングステン膜を成長さ
    せる工程における前記半導体基板の温度とが異なること
    を特徴とする半導体装置の製造方法。
  3. 【請求項３】 前記第１タングステン膜を成長させる工
    程における半導体基板の温度を２００℃以上２６０℃以
    下とすることを特徴とする請求項２記載の半導体装置の
    製造方法。
  4. 【請求項４】 前記第２タングステン膜を成長させる工
    程における半導体基板の温度を２８０℃以上３４０℃以
    下とすることを特徴とする請求項２または３記載の半導
    体装置の製造方法。
  5. 【請求項５】 気相成長チャンバを備えた半導体装置の
    製造装置であって、 前記気相成長チャンバは、 半導体基板を保持および加熱する機能を有するサセプタ
    と、 前記半導体基板を加熱する機能を有する、前記サセプタ
    以外の加熱器と、 前記サセプタ上の前記半導体基板を六フッ化タングステ
    ンを含む混合ガスに暴露する機構と、を有することを特
    徴とする半導体装置の製造装置。
  6. 【請求項６】 動作時において、前記半導体基板を六フ
    ッ化タングステンを含む混合ガスに暴露する際に、前記
    半導体基板の温度が２００℃以上２６０℃以下となるよ
    うに制御された後、前記半導体基板の温度が２８０℃以
    上３４０℃以下となるように制御されることを特徴とす
    る請求項５記載の半導体装置の製造装置。
  7. 【請求項７】 前記半導体基板の温度が２８０℃以上３
    ４０℃以下となるように制御されるとき、少なくとも前
    記加熱器が用いられることを特徴とする請求項５または
    ６記載の半導体装置の製造装置。
  8. 【請求項８】 半導体基板を保持および加熱する機能を
    有する第１サセプタと、前記第１サセプタ上に置かれた
    前記半導体基板を六フッ化タングステンを含む混合ガス
    に暴露する第１機構とを有する第１気相成長チャンバ
    と、 前記半導体基板を保持および加熱する機能を有する第２
    サセプタと、前記第２サセプタ上に置かれた前記半導体
    基板を六フッ化タングステンを含む混合ガスに暴露する
    第２機構とを有する第２気相成長チャンバと、 を備えた半導体装置の製造装置であって、 動作時において、前記第１気相成長チャンバ内の前記サ
    セプタの温度と前記第２気相成長チャンバ内の前記サセ
    プタの温度とが異なることを特徴とする半導体装置の製
    造装置。
  9. 【請求項９】 前記半導体基板を六フッ化タングステン
    を含む混合ガスに暴露する際に、前記第１気相成長チャ
    ンバ内の前記半導体基板の温度が２００℃以上２６０℃
    以下となるように制御されることを特徴とする請求項８
    記載の半導体装置の製造装置。
  10. 【請求項１０】 前記半導体基板を六フッ化タングステ
    ンを含む混合ガスに暴露する際に、前記第２気相成長チ
    ャンバ内の前記半導体基板の温度が２８０℃以上３４０
    ℃以下となるように制御されることを特徴とする請求項
    ８または９記載の半導体装置の製造装置。
  11. 【請求項１１】 半導体基板と、前記半導体基板上に金
    属膜または金属合金膜を用いて形成された下部配線層
    と、前記下部配線層上に位置するスルーホールを有して
    前記下部配線層上に形成された層間絶縁膜と、前記スル
    ーホール中に埋め込まれたシリコン原子を含むタングス
    テン膜と、前記タングステン膜上に形成された上部配線
    層とを備えた半導体装置であって、 前記タングステン膜は、 前記下部配線層に接する第１タングステン膜と、 前記第１タングステン膜上に設けられた第２タングステ
    ン膜とを含んでおり、 前記第２タングステン膜のシリコン濃度は前記第１タン
    グステン膜のシリコン濃度よりも小さいことを特徴とす
    る半導体装置。
  12. 【請求項１２】 前記第１タングステン膜は、前記第２
    タングステン膜の成長温度よりも低い温度で成長させら
    れたことを特徴とする請求項１１記載の半導体装置。
  13. 【請求項１３】 前記第１タングステン膜の厚さは、前
    記第２タングステン膜の厚さよりも小さいことを特徴と
    する請求項１２記載の半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009267309A (ja) * 2008-04-30 2009-11-12 Nec Electronics Corp 半導体装置の製造方法
WO2018179354A1 (ja) * 2017-03-31 2018-10-04 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009267309A (ja) * 2008-04-30 2009-11-12 Nec Electronics Corp 半導体装置の製造方法
US7842609B2 (en) 2008-04-30 2010-11-30 Nec Electronics Corporation Method for manufacturing semiconductor device
KR101037058B1 (ko) 2008-04-30 2011-05-26 르네사스 일렉트로닉스 가부시키가이샤 반도체 디바이스 제조 방법
WO2018179354A1 (ja) * 2017-03-31 2018-10-04 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム
KR20190100381A (ko) * 2017-03-31 2019-08-28 가부시키가이샤 코쿠사이 엘렉트릭 반도체 장치의 제조 방법, 기판 처리 장치 및 기록 매체
CN110268506A (zh) * 2017-03-31 2019-09-20 株式会社国际电气 半导体装置的制造方法、基板处理装置及程序
JPWO2018179354A1 (ja) * 2017-03-31 2019-12-19 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム
US11152215B2 (en) 2017-03-31 2021-10-19 Kokusai Electric Corporation Method of manufacturing semiconductor device, substrate processing apparatus and non-transitory computer-readable recording medium

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