JPH1187404A - フリップチップ及びそのマウント方法 - Google Patents

フリップチップ及びそのマウント方法

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JPH1187404A
JPH1187404A JP10197620A JP19762098A JPH1187404A JP H1187404 A JPH1187404 A JP H1187404A JP 10197620 A JP10197620 A JP 10197620A JP 19762098 A JP19762098 A JP 19762098A JP H1187404 A JPH1187404 A JP H1187404A
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JP
Japan
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layer
metallization
chip
flip chip
terminal
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Withdrawn
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JP10197620A
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English (en)
Inventor
George Russel Westby
ラッセル ウェストビー ジョージ
Peter Borgesen
ボルゲーゼン ペーター
Von Hessen Wilhelm Prinz
プリンツ フォン ヘッセン ヴィルヘルム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch GmbH
Universal Instruments Corp
Original Assignee
Robert Bosch GmbH
Universal Instruments Corp
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Publication date
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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00Encapsulations, e.g. protective coatings
    • H10W74/01Manufacture or treatment
    • H10W74/012Manufacture or treatment of encapsulations on active surfaces of flip-chip devices, e.g. forming underfills
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00Encapsulations, e.g. protective coatings
    • H10W74/10Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/15Encapsulations, e.g. protective coatings characterised by their shape or disposition on active surfaces of flip-chip devices, e.g. underfills
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/851Dispositions of multiple connectors or interconnections
    • H10W72/853On the same surface
    • H10W72/856Bump connectors and die-attach connectors

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  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】フリップチップに対する下部充填部材の結合を
強化する。 【解決手段】このフリップチップ10は、メタライゼー
ション層12上に配置されたチップパッシベーション層
14を有する。チップパッシベーション層14にはター
ミナルヴィア15が形成され、メタライゼーション層1
2の一部を露出させる。メタライゼーション層12上の
ターミナルヴィア15にはターミナルメタライゼーショ
ン16が配置されている。チップパッシベーション層1
4上には、応力低減層18が配置され、この応力低減層
18には、チップパッシベーション層14の選択された
部分を露出させる下部充填開口17が形成され、これに
より、フリップチップ10に対する下部充填部材40の
結合が強化されている。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、フリップチップに
係り、より具体的には、基板へのフリップチップの取り
付けにおけるシリコンチップに対する下部充填物質の結
合の改良に関する。
【0002】
【従来の技術】フリップチップの組み立てにおいて、シ
リコンチップは、半田接合部のアレイによって基板に取
り付けられる。これらの半田接合部は、基板にシリコン
チップを物理的に結合する他、シリコンチップに対する
電気的な接続を提供する。熱変化(thermal excursio
n)時に、チップと基板とは、互いに実行熱膨張率が相
違するため、一般には、互いに異なる膨張及び収縮をす
る。これによって、半田接合部に繰り返して応力変形が
生じ、最終的には疲労と破壊がもたらされる。セラミッ
ク基板上の大型チップは勿論のこと、さらには有機基板
上の小型チップに関しても、この応力変形は、殆どの用
途において大きな損傷を与えると考えられる。
【0003】この問題を解決する一般的な方法として
は、チップの下に接着剤(adhesive)を充填(underfil
l)することであった。この接着剤は、チップを基板に
効果的に結合して、半田接合部の負荷を減少させる。し
かしながら、この方法は、チップのパッシベーション層
に対する下部充填物質(underfill material)の粘着度
に依存する限界がある。熱サイクルの結果、下部充填物
質はチップのパッシベーションから剥離する傾向にあ
る。これは、特にチップのエッジ部及び半田接合部にお
いて顕著である。この問題は、パッシベーション層の特
性の他、フラックス残留物及び他の汚染物質によって助
長される。
【0004】
【発明が解決しようとする課題】本発明の1つの目的
は、特にフリップチップが熱変化(thermal excursio
n)を受ける場合における基板へのフリップチップのマ
ウントを改良することにある。
【0005】また、本発明の他の目的は、フリップチッ
プのアセンブリにおけるシリコンチップへの下部充填物
質の接着を改良する点にある。
【0006】
【課題を解決するための手段】上記の各目的は、本発明
のメタライゼーション層(metalization layer)上に配
置されたチップパッシベーション層を有するフリップチ
ップによって達成される。パッシベーション層にターミ
ナルヴィア(terminal via)を形成し、メタライゼーショ
ン層上の該ターミナルヴィアの位置に配置されたターミ
ナルメタライゼーション(terminal metalization)の
部分を露出させる。チップパッシベーション層上には応
力低減層が配置され、該応力低減層には、ターミナルメ
タライゼーション付近のチップパッシベーション層の部
分を露出させるために下部充填部開口(underfill aper
ture)が設けられている。これによって、下部充填部を
半田接合部の近傍のパッシベーション層に結合させ、パ
ッシベーション層/下部充填部の接続面に沿って作用す
るずれ応力を実質的に制限する。
【0007】本発明の他の特徴によれば、応力低減層
は、チップのエッジ部までは広がっておらず、チップの
エッジ部でチップパッシベーション層又はシリコンの一
部分が露出する。これによって、下部充填部をチップの
エッジ部の近傍のパッシベーション又はメタライゼーシ
ョン層に結合させ、チップのエッジ部の下部充填部の接
触面に沿って作用するずれ応力が実質的に制限する。
【0008】上記の他、本発明の他の目的、特徴及び利
点は、添付図面を参照してなされる好適な実施の形態の
説明から明白であり、また、これらにより更に完全に理
解されるであろう。
【0009】
【発明の実施の形態】図1には、半田32によって基板
20にマウントされた従来のフリップチップ10が示さ
れている。フリップチップ10は、最終メタライゼーシ
ョン層12を含み、その上にガラスのパッシベーション
層14が形成されている。チップパッシベーション層1
4は、窒化物、酸化物、ポリイミド又は当技術分野で周
知の他の物質から選択される物質で形成することができ
る。チップパッシベーション層は、典型的には約1μm
厚であるが、その厚さや組成は設計上の選択の問題であ
る。
【0010】パッシベーション層14内にはターミナル
ヴィア15(1つのみ図示)が形成され、これににより
最終メタライゼーション層12の選択されたターミナル
部分が露出され、当該部分がターミナルメタライゼーシ
ョン16に対する接続点を構成する。図1において、タ
ーミナルメタライゼーション16は、アンダーバンプメ
タライゼーション(under bump metalization: UB
M)層とも称される。なお、採用する接合方法及び接合
材料に応じて、他のターミナルメタライゼーション技術
を一部に使用し得ることは言うまでもない。
【0011】図1において、半田32は、チップ10を
基板20にマウントするために使用される。半田32
は、ターミナルメタライゼーション16と基板20上の
対応するコンタクトパッドメタライゼーション22との
間に形成されて、フリップチップ10を基板20に固定
すると共に次のレベルのアセンブリに対する電気的な接
続を可能にする。1つの実施の形態においては、周知の
ように、半田32は、先ず、小型の球の形態でチップ1
0のターミナルメタライゼーション16に適用され、続
いて、基板20のコンタクト・パッド22と接続部を形
成するためにリフローされる。しかしながら、半田32
をチップ10又は基板20のいずれかに適用する方法と
して、他の方法を用いることもできる。また、チップ1
0を基板20接続し固定する方法として、他の方法、例
えば電導性ポリマーを用いることもできる。
【0012】下部充填エポキシ40は、チップ10と基
板20との間の間隙に適用される。下部充填部40は、
チップ10の全体を基板20に結合させ、それによって
熱変化(thermal excursion)時に半田接合部30に対
して作用する応力を低減する。しかしながら、前述のよ
うに、下部充填物質は、チップパッシベーション14か
ら剥離する可能性があり、これが下部充填部40により
得られる利点を減少させる。
【0013】熱変化時(thermal excursion)に受ける
ずれ応力は、特に半田接合部30の直近の部分42の剥
離の開始を助長する。そのようなひび割れが始まると、
その位置のずれ応力の特異性が剥離の急速な成長を促
す。最終的には、剥離の進行は、下部充填部40がもは
や半田接合部30に対する応力を効果的に制御できなく
なる程度に達し、接合部30を疲労させ、破損させる。
【0014】本発明によれば、図2に示すように、パッ
シベーション層14を覆うようにして、フリップチップ
10の底部に応力低減層18が付加されている。1つの
実施の形態では、この応力低減層18は、ポリイミドで
形成され、その厚さは約4〜5μmである。なお、他の
厚さを採用することもできるし、ガラス、窒化物及び酸
化物その他、当技術分野で知られている他の物質を採用
することもできる。
【0015】下部充填部開口17は、ターミナルメタラ
イゼーション16(結果的に半田接合部30)近傍の応
力低減層に形成され、それによってターミナルメタライ
ゼーション16近傍のパッシベーション層14を露出さ
せる。ターミナルメタライゼーション16(半田接合部
30)と応力低減層18のエッジ部19との間の距離α
は、大凡5〜30μmの範囲であり、約10μmである
ことが好ましい。
【0016】下部充填部開口17は、ターミナルメタラ
イゼーション16近傍のパッシベーション層14の一部
分を露出させてなり、ターミナルメタライゼーション1
6の周辺に完全な開口を形成することが好ましい。これ
によって下部充填部40はターミナルメタライゼーショ
ン16(及び半田接合部30)の近傍のパッシベーショ
ン層14と結合し、パッシベーション層/下部充填部の
接触面に沿ったずれ応力を実質的に制限する。このずれ
応力は、応力低減層18と半田接合部30との間の下部
充填部40内での引張り応力、並びに、応力低減層18
のテーパ状のエッジ部(tapered edge)19における下
部充填部40のずれ応力及び引張り応力の結合応力によ
り置き換えられると考えられる。試験の結果、熱変化
(thermalexcursion)の際に、半田接合部30の直近の
部分42におけるずれ応力によるひび割れが顕著に減少
することが判った。さらに、半田接合部30の近くに含
まれる汚染物は下部充填部の開口17に吸収され、これ
が応力低減層18の表面に拡散することが妨げられ、さ
らに拡散の結果としての剥離の可能性を防止されると考
えられる。
【0017】図示の実施の形態では、下部充填部開口1
7は、リソグラフィー工程によって形成されるが、当技
術分野で知られた他の方法を採用することもできる。同
様に、図示の実施の形態の応力低減層18は、ターミナ
ルメタライゼーションの周辺に、下部充填部間隙17を
形成するテーパ状のエッジ部(tapered edge)19を有
するが、この代わりに、例えば垂直な壁を有する開口部
のような他の構造を採用することもできる。
【0018】本発明の他の側面においては、図3に示す
ように、図2を参照して説明した応力低減層18は、チ
ップ10のエッジ部11から距離βの所までしか存在せ
ず、それによって、チップパッシベーション層14又は
シリコンの一部分をチップ10のエッジ部11で露出さ
せる。先に述べた下部充填部開口17の場合のように、
これは下部充填部40をチップのエッジ部11の近傍の
パッシベーション層14又はシリコンに結合させ、パッ
シベーション層/下部充填部の接触面に沿って作用する
ずれ応力を実質的に制限する。距離βは、大凡5〜30
μmの範囲であり、約10μmであることが好ましい。
なお、応力低減層18の実際の構造は、一部において、
選択される下部充填部の材料の特性に応じて変更し得
る。
【0019】以上、本発明を好適な実施の形態を挙げて
説明してきたが、これらは専ら説明のために提示したも
のであり、本発明を限定する意図で提示したものではな
い。当業者には、本発明の範囲内で改良し、改変し、他
の特徴を加え得ることが理解されよう。例えば、基板に
チップをマウントすることに関して記載したが、本発明
は、次のレベルのアセンブリにフリップチップをマウン
トすること、例えば、パッケージされた部品を形成する
ためにフリップチップをマウントすることにも同様に適
用可能である。同様に、他のターミナルメタライゼーシ
ョンの構造を使用しても本発明を実施することができ
る。応力低減層18の実際の構造(例えば、厚さ、組
成、エッジ部19の形状、並びに、ターミナルメタライ
ゼーション16からの距離α、チップエッジからの距離
β)は、部分的に、選択される下部充填部の材料の特性
に応じて変更し得る。
【0020】
【発明の効果】本発明によれば、フリップチップに対す
る下部充填部材の結合が強化される。
【0021】
【図面の簡単な説明】
【図1】基板にマウントされた従来のフリップチップの
部分断面図である。
【図2】基板にマウントされた本発明に係るフリップチ
ップの部分断面図である。
【図3】基板にマウントされた本発明に係るフリップチ
ップのエッジ部の部分断面図である。
【符号の説明】
10 フリップチップ 12 メタライゼーション層 14 チップパッシベーション 15 ターミナルヴィア 16 ターミナルメタライゼーション 17 下部充填部開口 18 応力低減層 19 エッジ部 20 基板 22 コンタクトパッドメタライゼーション 30 半田接合部 32 半田 40 下部充填部
───────────────────────────────────────────────────── フロントページの続き (71)出願人 598097611 ロバート ボッシュ ゲゼルシャフト ミ ット ベシュレンクテル ハフツング Robert Bosch GmbH ドイツ国 シュトュットガルト 70442, ポストファッハ 300220 (72)発明者 ジョージ ラッセル ウェストビー アメリカ合衆国 ニューヨーク州 13827, オゥエゴー, ギャリー ハンズ ロー ド 250 (72)発明者 ペーター ボルゲーゼン アメリカ合衆国 ニューヨーク州 13901, ビンガムトン, クリス コート 1 (72)発明者 ヴィルヘルム プリンツ フォン ヘッセ ン アメリカ合衆国 ニューヨーク州 13901, ビンガムトン, クリス コート 1

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】 フリップチップであって、 メタライゼーション層と、 前記メタライゼーション層上に配置され、該メタライゼ
    ーション層の少なくとも一部を露出させる少なくとも1
    つのターミナルヴィアを有するチップパッシベーション
    層と、 前記メタライゼーション層上の前記少なくとも1つのタ
    ーミナルヴィアの部分に配置されたターミナルメタライ
    ゼーションと、 前記チップパッシベーション層上に配置された応力低減
    層と、 を備え、前記応力低減層が、前記チップパッシベーショ
    ン層の少なくとも一部が露出するように、前記ターミナ
    ルメタライゼーションの近傍に下部充填開口を含むこと
    を特徴とするフリップチップ。
  2. 【請求項2】 前記応力低減層は、ポリイミドを含むこ
    とを特徴とする請求項1に記載のフリップチップ。
  3. 【請求項3】 前記応力低減層は、約4〜5μm厚であ
    ることを特徴とする請求項1に記載のフリップチップ。
  4. 【請求項4】 前記応力低減層は、前記ターミナルメタ
    ライゼーションから約5〜30μm離れていることを特
    徴とする請求項1に記載のフリップチップ。
  5. 【請求項5】 前記応力低減層は、前記ターミナルメタ
    ライゼーションから約10μm離れていることを特徴と
    する請求項4に記載のフリップチップ。
  6. 【請求項6】 前記下部充填部開口は、前記ターミナル
    メタライゼーションの周囲の前記チップパッシベーショ
    ンの所定領域(continuous section)を露出させること
    を特徴とする請求項1に記載のフリップチップ。
  7. 【請求項7】 前記応力低減層の前記下部充填部開口
    は、テーパ状のエッジ部を有することを特徴とする請求
    項1に記載のフリップチップ。
  8. 【請求項8】 複数の外部表面と、内部とを有するフリ
    ップチップであって、前記フリップチップの少なくとも
    1つの外部表面上に配置され、前記外部表面の少なくと
    も一部を露出させる少なくとも1つのターミナルヴィア
    を有するパッシベーション層と、 前記外部表面上に配置され、前記フリップチップの内部
    に接続されたターミナルメタライゼーションと、 前記パッシベーション層上に配置され、下部充填物質の
    前記フリップチップに対する結合が強化されるように前
    記メタライゼーションの近傍に下部充填開口を有する応
    力低減層と、 を備えることを特徴とするフリップチップ。
  9. 【請求項9】 メタライゼーション層と、該メタライゼ
    ーション層の少なくとも一部を露出させる少なくとも1
    つのターミナルヴィアを有するチップパッシベーション
    層と、前記メタライゼーション層上の前記少なくとも1
    つのターミナルヴィアの位置に配置されたターミナルメ
    タライゼーションとを備えるフリップチップを基板にマ
    ウントするマウント方法であって、 前記メタライゼーション層の近傍に下部充填開口を有す
    る応力低減層を前記チップパッシベーション層上に形成
    し、 前記ターミナルメタライゼーションを前記基板上の対応
    するコンタクトパッドに電気的に接続し、 前記チップと前記基板との間に下部充填部を配置し、前
    記下部充填開口で前記下部充填部を前記パッシベーショ
    ン層と接触させ、これにより、前記チップに対する前記
    下部充填部の結合を強化する、 ことを特徴とするマウント方法。
JP10197620A 1997-07-11 1998-07-13 フリップチップ及びそのマウント方法 Withdrawn JPH1187404A (ja)

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US89372897A 1997-07-11 1997-07-11
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DE69811296D1 (de) 2003-03-20

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