JPH1187492A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1187492A JPH1187492A JP24133997A JP24133997A JPH1187492A JP H1187492 A JPH1187492 A JP H1187492A JP 24133997 A JP24133997 A JP 24133997A JP 24133997 A JP24133997 A JP 24133997A JP H1187492 A JPH1187492 A JP H1187492A
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Abstract
(57)【要約】
【課題】 配線層の膜厚の制御性が高く、かつ、コンタ
クトホールの位置合わせの余裕度が高い配線工程を含む
半導体装置の製造方法を提供する。 【解決手段】 半導体素子が形成された基板１上に、第
１の絶縁膜５を堆積・平坦化した後、多結晶シリコンを
堆積し、コンタクトホール８，１８を開孔するための開
口が設けられた配線層の形状をなすようにレジストパタ
ーンを形成してエッチングにより多結晶シリコン膜２０
を形成した後、第２の絶縁膜６を堆積し、配線およびコ
ンタクトホールの開孔の形状にレジストパターン３１を
形成し、多結晶シリコン膜２０をエッチングストッパと
して第２の絶縁膜６と第１の絶縁膜５と窒化膜４をエッ
チングにより除去して配線溝７およびコンタクトホール
１８を同時に形成し、さらに、配線の残部およびコンタ
クトホール８の形状にレジストパターン３２を形成し、
配線の残部とコンタクトホール１８を同時に形成する。
クトホールの位置合わせの余裕度が高い配線工程を含む
半導体装置の製造方法を提供する。 【解決手段】 半導体素子が形成された基板１上に、第
１の絶縁膜５を堆積・平坦化した後、多結晶シリコンを
堆積し、コンタクトホール８，１８を開孔するための開
口が設けられた配線層の形状をなすようにレジストパタ
ーンを形成してエッチングにより多結晶シリコン膜２０
を形成した後、第２の絶縁膜６を堆積し、配線およびコ
ンタクトホールの開孔の形状にレジストパターン３１を
形成し、多結晶シリコン膜２０をエッチングストッパと
して第２の絶縁膜６と第１の絶縁膜５と窒化膜４をエッ
チングにより除去して配線溝７およびコンタクトホール
１８を同時に形成し、さらに、配線の残部およびコンタ
クトホール８の形状にレジストパターン３２を形成し、
配線の残部とコンタクトホール１８を同時に形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、配線工程に関する。
方法に関し、特に、配線工程に関する。
【０００２】
【従来の技術】半導体装置の集積度は、近年ますます高
度化し、それに伴って各素子を結線する配線技術も高度
な微細加工技術が要求されている。
度化し、それに伴って各素子を結線する配線技術も高度
な微細加工技術が要求されている。
【０００３】ここで、従来の配線技術について図面を参
照しながら説明する。
照しながら説明する。
【０００４】図８ないし図１２は、ＭＯＳ（Ｍetal Ｏx
ide Ｓemiconductor）型集積回路を備えた半導体装置の
配線工程を示す部分断面図である。
ide Ｓemiconductor）型集積回路を備えた半導体装置の
配線工程を示す部分断面図である。
【０００５】図８に示すように、半導体基板１の上に
は、ゲート酸化膜２、多結晶シリコン膜３、窒化膜４の
積層体よりなるゲート電極３が形成されており、先ず、
この上に第１の絶縁膜５を堆積する。なお、半導体基板
１の表面部には、素子上必要な不純物拡散領域（図示せ
ず）が形成されている。
は、ゲート酸化膜２、多結晶シリコン膜３、窒化膜４の
積層体よりなるゲート電極３が形成されており、先ず、
この上に第１の絶縁膜５を堆積する。なお、半導体基板
１の表面部には、素子上必要な不純物拡散領域（図示せ
ず）が形成されている。
【０００６】次に、図９に示すように、熱によるリフロ
ーもしくは化学的機械的研磨法またはこれらの組合せに
より、表面を平坦化した後、第２の絶縁膜６を堆積す
る。
ーもしくは化学的機械的研磨法またはこれらの組合せに
より、表面を平坦化した後、第２の絶縁膜６を堆積す
る。
【０００７】次に、図１０に示すように、第２の絶縁膜
６にフォトレジストを塗布し、配線の形状にレジストパ
ターンをパターニングし、これをマスクとして、反応性
イオンエッチング法にて第２の絶縁膜６を選択的に除去
して配線用の溝７を形成する。
６にフォトレジストを塗布し、配線の形状にレジストパ
ターンをパターニングし、これをマスクとして、反応性
イオンエッチング法にて第２の絶縁膜６を選択的に除去
して配線用の溝７を形成する。
【０００８】次に、図１１に示すように、フォトレジス
トを除去し、再度フォトレジスト塗布・レジストパター
ン形成後、反応性イオンエッチング法にて第２の絶縁膜
６を選択的に除去して電極コンタクトのためのコンタク
トホール１８を形成する。さらに、フォトレジストを除
去し、前記コンタクトホール１８の形成と同様に、再度
フォトレジスト塗布・レジストパターン形成後、反応性
イオンエッチング法にて第２の絶縁膜６を選択的に除去
して拡散領域コンタクトのためのコンタクトホール８を
形成する。
トを除去し、再度フォトレジスト塗布・レジストパター
ン形成後、反応性イオンエッチング法にて第２の絶縁膜
６を選択的に除去して電極コンタクトのためのコンタク
トホール１８を形成する。さらに、フォトレジストを除
去し、前記コンタクトホール１８の形成と同様に、再度
フォトレジスト塗布・レジストパターン形成後、反応性
イオンエッチング法にて第２の絶縁膜６を選択的に除去
して拡散領域コンタクトのためのコンタクトホール８を
形成する。
【０００９】その後、図１２に示すように、ＴｉＮやＴ
ｉＷ等をスパッタリング法で配線溝７およびコンタクト
ホール８，１８の底面および側面に堆積してバリアメタ
ル層９を形成し、さらに、タングステン等の配線材料１
０を堆積して配線溝７およびコンタクトホール８，１８
を埋め込んだ後、化学的機械的研磨法により膜厚を制御
するとともに平坦化する。
ｉＷ等をスパッタリング法で配線溝７およびコンタクト
ホール８，１８の底面および側面に堆積してバリアメタ
ル層９を形成し、さらに、タングステン等の配線材料１
０を堆積して配線溝７およびコンタクトホール８，１８
を埋め込んだ後、化学的機械的研磨法により膜厚を制御
するとともに平坦化する。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
技術においては、図１０に示す配線用の溝を形成する工
程の反応性イオンエッチング法による絶縁膜の除去にお
いて、エッチングストッパによるエッチング量の制御を
利用できないために、エッチング時間を固定して絶縁膜
の選択除去を行っていた。
技術においては、図１０に示す配線用の溝を形成する工
程の反応性イオンエッチング法による絶縁膜の除去にお
いて、エッチングストッパによるエッチング量の制御を
利用できないために、エッチング時間を固定して絶縁膜
の選択除去を行っていた。
【００１１】このため、エッチングレートが変動した
り、エッチングレートの均一性が悪化した場合には、タ
ングステン等の配線の膜厚の均一性が損われるという問
題があった。
り、エッチングレートの均一性が悪化した場合には、タ
ングステン等の配線の膜厚の均一性が損われるという問
題があった。
【００１２】また、コンタクトホールの形成にあたって
は、基板表面の拡散領域とゲート電極と配線用の溝のす
べてに対して位置合わせをしなければならず、その調整
は困難であるため、歩留りの向上を妨げていた。
は、基板表面の拡散領域とゲート電極と配線用の溝のす
べてに対して位置合わせをしなければならず、その調整
は困難であるため、歩留りの向上を妨げていた。
【００１３】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、配線層の膜厚の制御性が高く、
かつ、コンタクトホールの位置合わせの余裕度が高い配
線工程を含む半導体製造技術を提供することにある。
のであり、その目的は、配線層の膜厚の制御性が高く、
かつ、コンタクトホールの位置合わせの余裕度が高い配
線工程を含む半導体製造技術を提供することにある。
【００１４】
【課題を解決するための手段】本発明は、以下の手段に
より、上記目的の解決を図る。
より、上記目的の解決を図る。
【００１５】即ち、本発明（請求項１）によれば、半導
体素子が形成された基板上に第１の絶縁膜を堆積する工
程と、前記第１の絶縁膜の上にエッチングストッパ膜を
形成する工程と、前記エッチングストッパ膜の上に、配
線溝を形成する部分であってコンタクトホール部を除外
した部分が残存する形状に第１のレジストパターンをパ
ターニングする工程と、前記第１のレジストパターンを
マスクとして前記エッチングストッパ膜を選択的に除去
する工程と、前記エッチングストッパ膜上に第２の絶縁
膜を堆積する工程と、前記第２の絶縁膜上に配線溝およ
びコンタクトホールの少なくとも一部を除外した領域が
残存するパターンに第２のレジストパターンを形成した
後、該第２のレジストパターンをマスクとして前記第１
および第２の絶縁膜を選択的に除去して前記配線溝と前
記コンタクトホールの少なくとも一部を開孔する工程
と、導電性の金属材料を堆積することにより前記コンタ
クトホールを充填するとともに配線層を形成する工程と
を具備する半導体装置の製造方法が提供される。
体素子が形成された基板上に第１の絶縁膜を堆積する工
程と、前記第１の絶縁膜の上にエッチングストッパ膜を
形成する工程と、前記エッチングストッパ膜の上に、配
線溝を形成する部分であってコンタクトホール部を除外
した部分が残存する形状に第１のレジストパターンをパ
ターニングする工程と、前記第１のレジストパターンを
マスクとして前記エッチングストッパ膜を選択的に除去
する工程と、前記エッチングストッパ膜上に第２の絶縁
膜を堆積する工程と、前記第２の絶縁膜上に配線溝およ
びコンタクトホールの少なくとも一部を除外した領域が
残存するパターンに第２のレジストパターンを形成した
後、該第２のレジストパターンをマスクとして前記第１
および第２の絶縁膜を選択的に除去して前記配線溝と前
記コンタクトホールの少なくとも一部を開孔する工程
と、導電性の金属材料を堆積することにより前記コンタ
クトホールを充填するとともに配線層を形成する工程と
を具備する半導体装置の製造方法が提供される。
【００１６】また、本発明（請求項２）によれば、半導
体素子が形成された基板上に第１の絶縁膜を堆積する工
程と、前記第１の絶縁膜の上にエッチングストッパ膜を
形成する工程と、前記エッチングストッパ膜の上に、配
線溝を形成する部分であってコンタクトホール部を除外
した部分が残存する形状に第１のレジストパターンをパ
ターニングする工程と、前記第１のレジストパターンを
マスクとして前記エッチングストッパ膜を選択的に除去
する工程と、前記エッチングストッパ膜上に第２の絶縁
膜を堆積する工程と、前記第２の絶縁膜上に配線溝およ
びコンタクトホールの一部を除外した領域が残存するパ
ターンに第２のレジストパターンを形成した後、該第２
のレジストパターンをマスクとして前記第１および第２
の絶縁膜を選択的に除去して前記配線溝と前記コンタク
トホールの一部を開孔する工程と、前記第２の絶縁膜上
に配線溝およびコンタクトホールの残部を除外した領域
が残存するパターンに第３のレジストパターンを形成し
た後、該第３のレジストパターンをマスクとして前記第
１および第２の絶縁膜を選択的に除去して前記配線溝と
前記コンタクトホールの残部を開孔する工程と、導電性
の金属材料を堆積することにより前記コンタクトホール
を充填するとともに配線層を形成する工程とを具備する
半導体装置の製造方法が提供される。
体素子が形成された基板上に第１の絶縁膜を堆積する工
程と、前記第１の絶縁膜の上にエッチングストッパ膜を
形成する工程と、前記エッチングストッパ膜の上に、配
線溝を形成する部分であってコンタクトホール部を除外
した部分が残存する形状に第１のレジストパターンをパ
ターニングする工程と、前記第１のレジストパターンを
マスクとして前記エッチングストッパ膜を選択的に除去
する工程と、前記エッチングストッパ膜上に第２の絶縁
膜を堆積する工程と、前記第２の絶縁膜上に配線溝およ
びコンタクトホールの一部を除外した領域が残存するパ
ターンに第２のレジストパターンを形成した後、該第２
のレジストパターンをマスクとして前記第１および第２
の絶縁膜を選択的に除去して前記配線溝と前記コンタク
トホールの一部を開孔する工程と、前記第２の絶縁膜上
に配線溝およびコンタクトホールの残部を除外した領域
が残存するパターンに第３のレジストパターンを形成し
た後、該第３のレジストパターンをマスクとして前記第
１および第２の絶縁膜を選択的に除去して前記配線溝と
前記コンタクトホールの残部を開孔する工程と、導電性
の金属材料を堆積することにより前記コンタクトホール
を充填するとともに配線層を形成する工程とを具備する
半導体装置の製造方法が提供される。
【００１７】前記配線溝およびコンタクトホールの一部
は、前記基板上に形成された電極へのコンタクトホール
を含み、前記配線溝およびコンタクトホールの残部は、
前記基板に形成された不純物拡散領域へのコンタクトホ
ールを含むと良い。
は、前記基板上に形成された電極へのコンタクトホール
を含み、前記配線溝およびコンタクトホールの残部は、
前記基板に形成された不純物拡散領域へのコンタクトホ
ールを含むと良い。
【００１８】また、上記半導体装置の製造方法は、前記
導電性の金属材料の下地としてバリアメタルを前記配線
溝および前記コンタクトホールの側面および底面に付着
させる工程をさらに具備することが好ましい。
導電性の金属材料の下地としてバリアメタルを前記配線
溝および前記コンタクトホールの側面および底面に付着
させる工程をさらに具備することが好ましい。
【００１９】また、前記エッチングストッパ膜は、多結
晶シリコンでなることが望ましい。さらに、前記第１の
レジストパターンのライン幅は、前記第２および第３の
レジストパターンのスペース幅よりも位置合わせ余裕分
だけ拡大されていることがより望ましい。
晶シリコンでなることが望ましい。さらに、前記第１の
レジストパターンのライン幅は、前記第２および第３の
レジストパターンのスペース幅よりも位置合わせ余裕分
だけ拡大されていることがより望ましい。
【００２０】
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態について説明する。なお、以下の各図に
おいて、図８ないし図１２と同一の部分には同一の参照
番号を付してその説明は省略する。
明の実施の形態について説明する。なお、以下の各図に
おいて、図８ないし図１２と同一の部分には同一の参照
番号を付してその説明は省略する。
【００２１】図１ないし図５および図７は、本発明の実
施の形態にかかる半導体装置の配線の工程を示す部分断
面図である。
施の形態にかかる半導体装置の配線の工程を示す部分断
面図である。
【００２２】先ず、図１に示すように、従来技術と同様
にして、ゲート酸化膜２、多結晶シリコン膜３、窒化膜
４の積層体よりなるゲート電極３が形成された半導体基
板１の上に第１の絶縁膜５を堆積する。なお、図１にお
いても、半導体基板１の表面部には、素子上必要な不純
物拡散領域（図示せず）が形成されている。
にして、ゲート酸化膜２、多結晶シリコン膜３、窒化膜
４の積層体よりなるゲート電極３が形成された半導体基
板１の上に第１の絶縁膜５を堆積する。なお、図１にお
いても、半導体基板１の表面部には、素子上必要な不純
物拡散領域（図示せず）が形成されている。
【００２３】次に、図２に示すように、熱によるリフロ
ーもしくは化学的機械的研磨法またはこれらの組合せに
より、表面を平坦化した後、多結晶シリコン２０’を堆
積し、フォトレジストを塗布し、配線層形成予定領域か
らコンタクトホール形成予定領域を除外した領域を覆う
形状にレジストパターン２１をパターニングし、これを
マスクとして、反応性イオンエッチング法により上記多
結晶シリコン２０’を選択的に除去し、後の配線溝形成
工程のためのエッチングストッパ膜２０を形成する。
ーもしくは化学的機械的研磨法またはこれらの組合せに
より、表面を平坦化した後、多結晶シリコン２０’を堆
積し、フォトレジストを塗布し、配線層形成予定領域か
らコンタクトホール形成予定領域を除外した領域を覆う
形状にレジストパターン２１をパターニングし、これを
マスクとして、反応性イオンエッチング法により上記多
結晶シリコン２０’を選択的に除去し、後の配線溝形成
工程のためのエッチングストッパ膜２０を形成する。
【００２４】このとき、エッチングストッパ用レジスト
パターン２１のライン幅は、後の配線溝の形成工程にお
いて位置合わせの余裕を考慮して配線用のレジストパタ
ーン７’のスペース幅よりも幅を広くとっておく。エッ
チングストッパ用レジストパターン２１と配線用レジス
トパターン７’とのこのような関係の１例を図６の平面
図に示す。
パターン２１のライン幅は、後の配線溝の形成工程にお
いて位置合わせの余裕を考慮して配線用のレジストパタ
ーン７’のスペース幅よりも幅を広くとっておく。エッ
チングストッパ用レジストパターン２１と配線用レジス
トパターン７’とのこのような関係の１例を図６の平面
図に示す。
【００２５】図６は、本実施形態にかかる配線形成工程
により製造された半導体装置の配線層底部の部分平面図
であり、配線を形成する金属材料を省略したものであ
る。
により製造された半導体装置の配線層底部の部分平面図
であり、配線を形成する金属材料を省略したものであ
る。
【００２６】図６に示す配線形状のうち、実線に示すも
のがエッチングストッパ用レジストパターンの形状２１
であり、一点鎖線に示すものが配線用レジストパターン
の形状７’である。同図に示すように、エッチングスト
ッパ用レジストパターン２１のライン幅が配線用レジス
トパターン７’のスペース幅よりも余裕としてのｈ分広
くなっている。
のがエッチングストッパ用レジストパターンの形状２１
であり、一点鎖線に示すものが配線用レジストパターン
の形状７’である。同図に示すように、エッチングスト
ッパ用レジストパターン２１のライン幅が配線用レジス
トパターン７’のスペース幅よりも余裕としてのｈ分広
くなっている。
【００２７】次に、図３に戻り、このような形状に形成
したエッチングストッパ膜２０の上に第２の絶縁膜６を
堆積させる。
したエッチングストッパ膜２０の上に第２の絶縁膜６を
堆積させる。
【００２８】次に、図４（ａ）に示すように、第２の絶
縁膜６の上にフォトレジストを塗布し、絶縁膜６のう
ち、配線部（以下、コンタクトホールを含む）の少なく
とも一部以外の部分が残存するような形状となるように
レジストパターン３１をパターニングする。
縁膜６の上にフォトレジストを塗布し、絶縁膜６のう
ち、配線部（以下、コンタクトホールを含む）の少なく
とも一部以外の部分が残存するような形状となるように
レジストパターン３１をパターニングする。
【００２９】このとき、上述したように、エッチングス
トッパ用レジストパターンのライン幅を配線部のパター
ンよりも広くとり、エッチングストッパ膜２０の面積を
配線の底部の面積よりも広くなるようにしているので、
図５に示されるように、次のコンタクトホールの形成工
程において、余裕をもって位置合わせを行うことができ
る。さらに、このようにレジストパターンの位置合わせ
に余裕ができるため、半導体素子を近接して配置するこ
とが可能になり、半導体装置の小型化・高集積度化が可
能になる。
トッパ用レジストパターンのライン幅を配線部のパター
ンよりも広くとり、エッチングストッパ膜２０の面積を
配線の底部の面積よりも広くなるようにしているので、
図５に示されるように、次のコンタクトホールの形成工
程において、余裕をもって位置合わせを行うことができ
る。さらに、このようにレジストパターンの位置合わせ
に余裕ができるため、半導体素子を近接して配置するこ
とが可能になり、半導体装置の小型化・高集積度化が可
能になる。
【００３０】次に、図４（ｂ）に示すように、このレジ
ストパターン３１をマスクとして反応性イオンエッチン
グ法で第２の絶縁膜６を選択的に除去して、配線溝７を
形成するとともに、エッチングを継続して第１の絶縁膜
５およびゲート電極３上の窒化膜４を選択的に除去し
て、各コンタクトホール１８をゲート電極３の表面に至
るまで開孔し、コンタクトホール１８を先ず完成させ
る。次に、残る配線部とコンタクトホール８の領域のみ
を除外したレジストパターン３２をパターニングし、こ
れをマスクとして反応性イオンエッチング法で第２の絶
縁膜６および第１の絶縁膜５を選択的に除去して、図５
に示すように、コンタクトホール８の開孔を完成させ
る。
ストパターン３１をマスクとして反応性イオンエッチン
グ法で第２の絶縁膜６を選択的に除去して、配線溝７を
形成するとともに、エッチングを継続して第１の絶縁膜
５およびゲート電極３上の窒化膜４を選択的に除去し
て、各コンタクトホール１８をゲート電極３の表面に至
るまで開孔し、コンタクトホール１８を先ず完成させ
る。次に、残る配線部とコンタクトホール８の領域のみ
を除外したレジストパターン３２をパターニングし、こ
れをマスクとして反応性イオンエッチング法で第２の絶
縁膜６および第１の絶縁膜５を選択的に除去して、図５
に示すように、コンタクトホール８の開孔を完成させ
る。
【００３１】この工程では、多結晶シリコンでなるエッ
チングストッパ膜２０があるために、配線溝７のエッチ
ング進行をエッチングストッパ膜２０が形成されている
深さで停止することができるので、配線材料の膜厚制御
性が向上し、歩留りを向上させることができる。
チングストッパ膜２０があるために、配線溝７のエッチ
ング進行をエッチングストッパ膜２０が形成されている
深さで停止することができるので、配線材料の膜厚制御
性が向上し、歩留りを向上させることができる。
【００３２】また、配線用レジストパターンに予めコン
タクトホールの平面形状を組み込んでいるため、この配
線用レジストパターンのみで配線溝７とコンタクトホー
ル８，１８を同時に形成することができるので、製造の
工程数を低減し、製造工程の合理化を促進することがで
きる。
タクトホールの平面形状を組み込んでいるため、この配
線用レジストパターンのみで配線溝７とコンタクトホー
ル８，１８を同時に形成することができるので、製造の
工程数を低減し、製造工程の合理化を促進することがで
きる。
【００３３】その後は、図７に示すように、従来技術と
同様の方法で、配線溝７およびコンタクトホール８，１
８のそれぞれの底面と側面にＴｉＮやＴｉＷ等の材料を
スパッタリング法で堆積してバリアメタル層９を形成
し、さらに、タングステン等の配線材料１０を堆積して
コンタクトホール８，１８を埋め込んだ後、化学的機械
的研磨法により膜厚を制御するとともに平坦化して配線
を完成させる。
同様の方法で、配線溝７およびコンタクトホール８，１
８のそれぞれの底面と側面にＴｉＮやＴｉＷ等の材料を
スパッタリング法で堆積してバリアメタル層９を形成
し、さらに、タングステン等の配線材料１０を堆積して
コンタクトホール８，１８を埋め込んだ後、化学的機械
的研磨法により膜厚を制御するとともに平坦化して配線
を完成させる。
【００３４】以上、本発明の実施の形態について説明し
たが、本発明は上記の実施の形態に限るものでなく、そ
の要旨を逸脱しない範囲で種々変形して実施することが
できる。例えば、上記実施の形態において、ゲート電極
と配線層との層間耐圧が不足している場合には、第１の
絶縁膜を２度に分割して堆積し、所望の膜厚の絶縁膜を
堆積した後、上記多結晶シリコンを堆積し、エッチング
ストッパ用レジストパターンを形成してエッチングスト
ッパ膜を形成した後、さらに絶縁膜を堆積して配線用レ
ジストパターンを形成してもよい。
たが、本発明は上記の実施の形態に限るものでなく、そ
の要旨を逸脱しない範囲で種々変形して実施することが
できる。例えば、上記実施の形態において、ゲート電極
と配線層との層間耐圧が不足している場合には、第１の
絶縁膜を２度に分割して堆積し、所望の膜厚の絶縁膜を
堆積した後、上記多結晶シリコンを堆積し、エッチング
ストッパ用レジストパターンを形成してエッチングスト
ッパ膜を形成した後、さらに絶縁膜を堆積して配線用レ
ジストパターンを形成してもよい。
【００３５】また、エッチングストッパ膜として使用し
た多結晶シリコンは、コンタクトホールを開口した後に
乾式化学的エッチングにより、除去してもよい。
た多結晶シリコンは、コンタクトホールを開口した後に
乾式化学的エッチングにより、除去してもよい。
【００３６】
【発明の効果】以上詳述したとおり、本発明は以下の効
果を奏する。
果を奏する。
【００３７】即ち、本発明によれば、半導体素子の上に
形成する絶縁膜を第１と第２の絶縁膜に分割して形成
し、これらの絶縁膜の間にエッチングストッパ膜を形成
するので、配線溝のエッチング進行を該エッチングスト
ッパ膜の深さで停止することができる。これにより、配
線材料の膜厚制御性が向上し、歩留りを向上させること
ができる。
形成する絶縁膜を第１と第２の絶縁膜に分割して形成
し、これらの絶縁膜の間にエッチングストッパ膜を形成
するので、配線溝のエッチング進行を該エッチングスト
ッパ膜の深さで停止することができる。これにより、配
線材料の膜厚制御性が向上し、歩留りを向上させること
ができる。
【００３８】また、第２および第３のレジストパターン
のパターニングの工程で配線溝のパターンにコンタクト
ホール開口予定領域のパターンを組み込むので、この第
２および第３のレジストパターンをマスクとして配線溝
とコンタクトホールとを同時に形成することができる。
これにより、製造の工程数を低減し、製造工程の合理化
を促進することができる。
のパターニングの工程で配線溝のパターンにコンタクト
ホール開口予定領域のパターンを組み込むので、この第
２および第３のレジストパターンをマスクとして配線溝
とコンタクトホールとを同時に形成することができる。
これにより、製造の工程数を低減し、製造工程の合理化
を促進することができる。
【００３９】また、本発明によれば、特に、第１のレジ
ストパターンのライン幅を第２および第３のレジストパ
ターンのスペース幅よりも広くとることで、エッチング
ストッパ膜の面積を配線の底部の面積よりも広くするこ
とができる。これにより、コンタクトホール開口予定領
域を組み込む第２および第３のレジストパターンの形成
にあたり、余裕をもって位置合わせを行うことができ
る。
ストパターンのライン幅を第２および第３のレジストパ
ターンのスペース幅よりも広くとることで、エッチング
ストッパ膜の面積を配線の底部の面積よりも広くするこ
とができる。これにより、コンタクトホール開口予定領
域を組み込む第２および第３のレジストパターンの形成
にあたり、余裕をもって位置合わせを行うことができ
る。
【００４０】さらに、このようにレジストパターンの位
置合わせに余裕ができるため、半導体素子を相互に近接
して配置することが可能になり、ひいては半導体装置の
小型化・高集積度を推進することが容易になる。
置合わせに余裕ができるため、半導体素子を相互に近接
して配置することが可能になり、ひいては半導体装置の
小型化・高集積度を推進することが容易になる。
【図１】本発明の実施の形態にかかる半導体装置の配線
の工程を示す部分断面図である。
の工程を示す部分断面図である。
【図２】本発明の実施の形態にかかる半導体装置の配線
の工程を示す部分断面図である。
の工程を示す部分断面図である。
【図３】本発明の実施の形態にかかる半導体装置の配線
の工程を示す部分断面図である。
の工程を示す部分断面図である。
【図４】本発明の実施の形態にかかる半導体装置の配線
の工程を示す部分断面図である。
の工程を示す部分断面図である。
【図５】本発明の実施の形態にかかる半導体装置の配線
の工程を示す部分断面図である。
の工程を示す部分断面図である。
【図６】エッチングストッパ用レジストパターンと配線
用レジストパターンの関係を示す部分平面図である。
用レジストパターンの関係を示す部分平面図である。
【図７】本発明の実施の形態にかかる半導体装置の配線
の工程を示す部分断面図である。
の工程を示す部分断面図である。
【図８】従来の技術による半導体装置の配線工程を示す
部分断面図である。
部分断面図である。
【図９】従来の技術による半導体装置の配線工程を示す
部分断面図である。
部分断面図である。
【図１０】従来の技術による半導体装置の配線工程を示
す部分断面図である。
す部分断面図である。
【図１１】従来の技術による半導体装置の配線工程を示
す部分断面図である。
す部分断面図である。
【図１２】従来の技術による半導体装置の配線工程を示
す部分断面図である。
す部分断面図である。
１ 半導体基板 ５ 第１の絶縁膜 ６ 第２の絶縁膜 ７ 配線用の溝 ７’配線用レジストパターン ８，１８ コンタクトホール ９ バリアメタル層 １０ 配線材料 ２０ エッチングストッパ膜 ２１ エッチングストッパ用レジストパターン ３１，３２ コンタクトホール開孔用レジストパターン
Claims (6)
- 【請求項１】半導体素子が形成された基板上に第１の絶
縁膜を堆積する工程と、 前記第１の絶縁膜の上にエッチングストッパ膜を形成す
る工程と、 前記エッチングストッパ膜の上に、配線溝を形成する部
分であってコンタクトホール部を除外した部分が残存す
る形状に第１のレジストパターンをパターニングする工
程と、 前記第１のレジストパターンをマスクとして前記エッチ
ングストッパ膜を選択的に除去する工程と、 前記エッチングストッパ膜上に第２の絶縁膜を堆積する
工程と、 前記第２の絶縁膜上に配線溝およびコンタクトホールの
少なくとも一部を除外した領域が残存するパターンに第
２のレジストパターンを形成した後、該第２のレジスト
パターンをマスクとして前記第１および第２の絶縁膜を
選択的に除去して前記配線溝と前記コンタクトホールの
少なくとも一部を開孔する工程と、 導電性の金属材料を堆積することにより前記コンタクト
ホールを充填するとともに配線層を形成する工程とを具
備する半導体装置の製造方法。 - 【請求項２】半導体素子が形成された基板上に第１の絶
縁膜を堆積する工程と、 前記第１の絶縁膜の上にエッチングストッパ膜を形成す
る工程と、 前記エッチングストッパ膜の上に、配線溝を形成する部
分であってコンタクトホール部を除外した部分が残存す
る形状に第１のレジストパターンをパターニングする工
程と、 前記第１のレジストパターンをマスクとして前記エッチ
ングストッパ膜を選択的に除去する工程と、 前記エッチングストッパ膜上に第２の絶縁膜を堆積する
工程と、 前記第２の絶縁膜上に配線溝およびコンタクトホールの
一部を除外した領域が残存するパターンに第２のレジス
トパターンを形成した後、該第２のレジストパターンを
マスクとして前記第１および第２の絶縁膜を選択的に除
去して前記配線溝と前記コンタクトホールの一部を開孔
する工程と、 前記第２の絶縁膜上に配線溝およびコンタクトホールの
残部を除外した領域が残存するパターンに第３のレジス
トパターンを形成した後、該第３のレジストパターンを
マスクとして前記第１および第２の絶縁膜を選択的に除
去して前記配線溝と前記コンタクトホールの残部を開孔
する工程と、 導電性の金属材料を堆積することにより前記コンタクト
ホールを充填するとともに配線層を形成する工程とを具
備する半導体装置の製造方法。 - 【請求項３】前記配線溝およびコンタクトホールの一部
は、前記基板上に形成された電極へのコンタクトホール
を含み、前記配線溝およびコンタクトホールの残部は、
前記基板に形成された不純物拡散領域へのコンタクトホ
ールを含むことを特徴とする請求項２に記載の半導体装
置の製造方法。 - 【請求項４】前記導電性の金属材料の下地としてバリア
メタルを前記配線溝および前記コンタクトホールの側面
および底面に付着させる工程をさらに具備することを特
徴とする請求項１ないし３にいずれかに記載の半導体装
置の製造方法。 - 【請求項５】前記エッチングストッパ膜は、多結晶シリ
コンでなることを特徴とする請求項１ないし４のいずれ
かに記載の半導体装置の製造方法。 - 【請求項６】前記第１のレジストパターンのライン幅
は、前記第２および第３のレジストパターンのスペース
幅よりも位置合わせ余裕分だけ拡大されていることを特
徴とする請求項１ないし５のいずれかに記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24133997A JPH1187492A (ja) | 1997-09-05 | 1997-09-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24133997A JPH1187492A (ja) | 1997-09-05 | 1997-09-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1187492A true JPH1187492A (ja) | 1999-03-30 |
Family
ID=17072840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24133997A Pending JPH1187492A (ja) | 1997-09-05 | 1997-09-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1187492A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6268279B1 (en) | 1998-06-01 | 2001-07-31 | Nec Corporation | Trench and via formation in insulating films utilizing a patterned etching stopper film |
-
1997
- 1997-09-05 JP JP24133997A patent/JPH1187492A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6268279B1 (en) | 1998-06-01 | 2001-07-31 | Nec Corporation | Trench and via formation in insulating films utilizing a patterned etching stopper film |
| US6448652B1 (en) | 1998-06-01 | 2002-09-10 | Nec Corporation | Interconnect structure with a dielectric layer conforming to the perimeter of a wiring layer |
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